專利名稱：用于半導體集成電路的自組裝圖樣的制作方法
技術領域：
本發(fā)明總的來說涉及半導體器件，更具體地，涉及一種制造半導體集成電路的方法。
背景技術：
半導體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速發(fā)展。IC材料和設計中的技術進步產(chǎn) 生了多代IC，每代均具有比前一代更小和更復雜的電路。然而，這些進步增加了處理和制 造IC的復雜性，并且對于實現(xiàn)的這些進步，需要IC處理和制造的類似開發(fā)。在IC演進的 過程中，功能密度(即，每芯片面積的互連器件的數(shù)量)通常增加，同時幾何尺寸(即，可使 用制造處理創(chuàng)建的最小部件)減小。隨著幾何尺寸連續(xù)成比例下降，通過傳統(tǒng)光刻處理來 圖樣化IC部件越來越困難。此外，更小的幾何尺寸導致其他具有挑戰(zhàn)性的問題，諸如圖樣 均一性和部件對準。因此，雖然用于制造半導體集成電路器件的現(xiàn)有方法通常適用于它們想要的目 的，但是它們不是在每個方面都令人滿意。

發(fā)明內容
本公開的一種形式涉及一種制造半導體器件的方法。該方法包括提供襯底；在 襯底之上形成材料層；在材料層之上形成聚合物層；使用聚合物層的一部分對納米部件進 行自組裝(self-assembly)；以及使用納米部件對襯底進行圖樣化。本公開的另一種形式涉及一種制造半導體器件的方法。該方法包括提供襯底； 在襯底之上形成引導層，該引導層具有凹槽；在凹槽中形成聚合物層，聚合物層具有第一和 第二組分；處理聚合物層，以利于第一和第二組分的分離；去除第二組分，從而在聚合物層 中形成開口 ；以及使開口延伸至襯底。本公開的又一種形式涉及一種制造半導體器件的方法。該方法包括提供襯底； 在襯底之上形成材料層；在材料層之上形成引導層，引導層具有在襯底的區(qū)域之上的凹槽； 在凹槽中形成聚合物層，其中，在材料層和聚合物層之間存在界面能；將聚合物層轉換為具 有與界面能相關的預定結構的掩模；以及使用掩模執(zhí)行圖樣化處理。


結合附圖，從以下詳細的描述中更好地理解本公開的各個方面。需要強調的是，根 據(jù)工業(yè)中的標準方法，各個部件不按比例繪制。事實上，為了清楚描述，各個部件的尺寸可以任意地增加或減小。圖1至圖14示出了根據(jù)多個實施例的處于各個制造階段的半導體器件的截面圖。
具體實施例方式應該明白，以下公開提供了多個不同的實施例或實例，用于實現(xiàn)多個實施例的不 同部件。以下描述組分和布置的特定實例以簡化本公開。當然，它們僅是實例，并不用于限 制本發(fā)明。例如，以下說明書中的在第二部件之上或上形成第一部件可以包括第一和第二 部件直接接觸的實施例，也可以包括附加部件可形成在第一和第二部件之間使得第一和第 二部件可以不直接接觸的實施例。另外，本公開可以在多個實例中重復使用參考標號和/ 或字母。該重復使用是為了簡化和清楚的目的，其本身并不用于表明所述的多個實施例和 /或配置之間的關系。圖1至圖14示出了根據(jù)多個實施例的多個制造階段期間的半導體器件100的示 意性不完整截面?zhèn)纫晥D。半導體器件100可以為集成電路(IC)芯片、芯片上系統(tǒng)(SoC)或 其一部分，可包括各種無源和有源微電子器件，諸如電阻器、電容器、電感器、二極管、金屬 氧化物半導體場效應晶體管(M0SFET)、互補金屬氧化物半導體(CMOS)晶體管、雙極結晶體 管(BJT)、橫向擴散的MOS(LDMOS)晶體管、高功率M0S晶體管或其他類型的晶體管。應該明 白，圖1至圖14已經(jīng)被簡化以利于對本公開發(fā)明思想的更好理解。參考圖1A，半導體器件100A包括層105。層105在本實施例中為半導體襯底。例 如，層105可以為硅襯底。應該明白，可以廣泛地限定襯底以包括多個互連層?？蛇x地， 層105可以由一些其他合適的基本半導體(諸如金剛石或鍺)、合適的化合物半導體(諸 如碳化硅、砷化銦或磷化銦)、或合適的合金半導體(諸如碳化硅鍺、鎵砷磷或磷化鎵銦) 制成。在其他實施例中，層105可以包括非半導體材料，諸如用于薄膜晶體管液晶顯示器 (TFT-LCD)器件的玻璃襯底或用于光掩模(掩模)的熔凝石英或氟化鈣。在進一步的實施 例中，層105可以為包括氮化硅、氮氧化硅、氧化硅的硬掩模層。在其他實施例中，層105 可以包括多晶硅、非晶硅或三層光電抗蝕劑。在一些實施例中，層105可以包括用于多種 微電子組件的多種摻雜區(qū)域和/或介電部件，諸如互補金屬氧化物半導體場效應晶體管 (CM0SFET)、成像傳感器、存儲器單元和/或電容元件。然后，在層105之上形成硬掩模層110。硬掩模層110包括諸如氧化硅或氮化硅的 電介質材料。可選地，硬掩模層110可包括諸如鉻(Cr)的金屬材料。使用諸如化學氣相沉 積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或本領域已知的另一種適當技術的處理 形成硬掩模層110。硬掩模層110具有在約50納米(nm)至約lOOnm之間的范圍內的厚度 112。聚合物層115形成在硬掩模層110之上。聚合物層115包括具有聚苯乙烯組分 (PS嵌段(block))和聚甲基丙烯酸甲酯組分(PMMA嵌段)的二嵌段共聚物。聚合物層115 通過旋涂處理形成，之后為可選焙烤處理。在一個實施例中，聚合物層115中的二嵌段共聚 物由分別具有體積分數(shù)約50%和50%的PS和PMMA組分構成?？蛇x地，PS與PMMA組分的 體積分數(shù)約為1 1.聚合物層115具有從約2. 5nm至約lOnm的范圍內的厚度117，例如約 5nm0然后，聚合物層120形成在聚合物層115之上。聚合物層120包括具有PS組分和
5PMMA組分的二嵌段共聚物。聚合物層120由旋涂處理形成，之后為可選焙烤處理。在一個 實施例中，聚合物層120中的二嵌段共聚物由具有體積分數(shù)分別在約70-80%和20-30% 的范圍內的PS和PMMA組分構成?？蛇x地，PS與PMMA組分的體積分數(shù)約在2. 33 1至約 4 1的范圍內。聚合物層120具有范圍在約15nm至約60nm的范圍內的厚度122，例如約 30nm。聚合物120的溶劑極性不同于聚合物層115的溶劑極性。參考圖1B，在聚合物層120上執(zhí)行精致(treating)處理125。精致處理125包括 一個或多個以下處理焙烤、紫外線固化、激光退火、尖峰退火、快速加熱退火、等離子體處 理、離子轟擊和交聯(lián)。精致處理125便于聚合物層120的PS和PMMA組分的微相分離，使得 PS和PMMA組分形成有序陣列。通過PS和PMMA組分形成的有序陣列的形狀和圖樣可以被 稱為二嵌段共聚物的形態(tài)，并且通過與聚合物層120交界的層的材料組分來確定。在圖1B 所示的實施例中，與聚合物層120交界的層為聚合物層115。本質上，界面能(或者邊界能)存在于聚合物層115和120之間。該界面能導致 在聚合物115與聚合物層120的PS組分或聚合物層115與聚合物層120的PMMA組分之間 存在的更大親和力。根據(jù)哪個親和力更大，來確定二嵌段共聚物的形態(tài)。在一個實施例中， 聚合物115的PS與PMMA組分的1 1體積分數(shù)意味著PS組分和聚合物層115之間的親 和力基本等于PMMA組分和聚合物層115之間的親和力。結果，所得到的二嵌段共聚物分子 的形態(tài)包括具有附著在其上的PS嵌段的絲條(strand)的圓柱形和垂直定向的PMMA嵌段。 在其他實施例中，聚合物層115可具有PS組分與PMMA組分的不同體積分數(shù)，或者由不同材 料一起構成，使得PS組分或PMMA組分具有與聚合物115更大的親和力(affinity)。在這 些可選實施例中，所得到二嵌段共聚物分子的形態(tài)可以包括具有附著在板的任一側上的PS 嵌段的絲條的片狀(瓣狀)和垂直定向的PMMA嵌段。從而，包括PS和PMMA組分之間的體 積分數(shù)的聚合物層115的材料組分可用于控制聚合物層120的形態(tài)或形狀。此外，聚合物 層120的組分的尺寸(或長度)可以不相等。改變尺寸差可以被稱為分散，其在用于形成 二嵌段聚合物的聚合處理期間可以被調整。在一些實施例中，分散的程度還可以被用于控 制聚合物層120的形態(tài)。在聚合物層120實現(xiàn)期望形態(tài)之后，聚合物層120的PMMA組分例如通過蝕刻處理 被選擇性地去除。如圖1B所示，聚合物層120的剩余部分形成基本為去除PMMA組分之后 留下的PS組分的納米部件(其尺寸為納米級的部件)。這還可以被稱為自組裝處理，這是 由于聚合物層120的材料部件和用于精致處理125的合適參數(shù)的應用導致納米部件不通過 光刻形成而是被自組裝。這些納米部件通過開口 127分離。開口 127的尺寸與被去除的聚 合物的PMMA組分的長度相關，并且通過聚合物層120的剩余部分形成的納米部件的尺寸與 共聚物的PS組分的長度相關。在一個實施例中，聚合物層120的剩余部分形成大致均勻間 隔的開口 127，其為具有直徑約20nm的圓柱形孔。這些開口 127填充有導電材料，以在隨后 的處理中形成接觸或通孔。在與瓣狀形態(tài)相關的另一實施例中，聚合物層120的剩余部分 形成大致均勻間隔的開口 127，其為具有寬度約為20nm的溝槽。這些開口 127可以被填充 導電材料，以在隨后的處理中形成導電線(互連線)。參考圖1C，圖樣化掩模130形成在聚合物層120的一部分之上。圖樣化掩模130 包括基本不與其下的聚合物層120和115反應的非反應材料。在一個實施例中，圖樣化掩模 130的非反應材料包括有機材料，諸如正或負光致抗蝕劑，從而圖樣化掩模130被稱為軟掩模。在其他實施例中，圖樣化掩模130可以為硬掩模，并且可以包括非反應電介質材料(諸 如氧化物或氮化物)。通過在聚合物層120之上涂布或沉積非反應材料并利用光刻處理對 非反應材料進行圖樣化來形成圖樣化掩模130，使得圖樣化掩模130覆蓋器件的部件不希 望為非常小的晶片的區(qū)域。該區(qū)域還可以被稱為晶片的打開(unpack)或解碼區(qū)域?，F(xiàn)在，參考圖1D，在層115和110上執(zhí)行蝕刻處理135，以使開口 127進一步延伸 通過層115和110，使得露出層105的一部分。在一個實施例中，蝕刻處理包括干蝕刻處理， 以去除不被聚合物層120和圖樣化掩模130的納米部件保護的聚合物層115和硬掩模處理 110的部分。現(xiàn)在，參考圖1E，去除層115、120和130，并且使用作為掩模的硬掩模層110在層 105上執(zhí)行蝕刻處理140。蝕刻處理140可包括濕蝕刻處理、干蝕刻處理、反應離子蝕刻處 理或及其結合。不被硬掩模層10保護的層105的多個部分通過蝕刻處理140去除，以使開 口 127延伸至層105。如上所述，開口 127可以填充有導電材料，以形成接觸、通孔或導電線 的陣列。在上述實施例中，圖樣化掩模130用作引導層，使得聚合物層120在晶片的期望區(qū) 域中自組裝。引導層130的一個優(yōu)點在于，其改善了晶片的多層之間的組裝，應該明白，不 同的實施例可以提供不同的優(yōu)點。這將在以下描述的用于其他實施例中更加詳細地描述。圖2A至圖2E示出了根據(jù)本發(fā)明另一實施例的多個制造階段期間的半導體器件 100B的示意性不完整截面圖。以下參考圖2A至圖2E描述的實施例類似于參考圖1A至圖 1E描述的實施例。以下討論差別。參考圖2A，半導體器件100B包括類似于圖1的層105 的層205。層205包括有源器件207 (還被稱為微電子器件)的陣列。例如，陣列有源器件 207可以包括晶體管的源極或漏極區(qū)域。在可選實施例中，器件207的陣列可以為無源器 件，諸如電阻器或電容器。這些器件207可能需要互連以建立與外部器件的電連接。然而， 當這些器件具有非常小的部件尺寸(例如，約20nm)時，這些小器件之間的精確對準及其互 連變得具有挑戰(zhàn)性。通過使用圖樣化掩模217以控制對準，可以緩和對準相關問題，以下簡 短地描述其細節(jié)。類似于圖1中的硬掩模層110的硬掩模層210形成在層205之上。然后，類似于 圖1的聚合物層115的聚合物層215形成在硬掩模層210之上。之后，圖樣化掩模217形 成在聚合物層215之上。圖樣化掩模217包括類似于圖1中的圖樣化掩模130的材料。圖 樣化掩模217包括通過光刻處理形成的開口(或凹槽)218。參考圖2B，通過類似于圖1的聚合物層120的聚合物層220填充開口 218。參考 圖2C，在聚合物層220上執(zhí)行類似于圖1的精致處理125的精致處理225，以形成類似于圖 1的開口 127的開口 227。圖樣化掩模217確保了納米部件(在精致處理225之后，通過聚 合物層220的剩余部分形成)的自組裝發(fā)生在開口 218中。這些納米部件還被稱為微觀部 件或微觀掩模。由于納米部件均勻地間隔，并且開口 227的尺寸或寬度可以調整，因此開口 227可以被制造成與器件207的陣列適當?shù)貙?。從而，使用開口 227隨后形成的接觸、通 孔或導電線還大致與層205中的器件的陣列對準。大體上，圖樣化掩模217引導納米部件 大致與層205中的器件的陣列對準。因此，圖樣化掩模217還可以被稱為引導層?，F(xiàn)在，參考圖2D，在層215和210上執(zhí)行蝕刻處理235，以使開口 227延伸通過215 和210，使得露出層205的多個部分。參考圖2E，在層205上執(zhí)行蝕刻處理240，以使開口227延伸進入層205?，F(xiàn)在參考圖2F，去除層210，并且開口 227被填充有導電材料，以形成 互連部件244 (諸如接觸、通孔或導電線244)的陣列?；ミB部件244的陣列大致與器件207 的陣列對準。注意，對于以下描述的圖，為了簡化的目的，不示出類似于器件207的陣列的 部件，應該明白，這些類似部件可以形成并且它們與以上互連部件的對準可以通過以下圖 中所示的引導層的類似使用來改善。圖3A至圖31示出了根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件 100C的示意性不完整截面圖。以下參考圖3A至圖31描述的實施例類似于參考圖1A至圖 1E描述的實施例。以下描述差異?，F(xiàn)在參考圖3A，半導體器件100C包括類似于圖1的層 105的層305。類似于圖1的硬掩模110的硬掩模310形成在層305之上。然后，類似于圖 1的聚合物層115的聚合物層315形成在硬掩模層310之上。之后，圖樣化掩模317形成在 聚合物層315之上。圖樣化掩模317包括類似于圖1的圖樣化掩模130的材料。圖樣化掩 模317包括開口 318。參考圖3B，開口 318由類似于圖1的聚合物層120的聚合物層320填充。參考圖 3C，在聚合物層320上執(zhí)行類似于圖1的精致處理125的精致處理325，以形成類似于圖1 的開口 127的開口 327?，F(xiàn)在參考圖3D，在層315和310上執(zhí)行蝕刻處理335，以使開口 327 延伸通過層315和310，使得露出層305的多個部分。參考圖3E，去除層315、317和320。 參考圖3F，在硬掩模層310之上形成層342。層342包括類似于圖1的層130的材料的材 料。層342具有不同于聚合物層315和320的蝕刻率的蝕刻率。在一個實施例中，層342 包括硅。在另一實施例中，層342包括金屬。參考圖3G，在層342上執(zhí)行深蝕刻處理345，使得填充開口 327的層342的多個部 分基本與硬掩模層310共面。參考圖3H，去除硬掩模層310?，F(xiàn)在參考圖31，使用層342的 多個部分作為掩模，在層305上執(zhí)行蝕刻處理350。蝕刻掉不被層342保護的層305的多個 部分。在與圖3A至圖31相關的上述實施例中，圖樣化掩模317用作類似于參考圖2描 述的引導層217的引導層。圖4A至圖4E示出了根據(jù)本發(fā)明再一實施例的多個制造階段期間的半導體器件 100D的示意性不完整截面圖。以下參考圖4A至圖4E描述的實施例類似于參考圖1A至圖 1E描述的實施例。以下描述差異?，F(xiàn)在參考圖4A，半導體器件100D包括類似于圖1的層 105的層405。類似于圖1的硬掩模層的硬掩模層410形成在層405之上。之后，在硬掩模 層410之上形成圖樣化掩模412。圖樣化掩模412包括類似于圖1的圖樣化掩模130的材 料。圖樣化掩模412包括開口 413。參考圖4B，類似于圖1的聚合物層115的聚合物層415形成在硬掩模層410和圖 樣化掩模412之上。之后，類似于圖1的聚合物層120的聚合物層420形成在聚合物層415 之上。參考圖4C，在聚合物層420上執(zhí)行類似于圖1的精致處理125的精致處理425，以 形成類似于圖1的開口 127的開口 427?，F(xiàn)在參考圖4D，在層415和410上執(zhí)行蝕刻處理， 以使開口 427延伸通過層415和410，使得露出層405的多個部分。參考圖4E，在層405上 執(zhí)行蝕刻處理440，以使開口 427延伸進入層405。在根據(jù)圖4A至圖4E的上述實施例中，圖樣化掩模412用作類似于以上參考圖2描述的引導層217的引導層。圖5A至圖51示出了根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件 100E的示意性不完整截面圖。以下參考圖5A至圖51描述的實施例類似于參考圖1A至圖 1E描述的實施例。以下描述差異。現(xiàn)在參考圖5A，半導體器件100E包括類似于圖1的層 105的層505。類似于圖1的硬掩模層110的硬掩模層510形成在層505之上。之后，在硬 掩模層510之上形成圖樣化掩模512。圖樣化掩模512包括類似于圖1的圖樣化掩模130 的材料。圖樣化掩模512包括開口 513。參考圖5B，類似于圖1的聚合物層115的聚合物層515形成在硬掩模層510和圖 樣化硬掩模512之上。之后，類似于圖1的聚合物層120的聚合物層520形成在聚合物層 515之上。參考圖5C，在聚合物層520上執(zhí)行類似于圖1的精致處理125的精致處理525，以 形成類似于圖1的開口 127的開口 527。現(xiàn)在參考圖5D，在層515和510上執(zhí)行蝕刻處理 535，以使開口 527延伸通過層515和510，使得露出層505的多個部分。參考圖5E，去除層512、515和520。參考圖5F，在硬掩模層510上形成類似于圖 1的層130的層542。參考圖5G，在層542上執(zhí)行深蝕刻處理545，使得填充開口 527的層 542的多個部分基本上與硬掩模層510共面。參考圖5H，去除硬掩模層510。現(xiàn)在參考圖 51，使用層542的多個部分作為掩模，在層505上執(zhí)行蝕刻處理550。蝕刻掉不被層542保 護的層505的多個部分。在與圖5A至圖51相關的上述實施例中，圖樣化掩模512用作類似于以上參考圖 2描述的引導層217的引導層。圖6A至圖6G示出了根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件 100F的示意性不完整截面圖。以下參考圖6A至圖6G描述的實施例類似于參考圖1A至圖 1E描述的實施例。以下描述不同。現(xiàn)在參考圖6A，半導體器件100F包括類似于圖1的層 105的層605。在層605之上形成類似于圖1的硬掩模層110的硬掩模層610。然后，在硬 掩模層610之上形成類似于圖1的聚合物層115的聚合物層615。之后，在聚合物層615之 上形成圖樣化掩模617。圖樣化掩模617包括類似于圖1的圖樣化掩模130的材料。圖樣 化掩模617包括開口 618。參考圖6B，開口被延伸，去除不被圖樣化掩模617保護的聚合物層615的多個部 分。參考圖6C，去除圖樣化掩模617。參考圖6D，開口 618通過類似于圖1的聚合物層120的聚合物層620填充。參考 圖6E，在聚合物層620上執(zhí)行類似于圖1的精致處理125的精致處理625，以形成類似于圖 1的開口 127的開口 627?，F(xiàn)在參考圖6F，在層615和610上執(zhí)行蝕刻處理635，以使開口 627延伸通過層615和610，使得露出層605的多個部分。參考圖6G，去除層615和620，并 且在層605上執(zhí)行蝕刻處理640，以使開口 627延伸進入層605。然后，開口 627可以填充 有導電材料，以形成接觸、通孔、或導電線的陣列。在關于圖6A至圖6G的上述實施例中，圖樣化掩模617用作參考圖2描述的引導 層217的引導層。圖7A至圖71是根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件100G 的示意性不完整截面圖。關于圖7A至圖71的下述實施例類似于關于圖1A至圖1E描述的實施例。以下將描述差異?，F(xiàn)在參考圖7A，半導體器件100G包括類似于圖1的層105的層 705。在層705之上形成類似于圖1的硬掩模層110的硬掩模710。然后，在硬掩模層710 之上形成類似于圖1的聚合物層115的聚合物層715。之后，在聚合物層715之上形成圖樣 化掩模717。圖樣化掩模717包括類似于圖1的圖樣化掩模130的材料。圖樣化掩模717 包括開口 718。參考圖7B，開口 718被延伸，去除不被圖樣化掩模717覆蓋的聚合物層715的部 分，使得露出硬掩模層710的一部分。參考圖7C，去除圖樣化掩模717。參考圖7D，開口 718通過類似于圖1的聚合物層120的聚合物層720填充。參考 圖7E，在聚合物層720之上執(zhí)行類似于圖1的精致處理125的精致處理725，以形成類似于 圖1的開口 127的開口 727?，F(xiàn)在參考圖7F，在層715和710上執(zhí)行蝕刻處理735，以使開 口 727延伸通過層715和710，使得露出層705的多個部分。參考圖7G，去除層715和720，并在硬掩模層710之上形成類似于圖1的層130的 層738。參考圖7H，在層738上執(zhí)行深蝕刻處理740，使得填充開口 727的層738的多個部 分基本與硬掩模層710共面。參考圖71，使用層738的多個部分作為掩模，在層705上執(zhí)行 蝕刻處理745。蝕刻掉不被層738保護的層705的部分。在與圖7A至圖71相關的上述實施例中，圖樣化掩模717用作類似于參考圖2描 述的引導層217的引導層。對于參考圖1至圖7描述的上述實施例，在每個實施例中均使用兩個聚合物層 (例如，圖1中的聚合物層115和120)。以下描述的實施例使用單一聚合物層，但是其他方 面類似于上述實施例。圖8A至圖8E示出了根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件 100H的示意性不完整截面圖。現(xiàn)在參考圖8A，半導體器件100H包括類似于圖1的層105 的層805。在層805上形成硬掩模層810。硬掩模層810包括電介質材料，諸如氧化硅、氮 化硅或氮氧化硅?？蛇x地，硬掩模層810可以包括諸如鉻的金屬材料。返回參考圖8A，然后 在硬掩模層810之上形成類似于圖1的聚合物層120的聚合物層815。在圖8A中，硬掩模層810為與聚合物層815交界的層。界面能(邊界能)存在于 硬掩模層810和聚合物層815之間。界面能與硬掩模層810和聚合物層815的材料組合相 關。界面能導致在硬掩模層810與聚合物層815的PS組分或聚合物層810與聚合物層815 的PMMA組分之間存在更大親和力。根據(jù)哪個親和力更大，來確定二嵌段共聚物的形態(tài)。應 該明白，硬掩模層810可以具有不同于圖1的硬掩模層110的材料組合的材料組合，以實現(xiàn) 用于聚合物層815的期望形態(tài)。從而，由于與關于圖IA至圖IE的上述原因類似的原因，通 過調節(jié)硬掩模層810和聚合物層815的材料組合，可以獲得圓柱形或瓣狀二嵌段共聚物分 子。參考圖8B，在聚合物815上執(zhí)行類似于圖1的精致處理125的精致處理825，以便 于聚合物層815的微相分離，并形成類似于圖1的開口 127的開口 827?，F(xiàn)在參考圖8C，在 半導體器件100H的打開區(qū)域或解碼區(qū)域中形成類似于圖IC的圖樣化掩模130的圖樣化掩 模 830?，F(xiàn)在參考圖8D，在層810上執(zhí)行蝕刻處理835，以使開口 827延伸通過層810，使 得露出層805的多個部分。參考圖8E，在層805上執(zhí)行蝕刻處理840，以使開口延伸進入層805。然后，開口 827可以被填充有導電材料，以形成接觸、通孔、或導電線的陣列。在關于圖8A至圖8E的上述實施例中，圖樣化掩模830用作類似于以上參考圖1 描述的圖樣化掩模130的引導層。圖9A至圖9E示出了根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件 1001的示意性部分截面圖。現(xiàn)在參考圖9A，半導體器件1001包括類似于圖1的層105的 層905。在層905之上形成類似于圖8的硬掩模層810的硬掩模層910。然后，在硬掩模層 910上形成類似于圖1的聚合物層120的聚合物層915。之后，在聚合物層915之上形成類 似于圖2的圖樣化掩模217的圖樣化掩模917。圖樣化掩模917包括開口 918。參考圖9B，在聚合物層915上執(zhí)行類似于圖1的精致處理125的精致處理925，以 形成類似于圖1的開口 127的開口 927。現(xiàn)在參考圖9C，在層910上執(zhí)行蝕刻處理935，以 使開口 927延伸通過層910，使得露出層905的多個部分?，F(xiàn)在參考圖9D，去除層915和917。參考圖9E，在層905上執(zhí)行蝕刻處理940，使 得開口 927延伸進入層905。然后，可以用導電材料填充開口 927，以形成接觸、通孔、或導 電線的陣列。在關于圖9A至圖9E的上述實施例中，圖樣化掩模917用作類似于參考圖2描述 的圖樣化掩模217的引導層。圖IOA至圖IOH是根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件100J 的示意性不完整截面圖?，F(xiàn)在參考10A，半導體器件100J包括類似于圖1的層105的 層1005。在層1005之上形成類似于圖8的硬掩模層810的硬掩模層1010。然后，在硬掩模 層1010之上形成類似于圖1的聚合物層120的聚合物層1015。之后，在聚合物層1015之 上形成類似于圖2的圖樣化掩模217的圖樣化掩模1017。圖樣化掩模1017包括開口 1018。參考圖10B，在聚合物層1015上執(zhí)行類似于圖1的精致處理125的精致處理1025， 以形成類似于圖1的開口 127的開口 1027。現(xiàn)在參考圖10C，在層1010上執(zhí)行蝕刻處理 1035，以使開口 1027延伸通過層1010，使得露出層1005的多個部分?，F(xiàn)在參考圖10D，去除層1015和1017。參考圖10E，在硬掩模層1010之上形成類似 于圖1的層130的層1038。參考圖10F，在層1038上執(zhí)行深蝕刻處理，使得填充開口 1027 的層1038的多個部分與硬掩模層1010基本共面。參考圖10G，去除硬掩模層1010。現(xiàn)在參考圖10H，使用層1038的多個部分作為掩 模，在層1005上執(zhí)行蝕刻處理。蝕刻掉不被層1038保護的層1005的多個部分。在關于圖IOA至圖IOE的上述實施例中，圖樣化掩模1017用作類似于參考圖2描 述的圖樣化掩模217的引導層。圖IlA至圖IlF示出了根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件 100K的示意性不完整截面圖?，F(xiàn)在參考圖11A，半導體器件100K包括類似于圖1的層105 的層1105。在層1105之上形成類似于圖8的硬掩模層810的硬掩模層1110。之后，在硬 掩模層1110之上形成類似于圖2的圖樣化掩模217的圖樣化掩模1112。圖樣化掩模1112 包括開口 1113。參考圖11B，在硬掩模層1110和圖樣化掩模1112之上形成類似于圖1的聚合物層 120的聚合物層1115。參考圖11C，在聚合物層1115上執(zhí)行類似于圖1的精致處理125的 精致處理1125，以形成類似于圖1的開口 127的開口 1127?，F(xiàn)在參考圖11D，在層1110上
11執(zhí)行蝕刻處理1135，以使開口 1127延伸通過層1110，使得露出層1105的多個部分。現(xiàn)在參考圖11E，去除層1115和1112。參考圖11F，在層1105上執(zhí)行蝕刻處理 1140，以使開口 1127延伸進入層1105。在關于圖IlA至圖IlF的上述實施例中，圖樣化掩模1112用作與以上參考圖2描 述的圖樣化掩模217類似的引導層。圖12A至圖121是根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件100L 的示意性不完整截面圖?，F(xiàn)在參考圖12A，半導體器件100L包括類似于圖1的層105的層 1205。在層1205之上形成類似于圖8的硬掩模層810的硬掩模層1210。之后，在硬掩模 層1210之上形成類似于圖2的圖樣化層217的圖樣化層1212。圖樣化掩模1112包括開口 1213。參考圖12B，在硬掩模層1210和圖樣化層1212之上形成類似于圖1的聚合物層 120的聚合物層1215。參考圖12C，在聚合物層1215上執(zhí)行類似于圖1的精致處理125的 精致處理1225，以形成類似于圖1的開口 127的開口 1227?，F(xiàn)在參考圖12D，在層1210上 執(zhí)行蝕刻處理1235，以使開口 1227延伸通過層1210，使得露出層1205的多個部分。現(xiàn)在參考圖12E，去除層1215和1212。參考圖12F，在硬掩模層1210之上形成類 似于圖1的層130的層1238。參考圖12G，在層1238上執(zhí)行深蝕刻處理1240，使得填充開 口 1227的層1238的多個部分與硬掩模層1210基本共面。參考圖12H，去除硬掩模層1210。 現(xiàn)在參考圖121，使用層1238的多個部分作為掩模，在層1205上執(zhí)行蝕刻處理1245。蝕刻 掉不被層1238保護的層1205的多個部分。在關于圖12A至圖121的上述實施例中，圖樣化掩模1212用作類似于參考圖2描 述的圖樣化掩模217的引導層。圖13A至圖13F是根據(jù)本發(fā)明又一實施例的多個制造階段期間的半導體器件100M 的示意性不完整截面圖?，F(xiàn)在參考圖13A，半導體器件100M包括類似于圖1的層105的層 1305。在層1305之上形成類似于圖8的硬掩模層810的硬掩模層1310。然后，在硬掩模層 1310之上形成類似于圖1的聚合物層120的聚合物層1315。之后，在聚合物層1315之上 形成類似于圖2的圖樣化掩模217的圖樣化掩模1317。圖樣化掩模1317包括開口 1318。參考圖13B，開口 1318被延伸，去除不被圖樣化掩模1317保護的聚合物層1315的 多個部分，使得露出硬掩模層1310的一部分。參考圖13C，去除圖樣化掩模1317。參考圖 13D，在通過開口 1318露出的聚合物1315上執(zhí)行類似于圖1的精致處理125的精致處理 1325，以形成類似于圖1的開口 127的開口 1327?，F(xiàn)在參考圖13E，在層1310上執(zhí)行蝕刻處理1335，以使開口 1327延伸通過層 1310，使得露出層1305的一部分。現(xiàn)在參考圖13F，層1315被去除，并在層1305上執(zhí)行蝕 刻處理1340，以使開口 1327延伸進入層1305。在關于圖13A至圖13F的上述實施例中，圖樣化掩模1317用作類似于參考圖2描 述的圖樣化掩模217的引導層。圖14A至圖14F是根據(jù)本發(fā)明的可選實施例的多個制造階段期間的半導體器件 100N的示意性不完整截面圖。現(xiàn)在參考圖14A，半導體器件100N包括類似于圖1的層105 的層1405。在層1405之上形成類似于硬掩模層810的硬掩模層1410。然后，在硬掩模層 1410之上形成類似于圖1的聚合物層120的聚合物層1415。之后，在聚合物層1415之上形成類似于圖2的圖樣化掩模217的圖樣化掩模1417。圖樣化掩模1417包括開口 1418。參考圖14B，開口 1418被延伸，去除不被圖樣化掩模1417覆蓋的聚合物層1415的 部分，使得露出硬掩模層1410的一部分。參考圖14C，去除圖樣化掩模1417。參考圖14D， 在由開口 1418露出的聚合物層1415上執(zhí)行類似于圖1的精致處理125的精致處理1425， 以形成類似于圖1的開口 127的開口 1427?，F(xiàn)在參考圖14E，在層1410上執(zhí)行蝕刻處理1435，以使開口 1427延伸通過層 1410，使得露出層1405的多個部分?，F(xiàn)在參考圖14F，去除聚合物層1415，并在硬掩模層 1410之上形成類似于圖1的層130的層1438。參考圖14G，在層1438上執(zhí)行深蝕刻處理 1440，使得填充開口 1427的層1438的多個部分與硬掩模層1410基本共面。參考圖14H，去 除硬掩模層1410。現(xiàn)在參考圖141，使用層1438的多個部分作為掩模，在層1405上執(zhí)行蝕 刻處理1445。蝕刻掉不被層1438保護的層1405的多個部分。在關于圖14A至圖141的上述實施例中，圖樣化掩模1417用作類似于以上參考圖 2描述的圖樣化掩模217的引導層。以上描述了多個實施例的特征，使得本領域技術人員能夠更好地理解以下的詳細 描述。本領域技術人員應該想到，它們可以基于本公開設計或修改用于執(zhí)行與在此介紹的 實施例相同的目的和/或實現(xiàn)相同優(yōu)點的其他處理和結構。本領域技術人員還應該認識 到，這樣的等價結構不脫離本公開的精神和范圍，并且他們可以在不脫離本公開的精神和 范圍的情況下，作出多種改變、替換和更改。
權利要求
一種制造半導體器件的方法，包括提供襯底；在所述襯底之上形成材料層；在所述材料層之上形成聚合物層；使用所述聚合物層的一部分使納米部件自組裝；以及使用所述納米部件對所述襯底進行圖樣化。
2.根據(jù)權利要求1所述的方法，其中，使所述納米部件自組裝包括形成通過開口分離 的兩個納米部件，并且圖樣化所述襯底包括將所述開口延伸進入所述襯底，所述方法還包括在形成所述材料層之前，在所述襯底中形成微電子器件；以及用導電材料填充所述開口，以形成互連部件；其中，執(zhí)行所述納米部件的自組裝，使得所述開口大致與所述襯底中的所述微電子器 件對準。
3.根據(jù)權利要求1所述的方法，還包括形成具有開口的引導掩模，使得所述聚合物層 的所述部分被限制在所述開口中。
4.根據(jù)權利要求1所述的方法，其中，所述襯底具有打開區(qū)域，并且還包括在所述聚 合物層之上以及在所述襯底的所述打開區(qū)域之上形成軟掩模，所述軟掩模用于在對所述襯 底進行圖樣化期間保護其下方的層。
5.根據(jù)權利要求1所述的方法，其中，形成所述聚合物層包括形成第一二嵌段共聚物 作為所述聚合物層，所述第一二嵌段共聚物層具有第一組分和第二組分。
6.根據(jù)權利要求5所述的方法，其中，使所述納米部件自組裝包括通過焙烤、紫外線固化、激光退火、快速加熱退火、等離子體處理、離子轟擊和交聯(lián)中的 一種去除所述第二組分中來處理所述聚合物層；以及去除所述第二組分，使得所述第一組分形成所述納米部件。
7.根據(jù)權利要求5所述的方法，其中，所述聚合物層的溶劑極性不同于所述材料層的 溶劑極性。
8.根據(jù)權利要求5所述的方法，其中，執(zhí)行所述第一二嵌段共聚物的形成，使得所述第 一組分包括聚苯乙烯并且所述第二組分包括聚甲基丙烯酸甲酯，并且其中，所述第一組分 和所述第二組分的體積比在約2. 33 1至約4 1的范圍內。
9.根據(jù)權利要求5所述的方法，其中，所述材料層為硬掩模層和第二二嵌段共聚物層 中的一種，所述第二二嵌段共聚物具有作為其第一組分的聚苯乙烯和作為其第二組分的聚 甲基丙烯酸甲酯，執(zhí)行所述聚合物層的形成，使得所述聚合物層包括從約15nm至約60nm范圍內的厚度， 并且其中如果所述材料層為所述硬掩模層，則所述材料層包括從約50nm至約IOOnm范圍內的進一步厚度；以及如果所述材料層為所述第二二嵌段共聚物層，則所述材料層包括范圍從約2. 5nm至約 IOnm范圍內的進一步厚度。
10.根據(jù)權利要求9所述的方法，還包括通過以下處理中的一種選擇所述第一二嵌段共聚物層的期望形態(tài)調整所述第二二嵌段共聚物層的第一組分和第二組分的體積比；以及 調整所述第一二嵌段共聚物層的第一組分和第二組分之間的尺寸差。
11.一種用于制造半導體器件的方法，包括 提供襯底；在所述襯底之上形成引導層，所述引導層具有凹槽； 在所述凹槽內形成聚合物層，所述聚合物層具有第一組分和第二組分； 處理所述聚合物層，以便于所述第一組分和所述第二組分的分離； 去除所述第二組分，從而在所述聚合物層中形成開口 ；以及 使所述開口延伸進入所述襯底。
12.根據(jù)權利要求11所述的方法，還包括 在所述襯底中形成有源器件；以及 用導電材料填充所述開口以形成互連部件；其中，執(zhí)行所述引導層的形成，使得所述互連部件大致與所述有源器件對準， 其中，所述第一組分和所述第二組分的所述分離為微相分離。
13.一種用于制造半導體器件的方法，包括 提供襯底；在所述襯底之上形成材料層；在所述材料層之上形成引導層，所述引導層具有在所述襯底的一個區(qū)域之上的凹槽； 在所述凹槽內形成聚合物層，其中，在所述材料層和所述聚合物層之間存在界面能； 將所述聚合物層轉換為具有與所述界面能相關聯(lián)的預定結構的掩模；以及 使用所述掩模執(zhí)行圖樣化處理。
14.根據(jù)權利要求13所述的方法，其中，執(zhí)行所述聚合物層的形成，使得所述聚合物層 包括具有尺寸差的第一組分和第二組分，并且其中，所述預定結構為所述材料層的材料組 分和所述尺寸差的函數(shù)。
15.根據(jù)權利要求13所述的方法，其中，轉換所述聚合物層包括形成所述掩模，使得 所述掩模具有多個大致均勻間隔的開口，并且執(zhí)行所述圖樣化處理包括使所述開口延伸 進入所述襯底。其中，所述方法還包括用導電材料填充所述襯底中的所述開口以形成互連部件。
全文摘要
本發(fā)明提供了用于半導體集成電路的自組裝圖樣和制造半導體器件的方法，該方法包括提供襯底。在襯底之上形成材料層。在材料層之上形成聚合物層。納米部件使用聚合物層的一部分而自組裝。使用納米部件對襯底進行圖樣化。
文檔編號H01L21/768GK101950719SQ201010128088
公開日2011年1月19日 申請日期2010年3月8日 優(yōu)先權日2009年7月10日
發(fā)明者萬幸仁, 張慶裕, 李宗霖 申請人:臺灣積體電路制造股份有限公司