專(zhuān)利名稱(chēng)：集成電路結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，尤其涉及一種淺溝槽隔離區(qū)域(STI)與半導(dǎo)體鰭的結(jié)構(gòu)與制法。
背景技術(shù)：
現(xiàn)今的集成電路形成于半導(dǎo)體基材的表面上，其中基材大部分是硅基材。半導(dǎo)體 元件被形成于各自的半導(dǎo)體基材表面上的隔離結(jié)構(gòu)所分隔，其中隔離結(jié)構(gòu)包括場(chǎng)氧化物 (field oxide)與淺溝槽隔離區(qū)域(shallow trenchisolation，STI)。隨著集成電路微小化的趨勢(shì)，淺溝槽隔離區(qū)域用于作為隔離結(jié)構(gòu)。圖1與圖2顯示 形成淺溝槽隔離區(qū)域(STI)的中間工藝階段。首先，請(qǐng)參見(jiàn)圖1，開(kāi)口 112形成于基材110 中，例如，借由蝕刻。開(kāi)口 112具有一深寬比(aspectratio)，其代表深度Dl除以寬度Wl的 比例。隨著集成電路縮小的同時(shí)，深寬比會(huì)隨之增加。對(duì)于40nm或更小的技術(shù)而言，深寬 比將會(huì)變得更大，且有時(shí)候會(huì)大更多，大于7.0。襯氧化層114形成于開(kāi)口 112中。接著，請(qǐng) 參見(jiàn)圖2，氧化物116，較佳是氧化硅，填充至開(kāi)口 112中，直到氧化物116的上表面高于基 材110的上表面。然而，深寬比的增加會(huì)產(chǎn)生問(wèn)題。請(qǐng)參見(jiàn)圖2，于填充開(kāi)口時(shí)，高深寬比之不利之處 在于會(huì)形成孔隙117，會(huì)造成此結(jié)果是因?yàn)檠趸锏纳媳砻鎱^(qū)域先形成密封的(pre-mature sealing)原因。于進(jìn)行化學(xué)機(jī)械研磨(chemicalmechanical polish,CMP)以移除過(guò)量的氧 化物116之后，或于后續(xù)的清潔步驟之后，孔隙117可能會(huì)暴露出來(lái)。于后續(xù)的工藝中，導(dǎo) 電材料(例如多晶硅)填充到開(kāi)口中，會(huì)造成集成電路于某些情況下發(fā)生橋接(bridging)， 甚至是短路(shorting)現(xiàn)象。氧化物116 —般的填充方式是使用兩種方法，高密度等離子體化學(xué)氣相沉積 (high-density plasma chemical vapor deposition, HDPCVD，或稱(chēng)為 HDP)與高深寬比工 藝(high aspect-ratio process, HARP)。密度等離子體化學(xué)氣相沉積(HDP)可以填充深 寬比小于6的溝槽而不造成孔隙。高深寬比工藝(HARP)可以填充深寬比小于7的溝槽而 不造成孔隙。然而，當(dāng)深寬比接近7.0時(shí)，即使是沒(méi)有形成孔隙，利用高深寬比工藝(HARP) 所形成的氧化物116中間的部分通常是脆弱的(weak)。此脆弱的部分可能會(huì)被化學(xué)機(jī)械研 磨工藝(CMP)所傷害，同樣的也會(huì)造成孔隙。當(dāng)深寬比大于7. 0時(shí)，即使是使用高深寬比工 藝(HARP)，還是會(huì)出現(xiàn)孔隙。因此，目前的溝槽填充技術(shù)要不產(chǎn)生孔隙，只能填充深寬比小 于7. 0的溝槽。除了上述的問(wèn)題外，傳統(tǒng)的溝槽填充方法通常對(duì)于鰭式場(chǎng)效應(yīng)晶體管(fin field-effect transistor，F(xiàn)inFETs)的形成會(huì)產(chǎn)生問(wèn)題。舉例而言，圖3與圖4顯示用 于形成鰭式場(chǎng)效應(yīng)晶體管(FinFETs)的半導(dǎo)體鰭的工藝。于圖3中，形成淺溝槽隔離區(qū)域 120之后，還包括形成襯氧化層114和氧化物116，與移除墊層(pad layer)與硬掩模(圖 中未顯示)。接著，請(qǐng)參見(jiàn)圖4，淺溝槽隔離區(qū)域120被凹陷，因此鰭118位于淺溝槽隔離區(qū) 域120剩余部分之上。然而，由于淺溝槽隔離區(qū)域120包括襯氧化層114與氧化物116，因?yàn)橐r氧化層114的密度高于氧化物116，于凹陷該淺溝槽隔離區(qū)域120時(shí)，氧化物116損失 的結(jié)構(gòu)會(huì)造成快速地向下蝕刻，因此，形成圍墻(fence) 122 (淺溝槽隔離區(qū)域120的殘余部 分)于鰭118的側(cè)壁上。于后續(xù)形成鰭式場(chǎng)效應(yīng)晶體管(FinFETs)的柵極介電層時(shí)(圖中 未顯示)，圍墻122會(huì)造成到達(dá)鰭118的氧氣含量減少，因此，使柵極介電層的厚度降低，特 別是靠近淺溝槽隔離區(qū)域120剩余部分的上表面的區(qū)域。另外，圍墻122可能扮演鰭式場(chǎng) 效應(yīng)晶體管(FinFETs)的柵極介電層的一部分。由于圍墻122的品質(zhì)較差，因此會(huì)造成鰭 式場(chǎng)效應(yīng)晶體管的漏電流(leakage current)增加。實(shí)驗(yàn)的結(jié)果已經(jīng)顯示，如圖4所示的 結(jié)構(gòu)，當(dāng)快閃存儲(chǔ)器(flash memory)元件承受10，000的撰寫(xiě)次數(shù)時(shí)，臨界電壓(threshold vo 1 tage)會(huì)明顯地增加，表示有明顯的漏電流。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明提供一種集成電路結(jié)構(gòu)的形成方法，包括以 下步驟提供一具有上表面的半導(dǎo)體基材；形成一開(kāi)口，從該半導(dǎo)體基材的上表面延伸 至該半導(dǎo)體基材中；進(jìn)行一第一沉積步驟，以將一第一介電材料填充至該開(kāi)口中；凹陷 (recess)該第一介電材料；進(jìn)行一第二沉積步驟，以將一第二介電材料填充至該開(kāi)口的一 剩余部分，其中該第二介電材料較該第一介電材料致密(denser)；以及凹陷該第二介電材 料，直到該第二介電材料的上表面低于該半導(dǎo)體基材的上表面。本發(fā)明也提供一種集成電路結(jié)構(gòu)的形成方法，包括以下步驟提供一具有上表面 的半導(dǎo)體基材；形成一開(kāi)口，從該半導(dǎo)體基材的上表面延伸至該半導(dǎo)體基材中；進(jìn)行一第 一沉積步驟，使用一第一沉積方法以將一第一介電材料填充至該開(kāi)口中；凹陷(recess)該 第一介電材料，使得該開(kāi)口中形成一第一凹口且具有一第一深度；進(jìn)行一第二沉積步驟，用 以將一第二介電材料填充至該開(kāi)口，其中該第二沉積步驟不同于該第一沉積步驟；以及凹 陷該第二介電材料，使得該開(kāi)口中形成一第二凹口，其中該第二凹口具有小于該第一深度 的一第二深度。本發(fā)明另提供一種集成電路結(jié)構(gòu)的形成方法，包括以下步驟提供一具有上表面 的半導(dǎo)體基材；形成一開(kāi)口，從該半導(dǎo)體基材的上表面延伸至該半導(dǎo)體基材中；進(jìn)行一第 一沉積步驟，以將一第一介電材料填充至該開(kāi)口中；凹陷(recess)該第一介電材料，以形 成一第一凹口 ；進(jìn)行一第二沉積步驟，使用高密度等離子體(high-density plasma, HDP) 以將一第二介電材料填充至該開(kāi)口 ；對(duì)該第二介電材料進(jìn)行一退火步驟；進(jìn)行一平坦化步 驟，以平坦化該第二介電材料；以及進(jìn)行該平坦化步驟之后，凹陷該第二介電材料。本發(fā)明也提供一種集成電路結(jié)構(gòu)，包括一具有上表面的半導(dǎo)體基材；一開(kāi)口，從 該半導(dǎo)體基材的上表面延伸至該半導(dǎo)體基材中；一第一介電材料，填充該開(kāi)口的一較低部 分，其中該第一介電材料具有一第一蝕刻速率；以及一第二介電材料，填充該開(kāi)口的一較高 部分，其中該第二介電材料具有低于該第一蝕刻速率的一第二蝕刻速率。本發(fā)明另外提供一種集成電路結(jié)構(gòu)，包括一具有上表面的半導(dǎo)體基材；一開(kāi)口， 從該半導(dǎo)體基材的上表面延伸至該半導(dǎo)體基材中；一襯氧化層，形成于該開(kāi)口的襯里；一 第一介電材料填充該開(kāi)口的一較低部分，且借由該襯氧化層與該半導(dǎo)體基材分隔(spaced apart)，其中該第一介電材料具有一第一密度；以及一第二介電材料填充該開(kāi)口的一較高 部分，其中該第二介電材料具有高于該第一密度的一第二密度，且該第二介電材料接觸該半導(dǎo)體基材。本發(fā)明的優(yōu)點(diǎn)在于，半導(dǎo)體鰭大體上不包括圍墻(fence)。此外，大于約11. 0深寬 比的淺溝槽隔離區(qū)域(STI)可與半導(dǎo)體鰭一起形成。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施 例，并配合所附附圖，作詳細(xì)說(shuō)明如下


圖1 圖2為一系列剖面圖，用以說(shuō)明公知形成淺溝槽隔離區(qū)域(STI)的工藝。圖3 圖4為一系列剖面圖，用以說(shuō)明公知形成半導(dǎo)體鰭的工藝。圖5 圖14為一系列剖面圖，用以說(shuō)明本發(fā)明一優(yōu)選實(shí)施例的中間工藝階段。其中，附圖標(biāo)記說(shuō)明如下110 基材112 開(kāi)口114 襯氧化層116 氧化物117 孔隙118 鰭120 淺溝槽隔離區(qū)域(STI)122 圍墻Dl 深度Wl 寬度20 半導(dǎo)體基材22 墊層24 掩模層26 光致抗蝕劑28 開(kāi)口32 溝槽34 襯氧化層36 介電材料38 孔隙40 淺溝槽隔離區(qū)域(STI)42 凹口44 高分子46 圍墻50 介電材料52 淺溝槽隔離區(qū)域(STI)54 凹口56 氧化物50的上表面 59 鰭式場(chǎng)效應(yīng)晶體管(FinFET)
60 鰭62 柵介電層64 柵極D2、D3 深度 W2、W3 寬度
具體實(shí)施例方式本發(fā)明提供一種新穎的形成淺溝槽隔離區(qū)域(STI)與鰭式場(chǎng)效應(yīng)晶體管 (FinFETs)的方法。本發(fā)明舉出一優(yōu)選實(shí)施例的工藝中間步驟。以下將討論實(shí)施例的各種 變化。本發(fā)明所提供的各種實(shí)施例中，相同的參考標(biāo)記表示相同的元件。請(qǐng)參見(jiàn)圖5，提供一半導(dǎo)體基材20。于一實(shí)施例中，半導(dǎo)體基材20包括硅。其他 常用的材料，例如碳、鍺、鎵、砷、氮、銦、及/或磷、或類(lèi)似的材料，也可作為半導(dǎo)體基材20。 半導(dǎo)體基材20可由單晶材料或化合物材料所組成，且可以是塊狀(bulk)基材或絕緣層上 覆半導(dǎo)體基材(semiconductor-on-insulator，SOI)。墊層22與掩模層24形成于半導(dǎo)體基材20之上。墊層22可以是包含氧化硅的薄 層(thin film)，例如使用熱氧化法形成此薄層。墊層22可作為半導(dǎo)體基材20與掩模層 24之間的粘著層(adhesion layer)。墊層22也可以作為蝕刻掩模層254的蝕刻停止層。 于一實(shí)施例中，掩模層24由氮化硅所組成，例如，使用低壓化學(xué)氣相沉積法(low-pressure chemical vapor deposition, LPCVD) 于另一實(shí)施例中，掩模層24可由硅熱氮化法、等 M^W^^it^^WijiW^ (plasma enhanced chemical vapor deposition, PECVD) > 或等離子體氧化氮化法(plasma anodic nitridation)。掩模層24可作為后續(xù)光刻工藝 (photolithography process)的硬掩模層。光致抗蝕劑26形成于掩模層24之上，且之后 被圖案化，以于光致抗蝕劑26中形成開(kāi)口 28。請(qǐng)參見(jiàn)圖6，借由開(kāi)口 28蝕刻掩模層24與墊層22，以暴露出底下的半導(dǎo)體基材 20。暴露出的半導(dǎo)體基材20之后被蝕刻，形成溝槽32。之后，移除光致抗蝕劑26。接著，可 進(jìn)行一清潔步驟以移除半導(dǎo)體基材20的原生氧化層。清潔步驟可使用稀釋的氫氟酸(HF)。 溝槽32的深度D2為約2100埃至2500埃，而寬度W2為約420埃至480埃。于一示范的實(shí) 施例中，開(kāi)口 32的深寬比(D2/W2)大于約7.0。于另一實(shí)施例中，深寬比可以低于7. 0，或 是介于7. 0 11. 0之間，甚至可以大于約11. 0。本領(lǐng)域普通技術(shù)人員應(yīng)得知，此處所列的 尺寸與數(shù)值僅是示范說(shuō)明，然而，實(shí)際的尺寸與數(shù)值可以依據(jù)不同的集成電路尺寸作調(diào)整。之后形成襯氧化層34于溝槽32中，如圖7所示。于一實(shí)施例中，襯氧化層34可 以是具有厚度為約20埃 500埃的熱氧化物。于其他實(shí)施例中，襯氧化層34可以使用臨 場(chǎng)蒸氣產(chǎn)生技術(shù)(in-situ steam generation, ISSG)形成。于另一實(shí)施例中，襯氧化層34 可使用用于形成順應(yīng)性的氧化層的沉積技術(shù)，例如，選擇區(qū)域化學(xué)氣相沉積法(selective area chemical vapor deposition, SACVD)，或其他類(lèi)似的方法。襯氧化層34的形成圍繞 于溝槽32的中心，因此可以降低電場(chǎng)，進(jìn)而增進(jìn)制造出的集成電路的性能表現(xiàn)。請(qǐng)參見(jiàn)圖8，介電材料36填充到溝槽32中。介電材料36可包括氧化硅，因此稱(chēng) 為氧化物36，雖然也可以是其他介電材料，例如氮化硅(SiN)、碳化硅(SiC)或其他類(lèi)似的 材料。于一實(shí)施例中，利用高深寬比工藝(HARP)形成氧化物36，其中高深寬比工藝(HARP)可以是增強(qiáng)型高深寬比工藝(enhancedHAPR)。于另一實(shí)施例中，氧化物36可使用其他 具有優(yōu)異的溝槽填充能力(good gap-filling ability)的方法而形成，例如旋轉(zhuǎn)涂布法 (spin-on)。此處需注意的是，當(dāng)溝槽32的深寬比大于約7. O時(shí)，孔隙38可能全部地或部 分地埋設(shè)于氧化物36中。如果需要時(shí)，可能要進(jìn)行一化學(xué)機(jī)械研磨工藝(CMP)，以移除過(guò)量 的氧化物36。在溝槽32中的氧化物36部分在此之后稱(chēng)為淺溝槽隔離區(qū)域(STI)40。接著，請(qǐng)參見(jiàn)圖9A，部分的氧化物36被一蝕刻步驟蝕刻，形成凹口 42。于一示范 的實(shí)施例中，凹口 42的深度D3為約IOnm lOOnm。凹口 42的深寬比為約0. 5 10。于 一實(shí)施例中，蝕刻可以是干式蝕刻，借由Siconi工藝(也稱(chēng)為SiCoNi)制得，其中工藝的氣 體包括氨氣(NH3)與三氟化氮(NF3)。蝕刻的過(guò)程中，提供一低能量以產(chǎn)生等離子體。于另 一實(shí)施例中，也可使用其他富含高分子工藝的氣體(polymer-rich process gas，蝕刻劑)， 例如CHF3、CH2F2, CH3F, C4F6, C4F8, C5H8或上述的組合。于蝕刻過(guò)程中，使用Siconi氣體或 是富含高分子工藝的氣體，產(chǎn)生的高分子(圖中標(biāo)示為44)會(huì)沉積于凹口 42的底部，因而 保護(hù)淺溝槽隔離區(qū)域(STI)40剩余部分的上表面。因此，可以減少向下的(downward)蝕 亥IJ。另一方面而言，氧化物36的側(cè)壁由于未被高分子44所保護(hù)，因此，會(huì)有增強(qiáng)型的側(cè)向 的(enhanced lateral)蝕刻，所以，不會(huì)產(chǎn)生殘留的圍墻(也即剩余的氧化物36與剩余的 襯氧化層34)，使得凹口 42的側(cè)壁得以暴露出來(lái)。如果，有殘留的圍墻形成時(shí)，會(huì)形成如圖 9B的結(jié)構(gòu)。于另一實(shí)施例中，凹陷氧化物36的方法包括濕式浸漬(wet dip)，例如，使用稀釋 的氫氟酸(HF)溶液。因?yàn)檠趸?6的密度較低，較難控制濕式浸漬工藝停止于特定的位 置。因此，于進(jìn)行如圖9A或圖9B的濕式浸漬步驟之前，與形成圖8結(jié)構(gòu)之后，進(jìn)行一氮?dú)?干式退火(nitrogen dry anneal)工藝。于一實(shí)施例中，進(jìn)行氮?dú)飧墒酵嘶鸸に嚨臏囟葹?約500°C 1300°C，時(shí)間為約0. 5小時(shí) 15小時(shí)。氮?dú)飧墒酵嘶鸸に嚨淖饔迷谟谑寡趸?36致密化，因此，濕式浸漬速度會(huì)較慢且較容易控制。既然襯氧化層34較氧化物36致密， 襯氧化層34的蝕刻速率會(huì)低于氧化物36，因此，可能產(chǎn)生圍墻46。此處需注意的是，由于 形成凹口 42，如圖8所述的孔隙38可被移除。請(qǐng)參見(jiàn)圖10，填充介電材料50于凹口 42中，直到介電材料50的上表面高于掩模 層24的上表面。此處的介電材料50稱(chēng)為氧化物，盡管其可以是其他非氧化物材料，例如， 氮氧化硅(SiON)、氮化硅(SiN)或其他類(lèi)似的材料。氧化物50的密度大于氧化物36的密 度(請(qǐng)參見(jiàn)圖8)，例如，密度大于10% 300%。因此，可使用適合形成高品質(zhì)(致密)氧 化物的方法用以形成氧化物50。于一實(shí)施例中，形成的方法包括高密度等離子體化學(xué)氣相 沉禾只^去(high-density plasma chemical vapor deposition，HDPCVD，或稱(chēng)為 HDP)。接著，可進(jìn)行退火工藝，以致密化氧化物50。于一實(shí)施例中，退火工藝的溫度為約 500°C 1300°C，時(shí)間為約0. 5小時(shí) 15小時(shí)。之后，進(jìn)行一平坦化工藝，例如化學(xué)機(jī)械研磨 工藝(CMP)，以移除過(guò)量的氧化物50，得到如圖11的結(jié)構(gòu)。當(dāng)進(jìn)行化學(xué)機(jī)械研磨工藝(CMP) 時(shí)，掩模層24可作為CMP停止層。氧化物36和氧化物50兩者剩余的部分形成淺溝槽隔離 區(qū)域(STI) 52。如圖12所示，移除掩模層24與墊層22。如果掩模層24是由氮化硅所組成，可借由使用熱磷酸(H3PO4)的濕式工藝移除；當(dāng)墊層22由氧化硅所組成時(shí)，可借由稀釋的氫氟酸 (HF)移除。接著，請(qǐng)參見(jiàn)圖13，凹陷淺溝槽隔離區(qū)域(STI) 52，于半導(dǎo)體基材20中形成凹口54。于一實(shí)施例中，凹口 54的底部高于介于氧化物36和氧化物50之間的介面，因此，可殘留氧化物50。因此，凹口 54的深度D4會(huì)小于第9A圖的深度D3。于后續(xù)的結(jié)構(gòu)中，氧化物 50的上表面56是平坦的，或大體上平坦的。深度D4可以大于約30nm，且可以介于5nm和 IOOnm之間，雖然其可以更大或更小。由于氧化物50較氧化物36致密，且氧化物50的密度 接近襯氧化層34的密度，于形成凹口 54之后，不會(huì)有任何圍墻形成于半導(dǎo)體基材20中面 對(duì)凹口 54的側(cè)壁中。另外，如有任何的圍墻(如圖9B所示)形成于前述步驟中，于形成凹 口 54時(shí)也會(huì)被移除。如圖13所示的結(jié)構(gòu)中，淺溝槽隔離區(qū)域52包括兩個(gè)區(qū)域，氧化物36與氧化物50。 氧化物36與氧化物50可由不同或相同介電材料所組成。即使其由大體上相同成分的材料 所組成，例如氧化硅，由于形成的工藝不同，其會(huì)具有可區(qū)別(distinguishable)的特征。 舉例而言，由高密度等離子體化學(xué)氣相沉積法(HDP)制得的氧化物50具有比用高深寬比工 藝(HARP)制得的氧化物36較高的密度，且兩者的密度皆小于熱氧化物，例如，由熱氧化法 制得的柵極介電層62(并未顯示于圖13中，請(qǐng)參見(jiàn)圖14)?？蓞^(qū)別(distinguishable)的 特征也反映了蝕刻速率的差別。如果以熱氧化物(例如柵極介電層62)的蝕刻速率作為標(biāo) 準(zhǔn)，則氧化物50的相對(duì)蝕刻速率為約1. 1，而氧化物36的相對(duì)蝕刻速率為約1. 25。圖13的結(jié)構(gòu)可用于形成鰭(fin)，之后用于形成鰭式場(chǎng)效應(yīng)晶體管 (finfield-effect transistor, FinFETs)。圖 14 顯示鰭式場(chǎng)效應(yīng)晶體管(FinFETs) 59 的 示范實(shí)施例。鰭60可由圍繞于基材20的一部分的淺溝槽隔離區(qū)域52而形成。凹陷淺溝 槽隔離區(qū)域52 (請(qǐng)參見(jiàn)圖13)之后，高于淺溝槽隔離區(qū)域52凹陷處上表面的基材20的一 部分變成鰭60。鰭60具有一高度H與一寬度W’，其中高度與寬度的比例(H/W’)為約1 5。于圖14的實(shí)施例中，柵極介電層62覆蓋于鰭62的上表面與側(cè)壁。柵極介電層62由熱 氧化法形成，因此其包括熱氧化硅。柵極介電層62的底部可接觸氧化物50的上表面。由 于沒(méi)有任何圍墻存在于鰭60的側(cè)壁，因此柵極介電層62的厚度是一致的。鰭式場(chǎng)效應(yīng)晶 體管(FinFETs)的剩余結(jié)構(gòu)包括柵極64，源極與漏極，以及之后形成的源極與漏極硅化物 (圖中未顯示)。這些結(jié)構(gòu)為本領(lǐng)域普通技術(shù)人員所熟知，所以在此不在贅述。本發(fā)明的實(shí)施例具有許多優(yōu)點(diǎn)。為了將溝槽填充工藝分成兩次的沉積步驟，所以 新增了一凹陷步驟于兩次沉積步驟之間，使得所形成的淺溝槽隔離區(qū)域(STI)具有高深 寬比，且沒(méi)有孔隙。另外，借由致密的氧化物的形成與凹陷，移除了可能形成的圍墻。因 此，上述各個(gè)工藝適合用于形成具有低漏電流(leakage current)的鰭式場(chǎng)效應(yīng)晶體管 (FinFETs)。雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng) 域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明 的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。另外，本發(fā)明的保護(hù)范圍并不限于說(shuō) 明書(shū)中所述的優(yōu)選實(shí)施例的工藝、機(jī)械、物質(zhì)組成、目的、方法和步驟。任何本領(lǐng)域普通技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可對(duì)工藝、機(jī)械、物質(zhì)組成、目的、方法和步驟作任 意的更動(dòng)與潤(rùn)飾。因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種集成電路結(jié)構(gòu)的形成方法，包括以下步驟提供一具有上表面的半導(dǎo)體基材；形成一開(kāi)口，從該半導(dǎo)體基材的上表面延伸至該半導(dǎo)體基材中；進(jìn)行一第一沉積步驟，以將一第一介電材料填充至該開(kāi)口中；凹陷該第一介電材料；進(jìn)行一第二沉積步驟，以將一第二介電材料填充至該開(kāi)口的一剩余部分，其中該第二介電材料較該第一介電材料致密；以及凹陷該第二介電材料，直到該第二介電材料的上表面低于該半導(dǎo)體基材的上表面。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中進(jìn)行該第一沉積步驟使用一高 深寬比工藝；進(jìn)行該第二沉積步驟使用一高密度等離子體化學(xué)氣相沉積法。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中凹陷該第一介電材料的步驟使 用一富含高分子工藝的氣體。
4.如權(quán)利要求3所述的集成電路結(jié)構(gòu)的形成方法，其中該富含高分子工藝的氣體包括 CHF3、CH2F2、CH3F、C4F6、C4F8、C5H8 或上述的組合。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中凹陷該第一介電材料的步驟使 用 Siconi0
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中凹陷該第一介電材料的步驟使 用一濕式浸漬，且其中于進(jìn)行凹陷該第一介電材料之前，還包括對(duì)該第一介電材料進(jìn)行一 氮?dú)飧墒酵嘶稹?br> 7.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中該開(kāi)口具有深寬比大于約11。
8.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中進(jìn)行凹陷該第二介電材料步驟 之后，相鄰于該開(kāi)口的一部分半導(dǎo)體基材形成一鰭，且其中該方法還包括形成一柵極介電層位于該鰭的上表面與側(cè)壁上；以及形成一柵極電極位于該柵極介電層之上。
9.一種集成電路結(jié)構(gòu)，包括一具有上表面的半導(dǎo)體基材；一開(kāi)口，從該半導(dǎo)體基材的上表面延伸至該半導(dǎo)體基材中；一第一介電材料，填充該開(kāi)口的一較低部分，其中該第一介電材料具有一第一蝕刻速 率；以及一第二介電材料，填充該開(kāi)口的一較高部分，其中該第二介電材料具有低于該第一蝕 刻速率的一第二蝕刻速率。
10.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該第二介電材料的一上表面低于該半導(dǎo) 體基材的上表面。
11.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該開(kāi)口具有一深寬比大于約11。
12.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該第一蝕刻速率與該第二蝕刻速率大于 一熱氧化層的蝕刻速率。
13.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中位于該第二介電材料之上的一部分半導(dǎo) 體基材形成一鰭，其中該鰭包括一第一側(cè)壁面向該開(kāi)口，與一第二側(cè)壁位于該第一側(cè)壁的 相對(duì)側(cè)，且其中該集成電路結(jié)構(gòu)還包括一柵極介電層，位于該鰭的一上表面、該第一側(cè)壁與該第二側(cè)壁之上，其中該柵極介電 層具有一底部介面接觸該第二介電材料的上表面；以及 一柵極，位于該柵極介電層之上。
14.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該第一介電材料借由一襯氧化層與該半 導(dǎo)體基材分隔，且其中該第二介電材料接觸該半導(dǎo)體基材。
15.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該第二介電材料的密度高于該第一介電 材料的密度。
全文摘要
本發(fā)明提供一種集成電路結(jié)構(gòu)及其形成方法，該方法包括以下步驟提供一具有上表面的半導(dǎo)體基材；形成一開(kāi)口，從半導(dǎo)體基材的上表面延伸至半導(dǎo)體基材中；進(jìn)行一第一沉積步驟，以將一第一介電材料填充至開(kāi)口中；凹陷第一介電材料；進(jìn)行一第二沉積步驟，以將一第二介電材料填充至開(kāi)口的一剩余部分，其中第二介電材料較第一介電材料致密；以及凹陷第二介電材料，直到第二介電材料的上表面低于半導(dǎo)體基材的上表面。本發(fā)明的半導(dǎo)體鰭大體上不包括圍墻，大于約11.0深寬比的淺溝槽隔離區(qū)域可與半導(dǎo)體鰭一起形成。
文檔編號(hào)H01L27/088GK101840888SQ201010131800
公開(kāi)日2010年9月22日 申請(qǐng)日期2010年3月16日 優(yōu)先權(quán)日2009年3月16日
發(fā)明者曾國(guó)華, 蔡正原, 陳能?chē)?guó) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司