專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路結(jié)構(gòu)，尤其涉及一種包括三五(III-V)族化合物半導(dǎo)體 的晶體管及其制造方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，M0S)晶體管的速度與M0S晶體 管的導(dǎo)通電流緊緊相關(guān)，而導(dǎo)通電流又與電荷的遷移率(mobility)緊緊相關(guān)。舉例而言， 當(dāng)NM0S晶體管的溝道區(qū)內(nèi)的電子遷移率高時(shí)，其具有高導(dǎo)通電流，而當(dāng)PM0S晶體管的溝道 區(qū)內(nèi)的空穴遷移率高時(shí)，其具有高導(dǎo)通電流。三族和五族元素的化合物半導(dǎo)體材料(公知的III-V族化合物半導(dǎo)體)因具有高 電子遷移率而成為形成NM0S晶體管的適當(dāng)選擇。因此，III-V族化合物半導(dǎo)體通常使用于 NM0S晶體管的制作。為了降低制造成本，也已尋求使用III-V族化合物半導(dǎo)體的PM0S晶體 管的制造方法。圖1示出具有iii-V族化合物半導(dǎo)體的公知晶體管。在其制作過(guò)程中，多 個(gè)膜層覆蓋于一硅基底200上，其中這些膜層包括由GaAs所構(gòu)成的緩沖層、由In/lhAs 所構(gòu)成的漸變緩沖層(x在0至1的范圍且不等于0及1)、由In(l.52Ala48AS所構(gòu)成的下緩沖 層206、由In0.7Ga0.3As所構(gòu)成的溝道層208、由In0.52Al0.48As所構(gòu)成的上緩沖層210、由InP 所構(gòu)成的蝕刻終止層212以及由Ina53Ga(l.47AS所構(gòu)成的接觸層214。進(jìn)行第一蝕刻步驟，以 蝕穿接觸層214(Ina53Ga(1.47AS)且停止于蝕刻終止層212 (InP)而形成一第一凹口。接著進(jìn) 行第二蝕刻步驟，以蝕穿蝕刻終止層212(InP)以及一部分的上緩沖層ZlOan^Al^As) 而形成一第二凹口。接著在第二凹口內(nèi)形成由金屬所構(gòu)成的柵極G。形成的晶體管具有由 下緩沖層206、溝道層208、上緩沖層210所構(gòu)成的量子阱(quantum well)的優(yōu)點(diǎn)。然而，上述結(jié)構(gòu)及工藝步驟存在一些缺點(diǎn)。接觸層214(Ina53Ga(1.47AS)與柵極G水 平隔開(kāi)一距離s。再者，蝕刻終止層212 (InP)具有相對(duì)寬的能隙以及高電阻率。因此，在金 屬源極/漏極S/D與溝道層208之間會(huì)存在一高電阻路徑。因此，源極區(qū)S與漏極區(qū)D的 外電阻(external resistance)高，其不利于晶體管的導(dǎo)通電流。因此，有必要尋求一種方 法及結(jié)構(gòu)，其能克服上述公知技術(shù)中的缺點(diǎn)。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)的缺陷，根據(jù)本發(fā)明的一個(gè)形態(tài)，提供一種集成電路結(jié)構(gòu)，包括 一基底；一溝道層，位于基底上方，其中溝道層由一第一三五族化合物半導(dǎo)體材料所構(gòu)成； 一高摻雜半導(dǎo)體層，位于溝道層上方；一柵極介電層，穿過(guò)并接觸高摻雜半導(dǎo)體層的一側(cè) 壁；以及一柵極電極，位于柵極介電層的一底部。柵極介電層包括一側(cè)壁部位于柵極電極的
一側(cè)壁上。本發(fā)明還提供一種集成電路結(jié)構(gòu)，包括一基底；一下阻擋層，位于該基底上方； 一溝道層，位于該下阻擋層上方，包括由三族及五族元素所構(gòu)成的一第一化合物半導(dǎo)體材 料；一上阻擋層，位于該溝道層上方，其中該下阻擋層與該上阻擋層的能隙大于該通到層的一能隙；一高摻雜半導(dǎo)體層，位于該上阻擋層上方且與其接觸，其中該高摻雜半導(dǎo)體層所摻 雜的一雜質(zhì)具有大于lX1018/cm3的濃度；一柵極結(jié)構(gòu)，自該高摻雜半導(dǎo)體層上方延伸至該 高摻雜半導(dǎo)體層內(nèi)，其中該柵極結(jié)構(gòu)與該上阻擋層接觸；以及一柵極間隙壁，位于該柵極結(jié) 構(gòu)的一側(cè)壁上，其中該高摻雜半導(dǎo)體層延伸于該柵極間隙壁的正下方。本發(fā)明的優(yōu)點(diǎn)在于降低源極及漏極的電阻且增加晶體管的導(dǎo)通電流。


圖1示出包括由三族及五族元素所構(gòu)成III-V族化合物半導(dǎo)體材料的公知晶體管 剖面示意圖；及圖2至圖8示出根據(jù)一個(gè)實(shí)施例的晶體管制造方法剖面示意圖。其中，附圖標(biāo)記說(shuō)明如下公知200 基底；202 緩沖層；204 漸變緩沖層；206 下緩沖層；208 溝道層； 210 上緩沖層；212 蝕刻終止層；214 接觸層；D 漏極；G 柵極；S 源極；s 距離。
實(shí)施例20 基底；22 緩沖層；24 下阻擋層；26 溝道層；28 上阻擋層；30 高摻 雜層；32 犧牲柵極；36 柵極間隙壁；38 犧牲內(nèi)層介電層；40 開(kāi)口 ；42、50 柵極介 電層；44 柵極電極層；52 柵極電極；54 金屬層。
具體實(shí)施例方式以下說(shuō)明本發(fā)明實(shí)施例的制作與使用。然而，可輕易了解本發(fā)明實(shí)施例提供許多 合適的發(fā)明概念而可實(shí)施于廣泛的各種特定背景。所公開(kāi)的特定實(shí)施例僅僅用于說(shuō)明以特 定方法制作及使用本發(fā)明，并非用以局限本發(fā)明的范圍。以下說(shuō)明新的晶體管，包括由三族及五族元素所構(gòu)成的化合物半導(dǎo)體材料(以下 稱之為III-V族化合物半導(dǎo)體)及說(shuō)明其制造方法。以下也說(shuō)明本發(fā)明實(shí)施例的制造步驟 并敘述不同實(shí)施例中的差異。而本發(fā)明的不同實(shí)施例中，相同的部件以相同的標(biāo)號(hào)表示。請(qǐng)參照?qǐng)D2，提供一基底20?；?0可為一半導(dǎo)體基底，其由硅、鍺、SiGe、InP及 /或其他半導(dǎo)體材料所構(gòu)成。在基底20上外延生長(zhǎng)多個(gè)膜層，其可由化合物半導(dǎo)體所構(gòu) 成。在一實(shí)施例中，這些膜層包括一下阻擋層24、一溝道層26及一上阻擋層28。在一實(shí)施 例中，溝道層26具有第一能隙，而下阻擋層24與上阻擋層28具有第二能隙，其大于第一能 隙。因此，這些膜層24、26及28形成一量子阱。在一實(shí)施例中，第二能隙大于第一能隙約 0. leV，然而更大或更小的能隙差異也是可行的。可通過(guò)比較具有高載子遷移率的可用的半 導(dǎo)體材料的能隙來(lái)選擇溝道層26、上阻擋層28及下阻擋層24的適當(dāng)材料，這些材料包括但 不局限于硅、鍺、GaAs、InP、GaN、InGaAs、InAs、InSb、InAlAs、GaSb、AAlSb、AlAs、A1P、GaP 及其組合。在一實(shí)施例中，溝道層26包括Ina7Ga(1.3AS，而下阻擋層24及上阻擋層28包括 In0.52Ga0.48Aso在其他實(shí)施例中，溝道層26由InGaAs所構(gòu)成，而下阻擋層24及上阻擋層28 由GaAs所構(gòu)成。又一實(shí)施例中，溝道層26由InAs所構(gòu)成，而下阻擋層24及上阻擋層28 由InAlAs所構(gòu)成。下阻擋層24的厚度在5納米(nm)至10微米(y m)的范圍，溝道層26 的厚度在2納米至50納米的范圍，且上阻擋層28的厚度在5納米至500納米的范圍。然而，可以理解的是以上所列出的尺寸僅為范例說(shuō)明，而在使用其他不同的制造技術(shù)時(shí)，是可 以改變的。另外，一額外的緩沖層，例如緩沖層22，可選擇性地形成于基底20上方。緩沖層 22的晶格常數(shù)介于基底20的晶格常數(shù)與上方膜層(例如下阻擋層24)的晶格常數(shù)之間，以 降低下方膜層至上方膜層的晶格常數(shù)轉(zhuǎn)變的不連貫性。圖3示出在上阻擋層28上形成高摻雜層30。高摻雜層30由半導(dǎo)體材料所構(gòu)成， 且可原位(in-situ)摻雜至高雜質(zhì)濃度，例如大于IX 1018/cm3，但是也可使用較低的濃度。 高摻雜層30中的雜質(zhì)濃度也可大于上阻擋層28、溝道層26及下阻擋層24任何一者中的 雜質(zhì)濃度。高摻雜層30的較佳摻雜方式是以原位摻雜取代注入，使通過(guò)摻雜高摻雜層30 步驟所引入的雜質(zhì)大抵未進(jìn)入上阻擋層28。摻雜的雜質(zhì)的元素一部分是取決于高摻雜層 30的半導(dǎo)體材料。在一實(shí)施例中，高摻雜層30包括硅、鍺、碳及/或其組合。因此，若晶體 管為NM0S晶體管，可使用一般的n型雜質(zhì)，例如磷、砷及其組合。相反地，若晶體管為PM0S 晶體管，摻雜雜質(zhì)可包括硼。在其他實(shí)施例中，高摻雜層30包括III-V族半導(dǎo)體材料，例如 GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP及其組合。因此，若晶體管為匪OS晶體管，摻雜雜 質(zhì)可包括硅。相反地，若晶體管為PM0S晶體管，摻雜雜質(zhì)可包括鋅(Zn)及/或鈹(Be)。高 摻雜層30的能隙也可小于上阻擋層28的能隙。如此一來(lái)，小能隙極高摻雜濃度，使高摻雜 層30具有低電阻率。高摻雜層30的制作方法包括金屬有機(jī)化學(xué)氣相沉積(metal organic chemical vapor exposition，MOCVD)，然而也可使用一般所使用的沉積方法。接著，可使用后柵極(gate-last)法來(lái)形成一柵極結(jié)構(gòu)，如圖4至圖7所示。圖4示 出犧牲柵極(dummy gate) 32、柵極間隙壁36、及犧牲內(nèi)層介電(inter-layer dielectric, ILD)層38的制作。犧牲柵極32可由多晶硅或其他對(duì)于柵極間隙壁36及高摻雜層30具有 高蝕刻選擇比的材料。另外，可選擇性地在犧牲柵極32與高摻雜層30之間形成一犧牲柵 極介電層(未示出)。柵極間隙壁36可由介電材料所構(gòu)成，例如氧化硅、氮化硅、及其復(fù)合 層。犧牲柵極32與柵極間隙壁36的制作過(guò)程為公知技術(shù)，在此不予以贅述。接著在高于柵極間隙壁36上邊緣處形成犧牲ILD層38。接著進(jìn)行平坦化，例如進(jìn) 行化學(xué)機(jī)械研磨(chemical mechanical polishing，CMP)。平坦化步驟可止于柵極間隙壁 36的上邊緣。如此一來(lái)，可露出犧牲柵極32，同時(shí)覆蓋高摻雜層30。請(qǐng)參照?qǐng)D5，通過(guò)蝕刻來(lái)去除犧牲柵極32以及犧牲柵極介電層(若有的話)，而形 成開(kāi)口 40且露出下方的高摻雜層30。接著，進(jìn)行一額外的蝕刻，以去除高摻雜層30的露出 部分，且蝕刻終止于上阻擋層28。蝕刻劑的選擇是能夠讓高摻雜層30與上阻擋層28之間 具有高蝕刻選擇比，而盡可能少蝕刻上阻擋層28。請(qǐng)參照?qǐng)D6，形成柵極介電層42及柵極電極層44以填入開(kāi)口 40。柵極介電層42 可由一般所使用的介電材料所構(gòu)成，例如氧化硅、氮化硅、氮氧化硅、其復(fù)合層及其組合。柵 極介電層42也可由高介電常數(shù)(k)材料所構(gòu)成。高介電常數(shù)材料的k值大于4.0或甚至大 于7. 0且可包括氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、硅酸鋯、氧化釔、氧化鈰、氧化鈦、氧化 鉭及其組合。柵極電極層44可由金屬所構(gòu)成(例如TaN、TiN)、Pd、Pt、Al、Au、Ni、Ti、Er、 W及其組合)、金屬氮化物、金屬硅化物、摻雜的多晶系等等。接著進(jìn)行CMP以去除開(kāi)口 40(如圖5所示)外側(cè)的柵極介電層42及柵極電極層 44。最終的結(jié)構(gòu)為留下一柵極結(jié)構(gòu)，其包括柵極介電層50及柵極電極52，如圖7所示。接著去除犧牲ILD層38而露出高摻雜層30。需注意的是柵極介電層50具有一底部與上阻擋 層28接觸且具有側(cè)壁部位于柵極電極52的側(cè)壁上。柵極介電層50的側(cè)壁部隔開(kāi)了柵極 電極52與柵極間隙壁36。接著，請(qǐng)參照?qǐng)D8，在高摻雜層30上方形成金屬層54，其中金屬層54可包括鎳、 鋁、鈀、金等等?？蛇M(jìn)行一額外的退火工藝，使金屬層54與下方的半導(dǎo)體層(可為高摻雜層 30或一額外的接觸層(未示出))發(fā)生反應(yīng)，以降低接觸電阻。在本文中，金屬層54與下方 高摻雜層30由于具有相對(duì)較低的電阻率而稱其為源極及漏極區(qū)。另外，額外的接觸層可選擇性地形成于金屬層54與高摻雜層30之間，且可由半導(dǎo) 體材料所構(gòu)成，例如硅、鍺、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP及其組合。上述額外 膜層可依據(jù)上層具有高摻雜濃度及/或低能隙，同時(shí)下層具有低摻雜濃度及/或高能隙的 趨向來(lái)進(jìn)行配置。因此，上述額外膜層相較于高摻雜層30而言具有高摻雜濃度及/或低能 隙。上述額外膜層所摻雜的雜質(zhì)的元素取決于本身的材料，且近似于高摻雜層30與其內(nèi)雜 質(zhì)之間的關(guān)系。在另一實(shí)施例中，上述額外膜層與金屬層54可在形成柵極間隙壁36之后 以及去除犧牲柵極32之前形成。因此，不需要去除犧牲ILD層38，而可在犧牲ILD層38上 方形成另一額外的ILD層。上述實(shí)施例具有許多的優(yōu)點(diǎn)。通過(guò)先形成高摻雜層，再采用后柵極法形成延伸進(jìn) 入高摻雜層內(nèi)的柵極結(jié)構(gòu)，具有低電阻值高摻雜層可靠近柵極結(jié)構(gòu)。再者，高摻雜層直接形 成于上阻擋層上，而沒(méi)有額外的具有高電阻值的蝕刻終止層形成于其間。因此，源極/漏極 的電阻值小，且晶體管的導(dǎo)通電流高。雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動(dòng)與潤(rùn)飾。再者，本發(fā)明的保護(hù) 范圍并未局限于說(shuō)明書(shū)內(nèi)所述特定實(shí)施例中的工藝、機(jī)器、制造、物質(zhì)組成、裝置、方法及步 驟，任何本領(lǐng)域普通技術(shù)人員可從本發(fā)明公開(kāi)內(nèi)容中理解現(xiàn)行或未來(lái)所發(fā)展出的工藝、機(jī) 器、制造、物質(zhì)組成、裝置、方法及步驟，只要可以在此處所述實(shí)施例中實(shí)施大體相同功能或 獲得大體相同結(jié)果皆可使用于本發(fā)明中。因此，本發(fā)明的保護(hù)范圍包括上述工藝、機(jī)器、制 造、物質(zhì)組成、裝置、方法及步驟。另外，每一個(gè)權(quán)利要求構(gòu)成個(gè)別的實(shí)施例，且本發(fā)明的保 護(hù)范圍也包括各個(gè)權(quán)利要求及實(shí)施例的組合。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括一基底；一溝道層，位于該基底上方，其中該溝道層由包括三族及五族元素的一第一三五族化合物半導(dǎo)體材料所構(gòu)成；一高摻雜半導(dǎo)體層，位于該溝道層上方；一柵極介電層，穿過(guò)并接觸該高摻雜半導(dǎo)體層的一側(cè)壁；以及一柵極電極，位于該柵極介電層的一底部，其中該柵極介電層包括一側(cè)壁部位于該柵極電極的一側(cè)壁上。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一柵極間隙壁，包括一底部與該高摻雜 半導(dǎo)體層的一上表面的一第一部接觸，以及一側(cè)壁與該柵極介電層的該側(cè)壁部接觸。
3.如權(quán)利要求2所述的集成電路結(jié)構(gòu)，其中高摻雜半導(dǎo)體層的該上表面包括一第二 部，其未與該柵極間隙壁的該底部接觸，且其中該第一部與該第二部切齊。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該柵極介電層的該底部的一下表面大抵切 齊該高摻雜半導(dǎo)體層的一下表面。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該高摻雜半導(dǎo)體層包括一半導(dǎo)體材料選自 于由硅、鍺、碳、及其組合所組成的族群，且其中該高摻雜半導(dǎo)體層所摻雜的一雜質(zhì)選自于 由P型雜質(zhì)及n型雜質(zhì)所組成的族群且濃度大于1 X 1018/cm3。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該高摻雜半導(dǎo)體層包括一第二三五族化合 物半導(dǎo)體材料，且其中該高摻雜半導(dǎo)體層所摻雜的一雜質(zhì)選自于由Si、Zn、Be及其組合所 組成的族群且濃度大于lX1018/cm3。
7.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一金屬層，位于該高摻雜半導(dǎo)體層上方。
8.一種集成電路結(jié)構(gòu)，包括 一基底；一下阻擋層，位于該基底上方；一溝道層，位于該下阻擋層上方，包括由三族及五族元素所構(gòu)成的一第一化合物半導(dǎo) 體材料；一上阻擋層，位于該溝道層上方，其中該下阻擋層與該上阻擋層的能隙大于該通到層 的一能隙；一高摻雜半導(dǎo)體層，位于該上阻擋層上方且與其接觸，其中該高摻雜半導(dǎo)體層所摻雜 的一雜質(zhì)具有大于1 X 1018/cm3的濃度；一柵極結(jié)構(gòu)，自該高摻雜半導(dǎo)體層上方延伸至該高摻雜半導(dǎo)體層內(nèi)，其中該柵極結(jié)構(gòu) 與該上阻擋層接觸；以及一柵極間隙壁，位于該柵極結(jié)構(gòu)的一側(cè)壁上，其中該高摻雜半導(dǎo)體層延伸于該柵極間 隙壁的正下方。
9.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該柵極結(jié)構(gòu)的該側(cè)壁包括一部位與該高摻 雜半導(dǎo)體層的一側(cè)壁接觸。
10.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該柵極結(jié)構(gòu)包括 一柵極介電層，包括一底部及一側(cè)壁部；以及一柵極電極，位于該柵極介電層的該底部，其中該柵極介電層的該側(cè)壁部通過(guò)該柵極間隙壁而與該柵極電極隔開(kāi)。
11.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該柵極結(jié)構(gòu)的一下表面大抵切齊該高摻 雜半導(dǎo)體層的一下表面。
12.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該高摻雜半導(dǎo)體層包括一半導(dǎo)體材料選 自于由硅、鍺、碳、及其組合所組成的族群，且其中該雜質(zhì)選自于由ρ型雜質(zhì)及η型雜質(zhì)所組 成的族群。
13.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該高摻雜半導(dǎo)體層包括一三五族化合物 半導(dǎo)體材料，且其中該雜質(zhì)選自于由Si、Zn及Be所組成的族群。
全文摘要
本發(fā)明公開(kāi)一種集成電路結(jié)構(gòu)，包括一基底；一溝道層，位于基底上方，其中溝道層由一第一三五族化合物半導(dǎo)體材料所構(gòu)成；一高摻雜半導(dǎo)體層，位于溝道層上方；一柵極介電層，穿過(guò)并接觸高摻雜半導(dǎo)體層的一側(cè)壁；以及一柵極電極，位于柵極介電層的一底部。柵極介電層包括一側(cè)壁部位于柵極電極的一側(cè)壁上。本發(fā)明公開(kāi)的集成電路結(jié)構(gòu)能夠降低源極和漏極的電阻并且增加晶體管的導(dǎo)通電流。
文檔編號(hào)H01L29/78GK101877360SQ20101013180
公開(kāi)日2010年11月3日 申請(qǐng)日期2010年3月16日 優(yōu)先權(quán)日2009年4月30日
發(fā)明者萬(wàn)幸仁, 柯志欣 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司