專利名稱：一種制作具有應(yīng)力層的互補金屬氧化物半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及一種制作具有應(yīng)力層的互補金屬氧化物半導(dǎo)體器件的方法。
背景技術(shù)：
影響場效應(yīng)晶體管性能的主要因素在于載流子的遷移率，其中載流子的遷移率會影響溝道中電流量的大小。場效應(yīng)晶體管中載流子遷移率的下降不止降低晶體管的轉(zhuǎn)換速度，也會使開和關(guān)時的電阻差異縮小。在互補金屬氧化物半導(dǎo)體(CMOS)場效應(yīng)晶體管的發(fā)展中，有效提高載流子移動速率一直都是晶體管結(jié)構(gòu)設(shè)計的重點項目。CMOS器件所遇到的問題在于提高PMOS器件和NMOS器件載流子遷移率所需的壓力源不同。目前CMOS器件制造技術(shù)中將PMOS器件和NMOS器件分開處理，例如在PMOS器件的制造方法中是在溝道上施加壓應(yīng)力，而在制造NMOS器件的方法中則是利用張應(yīng)力薄膜來改善載流子的遷移率。傳統(tǒng)工藝中制作具有應(yīng)力層的CMOS器件的方法如圖IA至IG所
7J\ ο如圖IA所示，提供一基底101，該基底101具有在其上形成并被淺溝槽102彼此隔開的PMOS器件103區(qū)域和NMOS器件104區(qū)域。在基底101上形成柵電介質(zhì)層105，材料可以選擇但不限于含氮氧化硅。接著，在柵電介質(zhì)層105上沉積柵極材料層106，如圖IB所示，在柵極材料層106的表面形成硬掩膜層，通過刻蝕等方式形成具有圖案的硬掩膜層107A與107B。以硬掩膜層107A與107B為掩膜，采用干法刻蝕依次刻蝕柵極材料層106以及柵電介質(zhì)層105，形成柵極材料層106A與106B、柵電介質(zhì)層105A與 105B。接著通過離子注入工藝分別形成PMOS器件103區(qū)域的輕摻雜區(qū)(LDD)(未示出)以及 NMOS器件104區(qū)域的輕摻雜區(qū)(未示出)以及通過離子注入形成口袋區(qū)(pocket region) (未示出)，這些工藝均為半導(dǎo)體工藝中一些公知的工藝，在此不再贅述。然后在柵極材料層106A與106B以及柵電介質(zhì)層105A與105B的側(cè)壁分別形成PMOS器件的間隙壁絕緣層 141A與141A，以及NMOS器件104的間隙壁絕緣層141B與141B，，在PMOS器件的間隙壁絕緣層141A與141A’的側(cè)壁形成間隙壁層142A與142A’，在NMOS器件104的間隙壁絕緣層 141B與141B，的側(cè)壁上分別形成間隙壁層142B與142B，。如圖IC所示，利用由如光刻膠等材料構(gòu)成的遮蔽層108A將PMOS器件103區(qū)域覆蓋住，這個過程將會采用第一掩模板(未示出)形成該遮蔽層108A。接著進行離子注入工藝，形成NMOS器件的源/漏極109B與109B，。如圖ID所示，完成圖IC中的離子注入工藝后，遮蔽層108A隨即被剝離，同時去除硬掩膜層107B。以類似的方法，在NMOS器件104區(qū)域利用由如光刻膠等材料構(gòu)成的遮蔽層 108B將其覆蓋，此過程將會采用第二掩模板(未示出)形成該遮蔽層108B。接著進行離子注入工藝，形成PMOS器件的源/漏極109A與109A，。如圖IE所示，將PMOS器件的源/漏極109A與109A，的硅表面先刻蝕去除一部分， 形成凹槽，然后再長出硅化鍺層110A與110A’。隨后去除遮蔽層108B。接著進行一步硅化金屬工藝，在PMOS器件的柵極材料層106A、硅化鍺層IlOA與110A’和NMOS器件的柵極材料層106B、源/漏極109B與109B，處均形成如硅化鎳等硅化金屬111。如圖IF所示，在如圖IE所示的結(jié)構(gòu)中去除遮蔽層108B后，在整個結(jié)構(gòu)上沉積張應(yīng)力層。采用第三掩模板(未示出)，在NMOS器件104區(qū)域形成遮蔽層(未示出)，采用干法刻蝕去除PMOS器件103區(qū)域的張應(yīng)力層，剩下覆蓋NMOS器件104區(qū)域的張應(yīng)力層112B。如圖IG所示，去除遮蔽層(未示出)后在如圖IF所示的結(jié)構(gòu)上沉積壓應(yīng)力層。采用第四掩模板(未示出)，在PMOS器件103區(qū)域形成遮蔽層(未示出)，采用干法刻蝕去除 NMOS器件104區(qū)域的壓應(yīng)力層，剩下覆蓋PMOS區(qū)域的壓應(yīng)力層112A。接著進行后續(xù)的沉積介電層、形成接觸孔等工藝，完成整個CMOS器件的制作。上述工藝可參考申請?zhí)枮?00610051493. 7的專利申請。在傳統(tǒng)工藝中，要使用到至少四塊掩模板來制作CMOS器件。由于掩模板的價格非常昂貴，這大大提高了產(chǎn)品的制作成本，使產(chǎn)品不具有價格上的競爭力。而且由此所要用到的刻蝕步驟比較多，更是進一步增加了制作成本，延長了生產(chǎn)周期，而且刻蝕對器件造成傷害，多次刻蝕更是加劇了這種傷害，很可能導(dǎo)致半導(dǎo)體器件的報廢。另外，由于傳統(tǒng)工藝中，直接在張應(yīng)力層上沉積壓應(yīng)力層，會抵消部分張應(yīng)力層的應(yīng)力，而且在刻蝕去除張應(yīng)力層上的部分壓應(yīng)力層時，會不可避免地對張應(yīng)力層造成一定的傷害。因此，需要一種新的制作方法來制作含有應(yīng)力層的CMOS 器件，降低半導(dǎo)體器件的生產(chǎn)成本，縮短半導(dǎo)體器件的生產(chǎn)周期，提高半導(dǎo)體器件的整體性能，提高良品率。

發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。本發(fā)明提出了一種制作具有應(yīng)力層的互補金屬氧化物半導(dǎo)體器件的方法，依次包括a 提供前端器件，所述前端器件具有第一器件和與所述第一器件極性類型相反的第二器件，所述第一器件具有第一柵極材料層以及形成于第一柵極材料層之上的第一硬掩膜層；b 在所述第一器件表面形成第一遮蔽層；c 以所述第一遮蔽層為掩膜進行離子注入， 形成所述第二器件的源/漏極；d 以所述第一遮蔽層為掩膜，對所述第二柵極材料層和所述第二器件的所述源/漏極進行硅化工藝，以形成第一硅化區(qū)；e 去除第一遮蔽層；f 在步驟e所形成的結(jié)構(gòu)的上表面沉積張應(yīng)力層；g 在所述張應(yīng)力層的表面沉積犧牲層；h 在所述犧牲層的位于所述第二器件之上的表面形成第二遮蔽層，且暴露出所述犧牲層的位于所述第一器件之上的表面；i 去除所述犧牲層的位于所述第一器件之上的部分和所述張應(yīng)力層的位于所述第一器件之上的部分；j 去除所述第二遮蔽層；k 以所述第一硬掩膜層和剩余的所述犧牲層中位于所述第二器件之上的部分為掩膜，進行離子注入，以形成所述第一器件的源/漏極；1 去除所述第一硬掩膜層，然后以剩余的所述犧牲層為掩膜，對所述第一柵極材料層以及所述第一器件的源/漏極進行硅化，以形成第二硅化區(qū)；m 在步驟 1形成的結(jié)構(gòu)的上表面沉積壓應(yīng)力層；η 在所述壓應(yīng)力層的位于所述第一器件之上的表面形成第三遮蔽層，且露出所述壓應(yīng)力層的位于所述第二器件之上的表面；ο 以所述第三遮蔽層為掩膜，去除所述壓應(yīng)力層的位于所述第二器件之上的部分以及剩余的所述犧牲層；
6以及P:去除所述第三遮蔽層。優(yōu)選地，還包括在步驟i之后且在步驟k之前，以所述第二遮蔽層或剩余的所述犧牲層和所述第一硬掩膜層為掩膜，在將要形成所述第一器件的源/漏極的位置刻蝕形成凹陷，并通過外延生長形成外延區(qū)。優(yōu)選地，所述第一硬掩膜層的材料為SiN或SiON。優(yōu)選地，所述張應(yīng)力層和所述壓應(yīng)力層的材料為SiN或無定形碳。優(yōu)選地，所述張應(yīng)力層和所述壓應(yīng)力層的材料為摻雜了碳的SiN或Si02。優(yōu)選地，所述第一硅化區(qū)和所述第二硅化區(qū)所采用的材料選自鈦、鈷、鎳、鈀、鉬或鉺。優(yōu)選地，所述犧牲層的材料選擇為氧化物。優(yōu)選地，所述犧牲層的厚度為500 1000埃。優(yōu)選地，所述外延區(qū)所采用的材料為SiGe。本發(fā)明還提出了一種制作具有應(yīng)力層的互補金屬氧化物半導(dǎo)體器件的方法，依次包括a 提供前端器件，所述前端器件具有第一器件和與所述第一器件極性類型相反的第二器件，所述第一器件具有第一柵極材料層以及形成于第一柵極材料層之上的第一硬掩膜層；b 在所述前端器件的上表面上形成緩沖氧化層；c 在所述緩沖氧化層的位于所述第一器件之上的表面形成第一遮蔽層，且露出所述緩沖氧化層的位于所述第二器件之上的表面；d 去除所述緩沖氧化層的位于所述第二器件之上的部分以及所述第二硬掩膜層；e 去除所述第一遮蔽層；f 以剩余的所述緩沖氧化層為掩膜進行離子注入，形成所述第二器件的源/漏極；g 以剩余的所述緩沖氧化層為掩膜，對所述第二柵極材料層和所述第二器件的所述源/漏極進行硅化工藝，以形成第一硅化區(qū)；h 在步驟g所形成的結(jié)構(gòu)的上表面沉積張應(yīng)力層；i 在所述張應(yīng)力層的表面沉積犧牲層；j 在所述犧牲層的位于所述第二器件之上的表面形成第二遮蔽層，且暴露出所述犧牲層的位于所述第一器件之上的表面；k 去除所述犧牲層的位于所述第一器件之上的部分、所述張應(yīng)力層的位于所述第一器件之上的部分和剩余的所述緩沖氧化層；1 去除所述第二遮蔽層；m 以所述第一硬掩膜層和剩余的所述犧牲層中位于所述第二器件之上的部分為掩膜，進行離子注入，以形成所述第一器件的源/漏極；η 去除所述第一硬掩膜層，然后以剩余的所述犧牲層為掩膜，對所述第一柵極材料層以及所述第一器件的源/漏極進行硅化，以形成第二硅化區(qū)；0 在步驟η形成的結(jié)構(gòu)的上表面沉積壓應(yīng)力層；ρ 在所述壓應(yīng)力層的位于所述第一器件之上的表面形成第三遮蔽層，且露出所述壓應(yīng)力層的位于所述第二器件之上的表面；q:以所述第三遮蔽層為掩膜，去除所述壓應(yīng)力層的位于所述第二器件之上的部分以及剩余的所述犧牲層；以及r 去除所述第三遮蔽層。優(yōu)選地，還包括在步驟k之后且在步驟m之前，以所述第二遮蔽層或剩余的所述犧牲層和所述第一硬掩膜層為掩膜，在將要形成所述第一器件的源/漏極的位置刻蝕形成凹陷，并通過外延生長形成外延區(qū)。優(yōu)選地，所述第一硬掩膜層的材料為SiN或SiON。優(yōu)選地，所述張應(yīng)力層和所述壓應(yīng)力層的材料為SiN或無定形碳。優(yōu)選地，所述張應(yīng)力層和所述壓應(yīng)力層的材料為摻雜了碳的SiN或Si02。優(yōu)選地，所述第一硅化區(qū)和所述第二硅化區(qū)所采用的材料選自鈦、鈷、鎳、鈀、鉬或
7鉺。優(yōu)選地，所述犧牲層的材料選擇為氧化物。優(yōu)選地，所述犧牲層的厚度為500 1000埃。優(yōu)選地，所述外延區(qū)所采用的材料為SiGe。根據(jù)本發(fā)明制作的互補金屬氧化物半導(dǎo)體器件，能夠減少使用掩模板的數(shù)量，減少刻蝕步驟，降低半導(dǎo)體器件的生產(chǎn)成本，縮短半導(dǎo)體器件的生產(chǎn)周期，提高半導(dǎo)體器件的整體性能，提高良品率。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，圖IA至圖IG是傳統(tǒng)的形成具有不同應(yīng)力層的CMOS器件的剖面結(jié)構(gòu)示意圖；圖2A至圖21是根據(jù)本發(fā)明一個方面的一個實施例；圖3A與;3B是根據(jù)本發(fā)明一個方面的一個實施例制作具有不同應(yīng)力層的CMOS半導(dǎo)體器件的工藝流程圖；圖4A至圖4G是根據(jù)本發(fā)明一個方面的又一實施例；圖5A與5B是根據(jù)本發(fā)明一個方面的又一實施例制作具有不同應(yīng)力層的CMOS半導(dǎo)體器件的工藝流程圖。
具體實施例方式在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。為了徹底了解本發(fā)明，將在下列的描述中提出詳細的步驟，以便說明本發(fā)明是如何制作具有不同應(yīng)力層的CMOS器件的。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。根據(jù)本發(fā)明一個方面的一個實施例如圖2A至圖21所示，為采制作具有不同應(yīng)力層的CMOS器件的制作工藝中各個步驟所涉及的器件的剖視圖。需要指出的是，剖視圖中的各個結(jié)構(gòu)僅以示意性形式表現(xiàn)出來，并不代表各結(jié)構(gòu)之間的比例關(guān)系。同時還需要指出的是，本發(fā)明所描述的某一區(qū)域或某一膜層“上”，意味著相應(yīng)于這一區(qū)域或這一膜層的上方， 而不包括例如相鄰區(qū)域或膜層的上方的部分。 如圖2A所示，提供基底201，該基底201具有在其上形成并被淺溝槽202彼此隔開的PMOS器件203區(qū)域和NMOS器件204區(qū)域，PMOS器件位于PMOS器件203區(qū)域，NMOS器件位于NMOS器件204區(qū)域。在基底201上以CVD方法形成柵電介質(zhì)層205，材料可以選擇但不限于含氮氧化硅，例如SiON，厚度例如為4 8埃。然后，在柵電介質(zhì)層205上以CVD方式沉積柵極材料層206，厚度例如大約為400 1000埃?？蛇x地，可在柵電介質(zhì)層205形成后且在柵極材料層206形成之前以CVD方式形成高k材料層，材料可以選擇為但不限于HfOx,HfSiOx,HfSiNOx,HfZrOx,厚度例如為約5 25埃；接著在高k材料層上以CVD方式沉積薄金屬氮化物層，材料可以選擇但不限于TiN，厚度例如大約為5 50埃，薄金屬氮化物層可以減少由高k材料層與接下來要沉積的柵極材料層所構(gòu)成的堆疊結(jié)構(gòu)的使用過程中發(fā)生的柵極耗盡的問題。如圖2B所示，在柵極材料層206的表面形成硬掩膜層，材料可以是SiN或SiON，通過刻蝕等方式形成具有圖案的硬掩膜層207A與207B。以硬掩膜層207A與207B為掩膜，采用干法刻蝕依次刻蝕柵極材料層206以及柵電介質(zhì)層205(如果形成有高k材料層以及薄金屬氮化物層，則依次刻蝕柵極材料層206、薄金屬氮化物層、高k材料層以及柵電介質(zhì)層 205)，以形成柵極材料層206A與206B、柵電介質(zhì)層205A與205B。接著，可以例如通過離子注入工藝分別形成PMOS器件的輕摻雜區(qū)(LDD)(未示出)以及NMOS器件204區(qū)域的輕摻雜區(qū)(未示出)，并通過離子注入形成口袋區(qū)(pocket region)(未示出)，這些工藝均為半導(dǎo)體工藝中一些公知的工藝，在此不再贅述。然后在柵極材料層206A與206B以及柵電介質(zhì)層205A與205B的側(cè)壁分別形成PMOS器件的間隙壁絕緣層MlA與M1A’以及NMOS器件的間隙壁絕緣層MlB與M1B’，在PMOS器件的間隙壁絕緣層MlA與M1A’的側(cè)壁上分別形成間隙壁層242A與242A，，在NMOS器件的間隙壁絕緣層MlB與M1B’的側(cè)壁上分別形成間隙壁層M2B與M2B，。至此，完成前端器件的制作。如圖2C所示，采用第一掩模板(未示出)，利用由如光刻膠等材料在PMOS器件203 區(qū)域上形成第一遮蔽層208，即第一遮蔽層208覆蓋PMOS器件203區(qū)域，暴露出NMOS器件 204區(qū)域。如圖2D所示，利用第一遮蔽層208為掩膜，通過反應(yīng)離子刻蝕(RIE)或利用采用了 DHF溶液的濕法刻蝕去除NMOS器件204區(qū)域上的硬掩膜層207B。接著以第一遮蔽層208 為掩膜，實施離子注入工藝，形成NMOS器件的源/漏極209B與209B，。如圖2E所示，通過灰化或刻蝕工藝去除第一遮蔽層208后，對NMOS器件204區(qū)域上的柵極材料層206B以及NMOS器件的源/漏極209B與209B，進行硅化，形成硅化區(qū)231、 232、233。硅化區(qū)可以為金屬硅化層，其中金屬材料的實例包括鈦、鈷、鎳、鈀、鉬或鉺。接著在整個結(jié)構(gòu)表面沉積張應(yīng)力層210，材料可以是但不限于SiN(例如摻雜了碳的SiN)、無定形碳或SiO2，形成方式可以是PECVD。該層張應(yīng)力層210可以作為應(yīng)力記憶技術(shù)(STM) 中的可在退火后在溝道中形成應(yīng)力的應(yīng)力層，也可以作為在后續(xù)工藝中的接觸刻蝕阻擋層 (CESL)。接著在張應(yīng)力層210表面沉積犧牲層211，厚度例如大約為500 1000埃，形成方式可以選擇為CVD或PVD，材料可以選擇為氧化物，例如二氧化硅等。該層可作為后續(xù)工藝中對PMOS器件203區(qū)域進行離子注入形成源/漏極時的遮蔽層。如圖2F所示，在如圖2E所示的表面形成遮蔽材料層，材料例如為光刻膠，采用第二掩模板(未示出)通過例如曝光顯影等工藝形成第二遮蔽層212，覆蓋住NMOS器件204 區(qū)域，暴露出PMOS器件203區(qū)域。接著采用干法刻蝕或濕法刻蝕，以第二遮蔽層212為掩膜，去除PMOS器件203區(qū)域上的犧牲層211以及張應(yīng)力層210，剩余NMOS器件204區(qū)域上的犧牲層211B、張應(yīng)力層210B。接下來進行可選擇的外延區(qū)形成的工藝?？蛇x地，可以第二遮蔽層212和硬掩膜層207A為掩膜，通過各向同性刻蝕工藝在將要形成PMOS器件的源 /漏極209A與209A’的位置刻蝕形成凹陷。優(yōu)選地，先采用灰化或者刻蝕工藝去除第二遮蔽層212，以犧牲層211B和硬掩膜層207A為掩膜，通過各向同性刻蝕工藝在將要形成PMOS器件的源/漏極209A與209A’的位置刻蝕形成凹陷。然后通過外延生長工藝，形成外延區(qū) 214A與214A’，例如SiGe外延區(qū)。SiGe外延區(qū)會在溝道中形成壓應(yīng)力，因此可加強PMOS器件的驅(qū)動電流。若此時第二遮蔽層212還未去除，可以采用第二遮蔽層212為掩膜進行離子注入工藝，形成PMOS器件的源/漏極209A與209A，。優(yōu)選地，去除第二遮蔽層212后，以硬掩膜層207A、犧牲層21IB為掩膜，形成PMOS器件的源/漏極209A與209A，。如圖2G所示，去除硬掩膜層207A，然后對PMOS器件203區(qū)域上的柵極材料層206A 以及PMOS器件的源/漏極209A與209A，(可選地，外延區(qū)214A與214A，)進行硅化，形成硅化區(qū)234、235、236。硅化區(qū)可以為金屬硅化層，其中金屬材料的實例包括鈦、鈷、鎳、鈀、 鉬或鉺。如圖2H所示，在如圖2G所示的結(jié)構(gòu)上沉積壓應(yīng)力層215，材料可以是但不限于 SiN(例如摻雜了碳的SiN)、無定形碳或SiO2,形成方式可以是PECVD。該壓應(yīng)力層215可作為應(yīng)力記憶技術(shù)中的可在退火后在溝道中形成應(yīng)力的應(yīng)力層，也可以作為在后續(xù)工藝中的接觸刻蝕阻擋層。在壓應(yīng)力層215上形成遮蔽層材料層，材料例如為光刻膠，接著采用第三掩模板(未示出)，通過例如曝光顯影等方式形成只覆蓋PMOS器件203區(qū)域而露出NMOS 器件204區(qū)域的第三遮蔽層216。如圖21所示，以第三遮蔽層216為掩膜，采用干法刻蝕，去除覆蓋在NMOS器件204 區(qū)域上的壓應(yīng)力層215以及犧牲層211B，剩下PMOS器件203區(qū)域上的壓應(yīng)力層215A。采用例如灰化或刻蝕工藝去除第三遮蔽層216。接著進行后續(xù)的工藝完成整個CMOS器件的制作。根據(jù)本發(fā)明制作的具有不同應(yīng)力層的CMOS器件，相比于傳統(tǒng)工藝，簡化了很多工藝步驟，在獲得同樣結(jié)構(gòu)的同時，只用了三塊掩模板，這大大節(jié)省了制作成本，相應(yīng)地，同時還減少了刻蝕的步驟，這也為降低制作成本做出了一定的貢獻。采用犧牲層可以起到緩解張應(yīng)力層與壓應(yīng)力層之間應(yīng)力抵消，而且在去除張應(yīng)力層上的壓應(yīng)力層時，起到刻蝕阻擋層的作用，避免刻蝕工藝對張應(yīng)力層造成傷害。雖然增加了這層結(jié)構(gòu)，但是對這層結(jié)構(gòu)的刻蝕是伴隨著其它的膜層結(jié)構(gòu)一起進行的，并未因此增加多余的去除步驟。以犧牲層為掩膜進行離子注入，還可以避免由于離子注入導(dǎo)致的光刻膠難以去除的問題。將PMOS器件203 區(qū)域的硅化工藝和NMOS器件203區(qū)域的硅化工藝分開，能夠更好地進行適合于這兩個不同極性器件的硅化工藝。由于硅化工藝之前PMOS器件203區(qū)域可能已經(jīng)形成有外延區(qū)214A 與214A’，在外延區(qū)進行硅化工藝比在硅襯底上進行硅化工藝需要更高的溫度，分別對具有外延區(qū)的PMOS器件203區(qū)域以及NMOS器件204區(qū)域?qū)嵤┕杌に?，而不是如傳統(tǒng)工藝中那樣同時完成對PMOS器件203區(qū)域以及NMOS器件204區(qū)域的硅化工藝，能夠提高半導(dǎo)體器件的整體性能。將PMOS器件源/漏極209A與209A’的制作放到PMOS器件203區(qū)域的外延生長工藝之后，避免了外延生長工藝時的高溫對源/漏極中摻雜離子的影響，而且，也避免了由于形成凹槽時需去除部分已經(jīng)形成的源/漏極而造成的不必要的浪費。圖3A與;3B的流程圖示出了根據(jù)如上所述實施例制作具有不同應(yīng)力層的CMOS半導(dǎo)體器件的工藝流程。在步驟301中，提供前端器件，前端器件具有第一器件和與第一器件極性類型相反的第二器件，第一器件具有第一柵極材料層以及形成于第一柵極材料層之上的第一硬掩膜層；
在步驟302中，在第一器件表面形成第一遮蔽層；在步驟303中，以第一遮蔽層為掩膜進行離子注入，形成第二器件的源/漏極；在步驟304中，以第一遮蔽層為掩膜，對第二柵極材料層和第二器件的源/漏極進行硅化工藝，以形成第一硅化區(qū)；在步驟305中，去除第一遮蔽層；在步驟306中，在步驟305所形成的結(jié)構(gòu)的上表面沉積張應(yīng)力層；在步驟307中，在張應(yīng)力層的表面沉積犧牲層；在步驟308中，在犧牲層的位于第二器件之上的表面形成第二遮蔽層，且暴露出犧牲層的位于第一器件之上的表面；在步驟309中，去除犧牲層的位于第一器件之上的部分和張應(yīng)力層的位于第一器件之上的部分；在步驟310中，去除第二遮蔽層；在步驟311中，然后以第一硬掩膜層和剩余的犧牲層中位于第二器件之上的部分為掩膜，進行離子注入，以形成第一器件的源/漏極；在步驟312中，去除第一硬掩膜層，然后以剩余的犧牲層為掩膜，對第一柵極材料層以及第一器件的源/漏極進行硅化，以形成第二硅化區(qū)；在步驟313中，在步驟312形成的結(jié)構(gòu)的上表面沉積壓應(yīng)力層；在步驟314中，在壓應(yīng)力層的位于第一器件之上的表面形成第三遮蔽層，且露出壓應(yīng)力層的位于第二器件之上的表面；在步驟315中，以第三遮蔽層為掩膜，去除壓應(yīng)力層的位于第二器件之上的部分以及剩余的犧牲層；以及在步驟316中，去除第三遮蔽層。接著進行后續(xù)的工藝完成整個CMOS器件的制作。根據(jù)本發(fā)明一個方面的另一實施例如圖4A至4G所示。如圖4A所示，提供具有多層結(jié)構(gòu)的前端器件200，前端器件多層結(jié)構(gòu)制作過程與圖2A至2B所示過程一致，即具有基底201，且基底201具有在其上形成并被淺溝槽202彼此隔開的PMOS器件203區(qū)域和匪OS器件204區(qū)域，PMOS器件位于PMOS器件203區(qū)域，NMOS 器件位于NMOS器件204區(qū)域；形成于基底201上的柵電介質(zhì)層205A與205B以及形成于柵電介質(zhì)層205A與205B上的柵極材料層206A與206B ；在柵極材料層206A與206B上形成的硬掩膜層207A與207B ；分別形成于柵極材料層206A與206B以及柵電介質(zhì)層205A與205B 的側(cè)壁上的PMOS器件的間隙壁絕緣層MlA與M1A’以及NMOS器件的間隙壁絕緣層241B 與M1B’ ；在PMOS器件的間隙壁絕緣層MlA與M1A’的側(cè)壁上分別形成的間隙壁層242A 與M2A，，在NMOS器件的間隙壁絕緣層MlB與M1B’的側(cè)壁上分別形成的間隙壁層M2B 與M2B，。在前端器件200上形成一層緩沖氧化層408，形成方式可采用PECVD或SACVD等方式，材料可以是但不限于Si02。接著，采用第一掩模板(未示出)，利用由如光刻膠等材料在PMOS器件203區(qū)域上的緩沖氧化層408上形成第一遮蔽層409，即第一遮蔽層409覆蓋PMOS器件203區(qū)域，暴露出NMOS器件204區(qū)域。如圖4B所示，利用第一遮蔽層409為掩膜，通過反應(yīng)離子刻蝕(RIE)或利用采用了 DHF溶液的濕法刻蝕去除NMOS器件204區(qū)域上的緩沖氧化層408以及硬掩膜層207B，剩
11下PMOS器件203區(qū)域上的緩沖氧化層408A。接著實施離子注入工藝，形成NMOS器件的源 /漏極410B與410B’。優(yōu)選地，在采用刻蝕或灰化工藝去除第一遮蔽層409后，以剩余的緩沖氧化層408A為掩膜，實施離子注入工藝，形成NMOS器件的源/漏極410B與410B，。如圖4C所示，通過灰化或刻蝕工藝，去除第一遮蔽層409后，對NMOS器件204區(qū)域上的柵極材料層206B以及NMOS器件的源/漏極410B與410B，進行硅化，形成硅化區(qū) 231、232、233。硅化區(qū)可以為金屬硅化層，其中金屬材料的實例包括鈦、鈷、鎳、鈀、鉬或鉺。 接著在整個結(jié)構(gòu)表面沉積張應(yīng)力層411，材料可以是但不限于SiN(例如摻雜了碳的SiN)、 無定形碳或SiO2，形成方式可以是PECVD。該層張應(yīng)力層411可以作為應(yīng)力記憶技術(shù)(STM) 中的可在退火后在溝道中形成應(yīng)力的應(yīng)力層，也可以作為在后續(xù)工藝中的接觸刻蝕阻擋層 (CESL)。接著在張應(yīng)力層411的表面沉積犧牲層412，厚度例如大約為500 1000埃，形成方式可以選擇為CVD或PVD，材料可以選擇為氧化物，例如二氧化硅等。該層可作為后續(xù)工藝中對PMOS器件203區(qū)域進行離子注入形成源/漏極時的遮蔽層。如圖4D所示，在如圖4C所示的表面形成遮蔽材料層，材料例如為光刻膠，采用第二掩模板(未示出)通過例如曝光顯影等工藝形成第二遮蔽層413，覆蓋住NMOS器件204 區(qū)域，暴露出PMOS器件203區(qū)域。接著采用干法刻蝕或濕法刻蝕，以第二遮蔽層413為掩膜，去除PMOS區(qū)域上的犧牲層412、張應(yīng)力層411以及緩沖氧化層408A，剩余NMOS器件204 區(qū)域上的犧牲層412B、張應(yīng)力層411B。接下來進行可選擇的外延區(qū)形成的工藝。可選地，以第二遮蔽層413和硬掩膜層207A為掩膜，通過各向同性刻蝕工藝在將要形成PMOS器件的源/漏極410A與410A’的位置刻蝕形成凹陷。優(yōu)選地，先采用灰化或者刻蝕工藝去除第二遮蔽層413，以犧牲層412B、硬掩膜層207A為掩膜，通過各向同性刻蝕工藝在將要形成PMOS 器件的源/漏極410A與410A’的位置刻蝕形成凹陷。然后通過外延生長工藝，形成外延區(qū) 414A與414A’，例如SiGe外延區(qū)。SiGe外延區(qū)會在溝道中形成壓應(yīng)力，因此可加強PMOS器件的驅(qū)動電流。去除所述第二遮蔽層413，接著以硬掩膜層407A、犧牲層412B為掩膜，進行離子注入工藝，形成PMOS器件的源/漏極410A與410A，。如圖4E所示，去除硬掩膜層207A，然后對PMOS器件203區(qū)域上的柵極材料層206A 以及PMOS器件的源/漏極410A與410A，(可選地，外延區(qū)414A與414A，)進行硅化，形成硅化區(qū)234、235、236。硅化區(qū)可以為金屬硅化層，其中金屬材料的實例包括鈦、鈷、鎳、鈀、 鉬或鉺。如圖4F所示，在如圖4G所示的結(jié)構(gòu)上沉積壓應(yīng)力層415，材料可以是但不限于 SiN(例如摻雜了碳的SiN)、無定形碳或SiO2,形成方式可以是PECVD。該壓應(yīng)力層415可作為應(yīng)力記憶技術(shù)中的可在退火后在溝道中形成應(yīng)力的應(yīng)力層，也可以作為在后續(xù)工藝中的接觸刻蝕阻擋層。在壓應(yīng)力層415上形成遮蔽層材料層，材料例如為光刻膠，接著采用第三掩模板(未示出)，通過例如曝光顯影等方式形成只覆蓋PMOS器件203區(qū)域而露出NMOS 器件204區(qū)域的第三遮蔽層416。如圖4G所示，以第三遮蔽層416為掩膜，采用于法刻蝕，去除覆蓋在NMOS器件204 區(qū)域上的壓應(yīng)力層415以及犧牲層412B，剩下PMOS器件203區(qū)域上的壓應(yīng)力層415A。采用例如灰化或刻蝕工藝去除第三遮蔽層417。接著進行后續(xù)的工藝完成整個CMOS器件的制作。本實施例中，在獲得同樣的結(jié)構(gòu)的同時，只用了三塊掩模板，這大大節(jié)省了制作成本，相應(yīng)地，同時還減少了刻蝕的步驟，這也為降低制作成本做出了一定的貢獻。采用緩沖氧化層，可以減少刻蝕工藝對前端器件的傷害，而且在形成NMOS器件的源/漏極時起到掩膜作用，可以避免由于離子注入后的光刻膠難以去除的問題，更加簡化了工藝，降低了制作成本，使產(chǎn)品具有競爭力。圖5A與5B的流程圖示出了根據(jù)如上所述實施例制作具有不同應(yīng)力層的CMOS半導(dǎo)體器件的工藝流程。在步驟501中，提供前端器件，前端器件具有第一器件和與第一器件極性類型相反的第二器件，第一器件具有第一柵極材料層以及形成于第一柵極材料層之上的第一硬掩
膜層；在步驟502中，在前端器件的上表面上形成緩沖氧化層；在步驟503中，在緩沖氧化層的位于第一器件之上的表面形成第一遮蔽層，且露出緩沖氧化層的位于第二器件之上的表面；在步驟504中，去除緩沖氧化層的位于第二器件之上的部分以及第二硬掩膜層；在步驟505中，去除第一遮蔽層；在步驟506中，以剩余的緩沖氧化層為掩膜進行離子注入，形成第二器件的源/漏極；在步驟507中，以剩余的緩沖氧化層為掩膜，對第二柵極材料層和第二器件的源/ 漏極進行硅化工藝，以形成第一硅化區(qū)；在步驟508中，在步驟507所形成的結(jié)構(gòu)的上表面沉積張應(yīng)力層；在步驟509中，在張應(yīng)力層的表面沉積犧牲層；在步驟510中，在犧牲層的位于第二器件之上的表面形成第二遮蔽層，且暴露出犧牲層的位于第一器件之上的表面；在步驟511中，去除犧牲層的位于第一器件之上的部分、張應(yīng)力層的位于第一器件之上的部分和剩余的緩沖氧化層；在步驟512中，去除第二遮蔽層；在步驟513中，以第一硬掩膜層和剩余的犧牲層中位于第二器件之上的部分為掩膜，進行離子注入，以形成第一器件的源/漏極；在步驟514中，去除第一硬掩膜層，然后以剩余的犧牲層為掩膜，對第一柵極材料層以及第一器件的源/漏極進行硅化，以形成第二硅化區(qū)；在步驟515中，在步驟514形成的結(jié)構(gòu)的上表面沉積壓應(yīng)力層；在步驟516中，在壓應(yīng)力層的位于第一器件之上的表面形成第三遮蔽層，且露出壓應(yīng)力層的位于第二器件之上的表面；在步驟517中，以第三遮蔽層為掩膜，去除壓應(yīng)力層的位于第二器件之上的部分以及剩余的犧牲層；以及在步驟518中，去除第三遮蔽層。根據(jù)如上所述的實施例制造的半導(dǎo)體器件可應(yīng)用于多種集成電路(IC)中。根據(jù)本發(fā)明的IC例如是存儲器電路，如隨機存取存儲器(RAM)、動態(tài)RAM(DRAM)、同步 DRAM (SDRAM)、靜態(tài)RAM(SRAM)、或只讀存儲器(ROM)等等。根據(jù)本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專用集成電路(ASIC)、合并式DRAM邏輯集成電路(掩埋式DRAM)、射頻器件或任意其他電路器件。根據(jù)本發(fā)明的IC芯片可用于例如用戶電子產(chǎn)品，如個人計算機、便攜式計算機、游戲機、蜂窩式電話、個人數(shù)字助理、攝像機、數(shù)碼相機、手機等各種電子產(chǎn)品中，尤其是射頻產(chǎn)品中。 本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種制作具有應(yīng)力層的互補金屬氧化物半導(dǎo)體器件的方法，依次包括a 提供前端器件，所述前端器件具有第一器件和與所述第一器件極性類型相反的第二器件，所述第一器件具有第一柵極材料層以及形成于第一柵極材料層之上的第一硬掩膜層；b 在所述第一器件表面形成第一遮蔽層；c 以所述第一遮蔽層為掩膜進行離子注入，形成所述第二器件的源/漏極； d 以所述第一遮蔽層為掩膜，對所述第二柵極材料層和所述第二器件的所述源/漏極進行硅化工藝，以形成第一硅化區(qū)； e 去除第一遮蔽層；f 在步驟e所形成的結(jié)構(gòu)的上表面沉積張應(yīng)力層； g 在所述張應(yīng)力層的表面沉積犧牲層；h 在所述犧牲層的位于所述第二器件之上的表面形成第二遮蔽層，且暴露出所述犧牲層的位于所述第一器件之上的表面；i 去除所述犧牲層的位于所述第一器件之上的部分和所述張應(yīng)力層的位于所述第一器件之上的部分；j 去除所述第二遮蔽層；k:以所述第一硬掩膜層和剩余的所述犧牲層中位于所述第二器件之上的部分為掩膜， 進行離子注入，以形成所述第一器件的源/漏極；1 去除所述第一硬掩膜層，然后以剩余的所述犧牲層為掩膜，對所述第一柵極材料層以及所述第一器件的源/漏極進行硅化，以形成第二硅化區(qū)； m 在步驟1形成的結(jié)構(gòu)的上表面沉積壓應(yīng)力層；η 在所述壓應(yīng)力層的位于所述第一器件之上的表面形成第三遮蔽層，且露出所述壓應(yīng)力層的位于所述第二器件之上的表面；ο 以所述第三遮蔽層為掩膜，去除所述壓應(yīng)力層的位于所述第二器件之上的部分以及剩余的所述犧牲層；以及 P:去除所述第三遮蔽層。
2.如權(quán)利要求1所述的方法，還包括在步驟i之后且在步驟k之前，以所述第二遮蔽層或剩余的所述犧牲層和所述第一硬掩膜層為掩膜，在將要形成所述第一器件的源/漏極的位置刻蝕形成凹陷，并通過外延生長形成外延區(qū)。
3.如權(quán)利要求1所述的方法，其特征在于，所述第一硬掩膜層的材料為SiN或SiON。
4.如權(quán)利要求1所述的方法，其特征在于，所述張應(yīng)力層和所述壓應(yīng)力層的材料為SiN 或無定形碳。
5.如權(quán)利要求1所述的方法，其特征在于，所述張應(yīng)力層和所述壓應(yīng)力層的材料為摻雜了碳的SiN或SiO2。
6.如權(quán)利要求1所述的方法，其特征在于，所述第一硅化區(qū)和所述第二硅化區(qū)所采用的材料選自鈦、鈷、鎳、鈀、鉬或鉺。
7.如權(quán)利要求1所述的方法，其特征在于，所述犧牲層的材料選擇為氧化物。
8.如權(quán)利要求1所述的方法，其特征在于，所述犧牲層的厚度為500 1000埃。
9.如權(quán)利要求2所述的方法，其特征在于，所述外延區(qū)所采用的材料為SiGe。
10.一種制作具有應(yīng)力層的互補金屬氧化物半導(dǎo)體器件的方法，依次包括a 提供前端器件，所述前端器件具有第一器件和與所述第一器件極性類型相反的第二器件，所述第一器件具有第一柵極材料層以及形成于第一柵極材料層之上的第一硬掩膜層；b 在所述前端器件的上表面上形成緩沖氧化層；c 在所述緩沖氧化層的位于所述第一器件之上的表面形成第一遮蔽層，且露出所述緩沖氧化層的位于所述第二器件之上的表面；d 去除所述緩沖氧化層的位于所述第二器件之上的部分以及所述第二硬掩膜層； e 去除所述第一遮蔽層；f 以剩余的所述緩沖氧化層為掩膜進行離子注入，形成所述第二器件的源/漏極； g 以剩余的所述緩沖氧化層為掩膜，對所述第二柵極材料層和所述第二器件的所述源 /漏極進行硅化工藝，以形成第一硅化區(qū)；h 在步驟g所形成的結(jié)構(gòu)的上表面沉積張應(yīng)力層； i 在所述張應(yīng)力層的表面沉積犧牲層；j 在所述犧牲層的位于所述第二器件之上的表面形成第二遮蔽層，且暴露出所述犧牲層的位于所述第一器件之上的表面；k:去除所述犧牲層的位于所述第一器件之上的部分、所述張應(yīng)力層的位于所述第一器件之上的部分和剩余的所述緩沖氧化層； 1 去除所述第二遮蔽層；m 以所述第一硬掩膜層和剩余的所述犧牲層中位于所述第二器件之上的部分為掩膜， 進行離子注入，以形成所述第一器件的源/漏極；η 去除所述第一硬掩膜層，然后以剩余的所述犧牲層為掩膜，對所述第一柵極材料層以及所述第一器件的源/漏極進行硅化，以形成第二硅化區(qū)； ο 在步驟η形成的結(jié)構(gòu)的上表面沉積壓應(yīng)力層；P 在所述壓應(yīng)力層的位于所述第一器件之上的表面形成第三遮蔽層，且露出所述壓應(yīng)力層的位于所述第二器件之上的表面；q:以所述第三遮蔽層為掩膜，去除所述壓應(yīng)力層的位于所述第二器件之上的部分以及剩余的所述犧牲層；以及 r:去除所述第三遮蔽層。
11.如權(quán)利要求10所述的方法，還包括在步驟k之后且在步驟m之前，以所述第二遮蔽層或剩余的所述犧牲層和所述第一硬掩膜層為掩膜，在將要形成所述第一器件的源/漏極的位置刻蝕形成凹陷，并通過外延生長形成外延區(qū)。
12.如權(quán)利要求10所述的方法，其特征在于，所述第一硬掩膜層的材料為SiN或SiON。
13.如權(quán)利要求10所述的方法，其特征在于，所述張應(yīng)力層和所述壓應(yīng)力層的材料為 SiN或無定形碳。
14.如權(quán)利要求10所述的方法，其特征在于，所述張應(yīng)力層和所述壓應(yīng)力層的材料為摻雜了碳的SiN或SiO2。
15.如權(quán)利要求10所述的方法，其特征在于，所述第一硅化區(qū)和所述第二硅化區(qū)所采用的材料選自鈦、鈷、鎳、鈀、鉬或鉺。
16.如權(quán)利要求10所述的方法，其特征在于，所述犧牲層的材料選擇為氧化物。
17.如權(quán)利要求10所述的方法，其特征在于，所述犧牲層的厚度為500 1000埃。
18.如權(quán)利要求11所述的方法，其特征在于，所述外延區(qū)所采用的材料為SiGe。
19.一種包含如權(quán)利要求1或10所述的方法制造的半導(dǎo)體器件的集成電路，所述集成電路選自隨機存取存儲器、動態(tài)隨機存取存儲器、同步隨機存取存儲器、靜態(tài)隨機存取存儲器、只讀存儲器、可編程邏輯陣列、專用集成電路和掩埋式DRAM、射頻器件。
20.一種包含如權(quán)利要求1或10所述的方法制造的半導(dǎo)體器件的電子設(shè)備，其中所述電子設(shè)備選自個人計算機、便攜式計算機、游戲機、蜂窩式電話、個人數(shù)字助理、攝像機和數(shù)碼相機。
全文摘要
本發(fā)明提出了一種制作具有應(yīng)力層的CMOS器件的方法，在張應(yīng)力層表面形成犧牲層，以圖案化的犧牲層為掩膜進行半導(dǎo)體器件的離子注入以及刻蝕等工藝。根據(jù)本發(fā)明制作的CMOS器件，能夠減少使用掩模板的數(shù)量，減少刻蝕步驟，降低半導(dǎo)體器件的生產(chǎn)成本，縮短半導(dǎo)體器件的生產(chǎn)周期，提高半導(dǎo)體器件的整體性能，提高良品率。
文檔編號H01L27/04GK102201369SQ20101013181
公開日2011年9月28日 申請日期2010年3月22日 優(yōu)先權(quán)日2010年3月22日
發(fā)明者寧先捷 申請人:中芯國際集成電路制造(上海)有限公司