專(zhuān)利名稱(chēng)：半導(dǎo)體結(jié)構(gòu)、可逆可編程器件及其編程方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及一種集成半導(dǎo)體器件，該集成半導(dǎo)體器件包含具有由SiGe或 SiGeC層的第一部分形成的基極區(qū)的異質(zhì)結(jié)雙極晶體管(HBT)器件、以及具有由SiGe或 SiGeC層的第二部分形成的互連的另一個(gè)半導(dǎo)體器件。而且，本發(fā)明涉及一種包括溝槽偏置 PNPN可控硅整流器(SCR)的可逆可編程器件或存儲(chǔ)器件。
背景技術(shù)：
移動(dòng)通信的持續(xù)增長(zhǎng)促進(jìn)了射頻(RF)通信的發(fā)展。尤其是，這個(gè)不斷擴(kuò)大的市場(chǎng) 要求功率消耗更低并且性能提高。已經(jīng)發(fā)現(xiàn)許多應(yīng)用的一種可能的技術(shù)方案是雙極互補(bǔ)金屬氧化物半導(dǎo)體 (BiCMOS)技術(shù)。在標(biāo)準(zhǔn)雙極互補(bǔ)金屬氧化物半導(dǎo)體(BiCMOS)技術(shù)中，互補(bǔ)金屬氧化物半導(dǎo) 體(CMOS)工序與雙極工序分隔開(kāi)，從而避免金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET)和 雙極晶體管之間的注入和處理問(wèn)題。通常需要額外的工序來(lái)形成雙極晶體管，這會(huì)導(dǎo)致處 理時(shí)間加長(zhǎng)并且制造成本增加。需要一種在利用非常少的額外工序或者無(wú)需額外工序的情況下集成雙極晶體管 工序和傳統(tǒng)CMOS工藝的方法。利用芯片上系統(tǒng)(S0C)和芯片上網(wǎng)絡(luò)(N0C)，對(duì)于共用芯片 上的數(shù)字、模擬和RF電路以及邏輯和存儲(chǔ)器件的要求高。在有線(xiàn)和無(wú)線(xiàn)通信系統(tǒng)中，對(duì)于 CM0S、RF CM0S、RF橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)、RFBiCM0S SiGe或SiGeC和砷化鎵 技術(shù)的需求不斷增加。因此，期望在共用系統(tǒng)中形成具有存儲(chǔ)器的HBT基器件、具有磁滯現(xiàn) 象的電路和高壓器件。此外，期望通過(guò)集成SiGe HBT器件和高壓電路來(lái)使得能夠在25伏 和40伏下進(jìn)行電壓控制和功率控制應(yīng)用。而且，在40伏的功率控制應(yīng)用需要具有高于該電源電壓的觸發(fā)條件的靜電放電 (ESD)網(wǎng)絡(luò)。在利用LDM0S晶體管的功率技術(shù)中，需要25伏和40伏電源條件。在標(biāo)準(zhǔn)CMOS 技術(shù)中，利用低壓結(jié)和阱擊穿電壓，不可能在該電壓范圍中提供ESD網(wǎng)絡(luò)。在標(biāo)準(zhǔn)CMOS技 術(shù)中，n型阱區(qū)的擊穿電壓可以低于40伏，這防止在p擴(kuò)散區(qū)、n型阱區(qū)、p襯底和n擴(kuò)散區(qū) 中形成可控硅整流器(SCR)。不斷需要具有更高觸發(fā)條件的改進(jìn)型SCR，它可以用作在高于40伏電源條件下的 ESD結(jié)構(gòu)。期望將高壓元件集成到CMOS、高壓CMOS或者RF BiCMOS SiGe系統(tǒng)中。今天，還 不存在這種將高壓元件例如高壓SCR集成到CMOS或者BiCMOS SiGe/SiGeC應(yīng)用中的集成 系統(tǒng)。此外，由于與BiCMOS技術(shù)相關(guān)的成本，期望形成這種集成系統(tǒng)而沒(méi)有額外掩模步驟 或成本。

發(fā)明內(nèi)容
在一個(gè)方面中，本發(fā)明涉及一種集成半導(dǎo)體器件，包括半導(dǎo)體襯底；第一半導(dǎo)體器件，該第一半導(dǎo)體器件包括位于該半導(dǎo)體襯底的第一區(qū)中的異質(zhì)結(jié)雙極晶體管(HBT)，其中該HBT包括基極區(qū)，該基極區(qū)包含SiGe或SiGeC層的第一部分；以及第二半導(dǎo)體器件，該第二半導(dǎo)體器件位于該半導(dǎo)體襯底的第二區(qū)中，其中所述第 二半導(dǎo)體器件包括互連，該互連包含SiGe或SiGeC層的第二部分。優(yōu)選地而非必需地，SiGe或SiGeC層的第二部分包括不同結(jié)晶度的不同段。例如， SiGe或SiGeC層的第二部分可以包括多晶段和單晶段。在本發(fā)明的具體實(shí)施例中，第二半導(dǎo)體器件是包括溝槽電容器和場(chǎng)效應(yīng)晶體管 (FET)的存儲(chǔ)器件，它們通過(guò)SiGe或SiGeC層的第二部分而電連接在一起。在本發(fā)明的可選實(shí)施例中，如果該半導(dǎo)體襯底摻雜有ρ型摻雜劑，則第二半導(dǎo)體 器件是溝槽偏置PNPN可控硅整流器(SCR)。該溝槽偏置PNPN SCR包括位于該ρ型摻雜半 導(dǎo)體襯底中的η型阱上的ρ型陽(yáng)極、位于該ρ型摻雜半導(dǎo)體襯底上且與該η型阱間隔開(kāi)的η 型陰極、以及位于該半導(dǎo)體襯底中且鄰接該η型阱區(qū)域的多晶硅填充溝槽。具體而言，SiGe 或SiGeC層的第二部分位于該多晶硅填充溝槽上且電接觸該多晶硅填充溝槽，以便施加偏 置電壓到該溝槽。該溝槽偏置PNPN SCR包含五個(gè)電極，所述五個(gè)電極包括P型陽(yáng)極、η型陰極、電連 接到η型阱的第一附加電極、電連接到ρ型摻雜半導(dǎo)體襯底的第二附加電極、以及電連接到 SiGe或SiGeC層的第二部分的第三附加電極。可替換地，如果SiGe或SiGeC層的第二部分延伸以形成進(jìn)一步與ρ型摻雜半導(dǎo)體 襯底電接觸的電接觸件，則該溝槽偏置PNPN SCR可以?xún)H包含四個(gè)電極，所述四個(gè)電極包括 P型陽(yáng)極、η型陰極、電連接到η型阱的第一附加電極、電連接到SiGe或SiGeC層的第二部 分的第二附加電極。而且，如果SiGe或SiGeC層的第二部分延伸以進(jìn)一步形成與η型阱電接觸的電接 觸件，則該溝槽偏置PNPN SCR僅包含四個(gè)電極，所述四個(gè)電極包括ρ型陽(yáng)極、η型陰極、電 連接到P型摻雜半導(dǎo)體襯底的第一附加電極、電連接到SiGe或SiGeC層的第二部分的第二 附加電極。在另一個(gè)方面中，本發(fā)明涉及一種用于形成集成半導(dǎo)體器件的方法，包括提供半導(dǎo)體襯底；在半導(dǎo)體襯底的第一區(qū)中形成包括異質(zhì)結(jié)雙極晶體管(HBT)的第一半導(dǎo)體器件， 并在半導(dǎo)體襯底的第二區(qū)中形成第二半導(dǎo)體器件；在第一區(qū)和第二區(qū)上形成SiGe或SiGeC層，其中SiGe或SiGeC層的第一部分形 成HBT中的基極區(qū)，并且其中SiGe或SiGeC層的第二部分形成第二半導(dǎo)體器件中的互連。在另一個(gè)方面中，本發(fā)明涉及一種半導(dǎo)體襯底，包括具有第一導(dǎo)電類(lèi)型的摻雜半導(dǎo)體襯底；位于該摻雜半導(dǎo)體襯底中的摻雜阱區(qū)，其中該摻雜阱區(qū)具有相反的第二導(dǎo)電類(lèi) 型；位于該摻雜阱區(qū)的第一部分上的第一摻雜層，其中該第一摻雜層具有第一導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底的第一部分上且與該摻雜阱區(qū)間隔開(kāi)的第二摻雜層，其中該第二摻雜層具有相反的第二導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底中且鄰接該摻雜阱區(qū)的溝槽，其中所述溝槽包括導(dǎo)電或半導(dǎo)體溝槽填充體；以及位于該溝槽上且與該溝槽電連接的導(dǎo)電層，用于施加偏置電壓到該溝槽填充體。優(yōu)選地而非必需地，該溝槽填充體包括多晶硅。而且，該導(dǎo)電層優(yōu)選包括SiGe或SiGeC0在本發(fā)明的具體實(shí)施例中，該第一導(dǎo)電類(lèi)型是ρ型，并且該第二導(dǎo)電類(lèi)型是η型。通過(guò)這種方式，該半導(dǎo)體襯底包括溝槽偏置PNPNSCR。更具體而言，本發(fā)明的該溝槽偏置PNPN SCR器件包括五個(gè)電極，所述五個(gè)電極包 括電連接到P型導(dǎo)電性的第一摻雜層的陽(yáng)極、電連接到η型導(dǎo)電性的第二摻雜層的陰極、電 連接到P型摻雜半導(dǎo)體襯底的第一附加電極、電連接到η型摻雜阱區(qū)的第二附加電極、以及 電連接到導(dǎo)電層的第三附加電極?？商鎿Q地，如果該導(dǎo)電層延伸以進(jìn)一步形成與P型摻雜 半導(dǎo)體襯底電接觸的電接觸件，則該溝槽偏置PNPN SCR可以?xún)H包含四個(gè)電極，所述四個(gè)電 極包括電連接到P型導(dǎo)電性的第一摻雜層的陽(yáng)極、電連接到η型導(dǎo)電性的第二摻雜層的陰 極、電連接到η型摻雜阱區(qū)的第一附加電極、以及電連接到導(dǎo)電層的第二附加電極。而且， 如果該導(dǎo)電層延伸以進(jìn)一步形成與η型摻雜阱區(qū)電接觸的電接觸件，則該溝槽偏置PNPN SCR可以?xún)H包含四個(gè)電極，所述四個(gè)電極包括電連接到ρ型導(dǎo)電性的第一摻雜層的陽(yáng)極、電 連接到η型導(dǎo)電性的第二摻雜層的陰極、電連接到ρ型摻雜半導(dǎo)體襯底的第一附加電極、以 及電連接到導(dǎo)電層的第二附加電極。在本發(fā)明的可替換實(shí)施例中，該第一導(dǎo)電類(lèi)型是η型，并且該第二導(dǎo)電類(lèi)型是ρ 型。因此，該半導(dǎo)體結(jié)構(gòu)包括溝槽偏置NPNP SCR0在另一個(gè)方面中，本發(fā)明涉及一種可逆可編程器件，包括具有第一導(dǎo)電類(lèi)型的摻雜半導(dǎo)體襯底；位于該摻雜半導(dǎo)體襯底中的摻雜阱區(qū)，其中所述摻雜阱區(qū)具有相反的第二導(dǎo)電類(lèi) 型；位于該摻雜阱區(qū)的第一部分上的第一摻雜層，其中所述第一摻雜層具有第一導(dǎo)電 類(lèi)型；位于該摻雜半導(dǎo)體襯底的第一部分上且與該摻雜阱區(qū)間隔開(kāi)的第二摻雜層，其中 所述第二摻雜層具有相反的第二導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底中且鄰接該摻雜阱區(qū)的溝槽，其中該溝槽包括導(dǎo)電或半導(dǎo) 體溝槽填充體；以及位于該溝槽上且與該溝槽電連接的導(dǎo)電層，用于施加偏置電壓到該溝槽填充體，其中在接地電壓施加到該溝槽填充體之后，該可逆可編程器件具有未偏置觸發(fā)電 壓；在第一正偏置電壓施加到該溝槽填充體之后，該可逆可編程器件具有高于該未偏置觸 發(fā)電壓的至少第一偏置觸發(fā)電壓。這種可逆可編程器件可以在不同于第一正偏置電壓的附加正偏置電壓施加到溝 槽填充體之后具有一個(gè)或多個(gè)附加偏置觸發(fā)電壓，該一個(gè)或多個(gè)附加偏置觸發(fā)電壓不同于第一偏置觸發(fā)電壓且高于未偏置觸發(fā)電壓。在另一個(gè)方面中，本發(fā)明涉及一種存儲(chǔ)器件，包括如上所述的可逆可編程器件。具體而言，本發(fā)明的該存儲(chǔ)器件處于由未偏置觸發(fā)電壓表征的基本狀態(tài)、或者處于由第一偏 置觸發(fā)電壓表征的第一已編程狀態(tài)、或者處于由一個(gè)附加偏置觸發(fā)電壓表征的附加可編程 狀態(tài)。在另一個(gè)方面中，本發(fā)明涉及一種用于對(duì)可逆可編程器件進(jìn)行編程的方法，包 括提供可逆可編程器件，該可逆可編程器件包括(1)具有第一導(dǎo)電類(lèi)型的摻雜半 導(dǎo)體襯底；(2)位于該摻雜半導(dǎo)體襯底中的摻雜阱區(qū)，其中所述摻雜阱區(qū)具有相反的第二 導(dǎo)電類(lèi)型；(3)位于該摻雜阱區(qū)的第一部分上的第一摻雜層，其中所述第一摻雜層具有第 一導(dǎo)電類(lèi)型；(4)位于該摻雜半導(dǎo)體襯底的第一部分上且與該摻雜阱區(qū)間隔開(kāi)的第二摻雜 層，其中該第二摻雜層具有相反的第二導(dǎo)電類(lèi)型；(5)位于該摻雜半導(dǎo)體襯底中且鄰接該 摻雜阱區(qū)的溝槽，其中所述溝槽包括導(dǎo)電或半導(dǎo)體溝槽填充體；以及(6)位于該溝槽上且 與該溝槽電連接的導(dǎo)電層，用于施加偏置電壓到該溝槽填充體；經(jīng)導(dǎo)電層將接地電壓施加到該溝槽填充體，從而將該可逆可編程器件設(shè)定為由未 偏置觸發(fā)電壓表征的基本狀態(tài)；以及經(jīng)導(dǎo)電層將第一正偏置電壓施加到該溝槽填充體，從而將該可逆可編程器件設(shè)定 為由高于該未偏置觸發(fā)電壓的第一偏置觸發(fā)電壓表征的第一已編程狀態(tài)。而且，可以將不同于第一正偏置電壓的一個(gè)或多個(gè)附加正偏置電壓施加到溝槽填 充體，以將該可逆可編程器件設(shè)定為一個(gè)或多個(gè)附加已編程狀態(tài)，該一個(gè)或多個(gè)附加已編 程狀態(tài)由不同于第一偏置觸發(fā)電壓且高于未偏置觸發(fā)電壓的附加偏置觸發(fā)電壓表征。接地 電壓、第一正偏置電壓、或一個(gè)或多個(gè)附加正偏置電壓可以重復(fù)施加到溝槽填充體，從而將 該可逆可編程器件設(shè)定為基本狀態(tài)、第一已編程狀態(tài)、或一個(gè)或多個(gè)附加已編程狀態(tài)。在另一個(gè)方面中，本發(fā)明涉及一種靜態(tài)隨機(jī)存儲(chǔ)器單元，包含彼此交叉耦合以形 成鎖存網(wǎng)絡(luò)的至少兩個(gè)溝槽偏置可控硅整流器(SCR)器件。通過(guò)下面的公開(kāi)內(nèi)容以及所附權(quán)利要求，本發(fā)明的其它方面、特征和優(yōu)點(diǎn)將更加
完全清楚。


圖1示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的示例性集成半導(dǎo)體器件的截面視圖，該集成 半導(dǎo)體器件包括具有由SiGe或SiGeC層的第一部分形成的基極區(qū)的HBT和具有由SiGe或 SiGeC層的第二部分形成的互連的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的示例性集成半導(dǎo)體器件的截面視圖，它和圖 1所示的示例性集成半導(dǎo)體器件類(lèi)似，不同之處在于，HBT具有由溝槽結(jié)構(gòu)包圍的次集電極 區(qū)和集電極區(qū)。圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的示例性集成半導(dǎo)體器件的截面視圖，該集成 半導(dǎo)體器件包括具有由SiGe或SiGeC層的第一部分形成的基極區(qū)的HBT和具有由SiGe或 SiGeC層的第二部分形成的溝槽接觸的溝槽偏置PNPN可控硅整流器(SCR)。圖4A-4K示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、用于形成圖1的集成半導(dǎo)體器件的示例性處理步驟。圖5A-5F示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、用于形成圖2的集成半導(dǎo)體器件的示例 性處理步驟。圖6A-6I示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、用于形成圖3的集成半導(dǎo)體器件的示例 性處理步驟。
圖7A-7B是傳統(tǒng)PNPN SCR器件的截面視圖和頂視圖。圖8示出圖7A-7B的傳統(tǒng)PNPN SCR器件的I-V特性曲線(xiàn)。圖9A-9B是根據(jù)本發(fā)明的一個(gè)實(shí)施例的、包含由溝槽結(jié)構(gòu)包圍的η型阱區(qū)的溝槽 偏置PNPN SCR器件的截面視圖和頂視圖。圖10Α-10Β是根據(jù)本發(fā)明的一個(gè)實(shí)施例的、包含僅位于η型阱區(qū)一側(cè)的溝槽結(jié)構(gòu) 的溝槽偏置PNPN SCR器件的截面視圖和頂視圖。圖11示出本發(fā)明的溝槽偏置PNPN SCR器件的I-V特性曲線(xiàn)。 圖12是根據(jù)本發(fā)明的一個(gè)實(shí)施例的、由導(dǎo)電層將其溝槽結(jié)構(gòu)和其P摻雜襯底跨接 (strap)在一起的溝槽偏置PNPN SCR器件的截面視圖。圖13是根據(jù)本發(fā)明的一個(gè)實(shí)施例的、由導(dǎo)電層將其溝槽結(jié)構(gòu)和其η型阱跨接在一 起的溝槽偏置PNPN SCR器件的截面視圖。
具體實(shí)施例方式在下面的描述中，提出許多具體細(xì)節(jié)，例如具體結(jié)構(gòu)、部件、材料、尺寸、處理步驟 和技術(shù)，以便完全理解本發(fā)明。然而，本領(lǐng)域技術(shù)人員將會(huì)理解，本發(fā)明可以不利用這些具 體細(xì)節(jié)來(lái)實(shí)現(xiàn)。在其它情況下，沒(méi)有描述公知的結(jié)構(gòu)或處理步驟，以避免混淆本發(fā)明。應(yīng)當(dāng)理解的是，當(dāng)作為層、區(qū)或襯底的部件敘述成位于另一個(gè)部件“上”或“上方” 時(shí)，它可以直接位于該另一個(gè)部件上或者還可以存在中間部件。相反，當(dāng)一個(gè)部件敘述成 “直接位于”另一個(gè)部件“上”或“上方”時(shí)，則不存在中間部件。還應(yīng)當(dāng)理解的是，當(dāng)一個(gè)部 件敘述成位于另一個(gè)部件“下”或“下方”時(shí)，它可以直接位于該另一個(gè)部件下或下方，或者 還可以存在中間部件。相反，當(dāng)一個(gè)部件敘述成“直接位于”另一個(gè)部件“下”或“下方”時(shí)， 則不存在中間部件。本發(fā)明提供一種集成半導(dǎo)體器件，該集成半導(dǎo)體器件包括具有由SiGe或SiGeC層 的第一部分形成的基極區(qū)的HBT和具有由SiGe或SiGeC層的第二部分形成的互連的第二 半導(dǎo)體器件。該HBT和第二半導(dǎo)體器件可以通過(guò)集成工藝形成在相同半導(dǎo)體襯底中，其中 該集成工藝同時(shí)制造HBT和第二半導(dǎo)體器件的多個(gè)結(jié)構(gòu)部件，從而大大減少加工時(shí)間和制 造成本。這里所述的術(shù)語(yǔ)“SiGe”是指具有通式SipxGex(其中0 < χ < 1)的合金。這里所 述的術(shù)語(yǔ)“SiGe”是指具有通式SimGexCy (其中0 < χ < 1，0 < y < 1并且0 < x+y < 1) 的三元合金，或者是指其中包含有碳的硅鍺合金。在本發(fā)明的具體實(shí)施例中，第二半導(dǎo)體器件是例如DRAM單元的存儲(chǔ)器件，它包含 通過(guò)SiGe或SiGeC層的第二部分而跨接(S卩，電連接)在一起的溝槽電容器和場(chǎng)效應(yīng)晶體 管(FET)。圖1示出示例性集成半導(dǎo)體器件的截面視圖，它包括HBT 20和DRAM單元40。具體來(lái)說(shuō)，HBT 20位于半導(dǎo)體襯底10的第一區(qū)中，而DRAM單元40位于半導(dǎo)體襯底10的第
二區(qū)中。本發(fā)明所采用的半導(dǎo)體襯底10包括以下任何半導(dǎo)體材料，所述半導(dǎo)體材料包括， 但不限于未摻雜Si、n型摻雜Si、p型摻雜Si、單晶Si、多晶Si、非晶形Si、Ge、SiGe、SiC、 SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/VI化合物半導(dǎo)體。半導(dǎo)體襯底10還可以 包括有機(jī)半導(dǎo)體或多層半導(dǎo)體，例如Si/SiGe、絕緣體上硅(SOI)或絕緣體上SiGe (SGOI)。在本發(fā)明的優(yōu)選實(shí)施例中，半導(dǎo)體襯底10由含硅半導(dǎo)體材料(也就是，包含硅的 半導(dǎo)體材料)構(gòu)成，例如Si (包括未摻雜Si、n型摻雜Si、p型摻雜Si、單晶Si、多晶Si、非 晶形Si)、SiGe、SiGeC等等。包含在半導(dǎo)體襯底10中的硅可以和隨后沉積的金屬硅化物發(fā) 生反應(yīng)，形成金屬硅化物接觸件。另一方面，通過(guò)本發(fā)明還可以想到半導(dǎo)體襯底10可以不 包含硅，并且隨后在半導(dǎo)體襯底10上形成圖形化的含硅層(未示出)，以便形成金屬硅化物 接觸件。半導(dǎo)體襯底10可以被摻雜、未被摻雜、或者其中包含摻雜區(qū)和未摻雜區(qū)。這些摻 雜區(qū)被稱(chēng)為“阱”，并且可以用于限定多個(gè)器件區(qū)。例如，半導(dǎo)體襯底10的第二區(qū)(即，DRAM 單元所在的區(qū))可以表示摻雜(η或ρ型)區(qū)41。通常，η型摻雜區(qū)用于形成ρ溝道場(chǎng)效應(yīng) 晶體管(P-FET)，而ρ型摻雜區(qū)用于形成η溝道場(chǎng)效應(yīng)晶體管(n-FET)。通常在半導(dǎo)體襯底10中設(shè)置一個(gè)或多個(gè)電介質(zhì)隔離區(qū)(例如，淺溝槽隔離或STI 區(qū))，以便使相鄰器件區(qū)彼此隔離。電介質(zhì)隔離區(qū)可以是溝隔離區(qū)或場(chǎng)氧化物隔離區(qū)。溝隔 離區(qū)利用本領(lǐng)域技術(shù)人員熟知的傳統(tǒng)溝隔離工藝來(lái)形成。例如，可以在形成溝隔離區(qū)的過(guò) 程中進(jìn)行光刻、蝕刻和利用溝槽電介質(zhì)填充溝槽?？蛇x地，在溝槽填充之前在溝槽中形成襯 墊，在溝槽填充之后執(zhí)行稠化步驟，并且在溝槽填充之后還可以執(zhí)行平面化處理。該場(chǎng)氧化 物可以利用所謂的硅局部氧化工藝來(lái)形成。HBT器件20包括位于半導(dǎo)體襯底10中的次集電極22和集電極24。包括SiGe或 SiGeC層的第一部分2A的基極層形成在集電極24上，可任選的金屬硅化物接觸層28位于 基極層上。位于電介質(zhì)間隔件32之間的發(fā)射極30形成在HBT基極層2A的上表面上，并且 導(dǎo)電插塞34提供接觸到發(fā)射極30和HBT基極層2A的相應(yīng)電接觸件。另一方面，DRAM單 元40包括溝槽電容器和FET。具體來(lái)說(shuō)，該溝槽電容器包含埋置板(即，外部電極)42、節(jié) 點(diǎn)電介質(zhì)層44和導(dǎo)電溝槽填充體(S卩，內(nèi)部電極)46。該FET包含源極52、漏極54、柵電介 質(zhì)層56、柵導(dǎo)體58。由上述SiGe或SiGeC層的第二部分2B形成的導(dǎo)電帶或互連位于該溝 槽電容器和該FET之間，用于將FET的漏極54電連接到溝槽電容器的導(dǎo)電溝槽填充體46。 可任選的金屬硅化物接觸層60可以形成在FET的源極52和漏極54以及DRAM帶2B之上， 而導(dǎo)電插塞62提供接觸到FET的源極52的電接觸。然后層間電介質(zhì)(ILD) 12沉積在整個(gè) 結(jié)構(gòu)上，覆蓋HBT器件20和DRAM單元40。注意，根據(jù)本發(fā)明的具體實(shí)施例，圖1所示的HBT器件包含僅由摻雜水平限定的次 集電極22和集電極24。然而，在本發(fā)明的可選實(shí)施例中，本發(fā)明的HBT器件還可以由包圍 HBT器件的次集電極和集電極的溝槽結(jié)構(gòu)來(lái)限定。圖2示出和圖1所示結(jié)構(gòu)基本相同的集成半導(dǎo)體器件，不同之處在于HBT器件20的次集電極22和集電極24進(jìn)一步由包圍次集電極22和集電極24的環(huán)形溝槽結(jié)構(gòu)35來(lái) 限定。具體來(lái)說(shuō)，該溝槽結(jié)構(gòu)35包括絕緣體襯墊38，并且由導(dǎo)電材料或半導(dǎo)體36來(lái)填充。而且，該溝槽結(jié)構(gòu)35的開(kāi)口完全被淺溝槽隔離覆蓋，從而使得導(dǎo)電或半導(dǎo)體溝槽填充體 36 “浮置”。圖2所示的這種溝槽限定結(jié)構(gòu)減小了次集電極22和集電極24的電容。在本發(fā)明的另一個(gè)具體實(shí)施例中，集成半導(dǎo)體器件的第二半導(dǎo)體器件是新式溝槽 偏置PNPN SCR器件，它包含填充了多晶硅的溝槽，其中具有由SiGe或SiGeC層的第二部分 形成的溝槽接觸件。圖3示出包括HBT 20和溝槽偏置PNPN SCR器件70的示例性集成半導(dǎo)體器件的 截面視圖。具體來(lái)說(shuō)，HBT器件20包括位于半導(dǎo)體襯底10中的次集電極22和集電極24。包 括SiGe或SiGeC層的第一部分4A的基極層形成在集電極24上，可任選的金屬硅化物接觸 層28位于其上。位于電介質(zhì)間隔件32之間的發(fā)射極30形成在HBT基極層4A的上表面上， 并且導(dǎo)電插塞34提供接觸到發(fā)射極30和HBT基極層4A的相應(yīng)電接觸件。另一方面，溝槽偏置PNPN SCR器件70包括⑴位于半導(dǎo)體襯底10中η型阱71 上的P型陽(yáng)極72，其中該半導(dǎo)體襯底10在該具體實(shí)施例中摻雜有P型摻雜劑物質(zhì)；(2)位于 該P(yáng)型摻雜半導(dǎo)體襯底10上且與該η型阱71間隔開(kāi)的η型陰極76 ；以及(3)位于半導(dǎo)體 襯底10中鄰接該η型阱71且包含具有多晶硅溝槽填充體82的絕緣體襯墊84的溝槽80。 由SiGe或SiGeC層的第二部分4Β形成的溝槽接觸件位于該多晶硅填充溝槽80上且電接 觸該多晶硅填充溝槽80，以便施加偏置電壓到該溝槽80?？蛇x地，η型摻雜表面接觸層74可以設(shè)置在該η型阱71上，同時(shí)通過(guò)STI與ρ型 陽(yáng)極72間隔開(kāi)且隔離。而且，可任選的ρ型摻雜表面接觸層78可以設(shè)置在ρ型摻雜半導(dǎo) 體襯底10上，同時(shí)通過(guò)STI與η型陰極76間隔開(kāi)且隔離。表面金屬硅化物層88和導(dǎo)電插 塞89也可以形成在ρ型陰極72、η型摻雜表面接觸層74、η型陰極76和ρ型摻雜表面接觸 層78上，從而提供到溝槽偏置PNPN SCR器件70的電接觸。如上所述，HBT和第二半導(dǎo)體器件(例如，圖1和2所示的DRAM單元或者圖3所 示的溝槽偏置PNPN SCR器件)可以容易地通過(guò)集成工藝形成在相同半導(dǎo)體襯底中，其中在 該集成工藝中，同時(shí)制造HBT和第二半導(dǎo)體器件的多個(gè)結(jié)構(gòu)部件，從而大大減少加工時(shí)間 和制造成本。圖4Α-4Κ示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于形成圖1的HBT和DRAM單元的集 成工藝的示例性處理步驟。首先參照?qǐng)D4Α，圖4Α示出在半導(dǎo)體襯底10上形成被圖形化的電介質(zhì)掩模101。通 過(guò)首先在整個(gè)襯底10上沉積覆蓋式(blanket)電介質(zhì)掩模層(未示出)然后對(duì)該覆蓋式 電介質(zhì)掩模層進(jìn)行圖形化以形成其一個(gè)或多個(gè)開(kāi)口，來(lái)形成該被圖形化的電介質(zhì)掩模101。 該覆蓋式電介質(zhì)掩模層可以包括任何合適的電介質(zhì)掩模材料，所述電介質(zhì)掩模材料包括但 不限于氧化物、氮化物和氧氮化物。優(yōu)選地而非必需地，該覆蓋式電介質(zhì)掩模層包含氮化 硅。該覆蓋式電介質(zhì)掩模層可以通過(guò)任何傳統(tǒng)沉積工藝來(lái)形成，所述沉積工藝包括但不限 于化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)型CVD、濺射、蒸鍍、化學(xué)溶液沉積和其它類(lèi)似沉積 工藝?？商鎿Q地，它可以通過(guò)傳統(tǒng)熱氧化、氮化或氧氮化工藝來(lái)形成。用于對(duì)該覆蓋式電介 質(zhì)掩模層圖形化的工藝是本領(lǐng)域所熟知的，因此在此沒(méi)有詳細(xì)描述。優(yōu)選地，通過(guò)例如光刻 或RIE的傳統(tǒng)工藝來(lái)對(duì)該覆蓋式電介質(zhì)掩模層進(jìn)行圖形化。接著，執(zhí)行第一離子注入步驟，以將η型摻雜劑物質(zhì)(用于形成NPN HBT器件)或P型摻雜劑物質(zhì)(用于形成PNP HBT器件)注入到半導(dǎo)體襯底10中，以形成次集電極22， 如圖4A所示。在第一離子注入步驟之后，從半導(dǎo)體襯底10去除被圖形化的電介質(zhì)掩模101，接 著在半導(dǎo)體襯底10上外延生長(zhǎng)半導(dǎo)體材料，以形成全部埋入到延伸了的半導(dǎo)體襯底10中 的次集電極22，如圖4B所示。然后在該延伸了的半導(dǎo)體襯底10上形成光致抗蝕劑阻擋掩模102，接著通過(guò)溝槽 蝕刻在半導(dǎo)體襯底10中形成深溝槽104，如圖4C所示。本發(fā)明中所采用的該溝槽蝕刻工藝 優(yōu)選而非必需為基于等離子體的反應(yīng)離子蝕刻(RIE)工藝或任何其它干法蝕刻工藝。該深 溝槽104優(yōu)選具有大約1至10微米的深度，更優(yōu)選為大約1至3微米的深度。隨后，在深溝槽104的下部通過(guò)第二離子注入步驟在半導(dǎo)體襯底10中形成埋置板 42 ( S卩，圖1和2所示的溝槽電容器40的外部電極)，并且節(jié)點(diǎn)電介質(zhì)層44沉積在深溝槽 104的內(nèi)表面上，如圖4D所示。該節(jié)點(diǎn)電介質(zhì)層44可以包含任何電介質(zhì)材料，所述電介質(zhì) 材料包括但不限于硅氧化物、鋁氧化物、鉿氧化物、鍶鋇氧化物等等。優(yōu)選地，節(jié)點(diǎn)電介質(zhì) 層44包含高k (即，k > 4. 0)電介質(zhì)材料，例如氧化鋁(Al2O3)和氧化鉿(HfO2)，它們使得可 以利用相對(duì)淺的溝槽來(lái)獲得溝槽電容器的所需電容，例如大約20fF，從而減小所需的器件 加工時(shí)間。節(jié)點(diǎn)電介質(zhì)層44可以通過(guò)任何合適的電介質(zhì)沉積技術(shù)來(lái)沉積，這些技術(shù)包括但 不限于ALD、CVD和PVD。節(jié)點(diǎn)電介質(zhì)層44的厚度范圍優(yōu)選為從大約40埃至大約500埃。在形成節(jié)點(diǎn)電介質(zhì)層44之后，利用導(dǎo)電材料或半導(dǎo)體(例如，摻雜多晶硅)46來(lái) 填充深溝槽104，如圖4E所示，從而形成圖1所示的溝槽電容器40的內(nèi)部電極。通過(guò)在填充深溝槽104之后剝離，可以從半導(dǎo)體襯底10的表面上去除光致抗蝕劑 阻擋掩模102，然后在次集電極22的兩側(cè)和溝槽填充體46的一側(cè)形成淺溝槽隔離區(qū)域，如 圖4F所示。然后執(zhí)行第二離子注入步驟，以便同時(shí)形成用于HBT器件的集電極24和用于DRAM 單元的FET的摻雜阱41，如圖4G所示。第二離子注入步驟中所采用的摻雜劑物質(zhì)必須具 有與第一離子注入步驟中所使用的摻雜劑物質(zhì)相同的導(dǎo)電類(lèi)型，從而HBT器件的次集電極 22和集電極24具有相同的導(dǎo)電類(lèi)型。優(yōu)選地，第一和第二離子注入步驟采用η型摻雜劑物 質(zhì)，從而所形成的HBT器件是具有η型摻雜集電極24和次集電極22的NPN器件，并且所形 成的DRAM單元包含位于η型阱中的ρ溝道FET。可替換地，第一和第二離子注入步驟采用 P型摻雜劑物質(zhì)，從而所形成的HBT器件是具有ρ型摻雜集電極24和次集電極22的PNP器 件，并且所形成的DRAM單元包含位于ρ型阱中的η溝道FET。接著，在HBT器件區(qū)域上形成阻擋掩模106，以完全覆蓋集電極24，同時(shí)在摻雜阱 區(qū)41執(zhí)行傳統(tǒng)CMOS處理步驟，以形成具有源極52、漏極54、柵電介質(zhì)56和柵導(dǎo)體58的 FET,如圖4H所示。這些CMOS處理步驟是本領(lǐng)域熟知的，因此在此不再贅述。在整個(gè)結(jié)構(gòu)上形成另一個(gè)圖案掩模層108，其中具有集電極24上的第一開(kāi)口和在 溝槽填充體46和漏極54的一部分上延伸的第二開(kāi)口，如圖41所示。通過(guò)這種方式，SiGe 或SiGeC層可以選擇性沉積在集電極24和溝槽填充體46上，同時(shí)SiGe或SiGeC層的第一 部分2A形成將要形成的HBT器件的基極，并且SiGe或SiGeC層的第二部分2B形成電連接 溝槽填充體46和將要形成的DRAM單元的漏極54的帶或者互連。本發(fā)明的SiGe或SiGeC層可以具有平坦型Ge含量分布(S卩，在整個(gè)含SiGe或SiGeC層中提供基本均勻的Ge含量)、多階型Ge含量分布(即，在整個(gè)含SiGe或SiGeC層 中存在多個(gè)均勻Ge含量的臺(tái)階)、或者坡度型Ge含量分布(即，在含SiGe或SiGeC層中Ge 含量變化)。這里采用的術(shù)語(yǔ)“Ge含量分布”或“鍺含量分布”是指結(jié)構(gòu)中的鍺含量作為結(jié) 構(gòu)中的厚度或深度的函數(shù)的曲線(xiàn)圖。優(yōu)選地，本發(fā)明的SiGe或SiGeC層具有坡度型Ge含量 分布，它可以具有任何合適形狀，不論規(guī)則形狀還是不規(guī)則形狀。例如，這種SiGe或SiGeC 層可以具有三角形Ge含量分布、或者梯形Ge含量分布。優(yōu)選地，本發(fā)明的SiGe或SiGeC層通過(guò)化學(xué)汽相沉積(CVD)而假同晶 (pseudomorphically)生長(zhǎng)，其中具有良好構(gòu)造的工藝控制和經(jīng)驗(yàn)證的可復(fù)制性，并且適用 于批量加工和大規(guī)模制造。此外，CVD工藝不需要等離子體處理，并且除了能帶結(jié)構(gòu)中的微 小變化和確?；鶚O層中的超低污染水平之外，該替代Ge原子是電惰性的。因此，SiGe或SiGeC層的Ge含量分布可以進(jìn)行容易的修改或者調(diào)節(jié)，以便在合 金和摻雜劑中均提供適合特定基本分布的可能性，并且使得可以利用鍺來(lái)假同晶生長(zhǎng)硅合 金，以便進(jìn)一步改進(jìn)HBT性能。在沉積SiGe或SiGeC層之后，在整個(gè)結(jié)構(gòu)上形成另一個(gè)圖案掩模層110，其中僅在 HBT器件區(qū)域的基極層2A上具有開(kāi)口，從而發(fā)射極30可以形成在基極層2A上，如圖4J所 7J\ ο然后可以沿發(fā)射極30的側(cè)壁形成電介質(zhì)間隔件32，接著進(jìn)行自對(duì)準(zhǔn)硅化 (salicidation)工藝，以在HBT基極層2A上形成金屬硅化物表面接觸層28，并在DRAM單 元的源極52、漏極54、柵導(dǎo)體58和SiGe或SiGeC帶2B上形成硅化物接觸件60，如圖4K所
7J\ ο最后，可以在圖4K的整個(gè)結(jié)構(gòu)上沉積ILD層12，并且可以在其中形成導(dǎo)電插塞34 和62，以便提供到HBT器件20和DRAM單元40的電接觸，如圖1所示。圖5A-5F示出根據(jù)本發(fā)明的一個(gè)實(shí)施例用于形成圖2的溝槽限定HBT和DRAM單 元的另一個(gè)集成工藝的示例性處理步驟。具體來(lái)說(shuō)，在延伸了的半導(dǎo)體襯底10中形成埋置次集電極22之后(如圖4B所 示)，在半導(dǎo)體襯底10上沉積光致抗蝕劑阻擋掩模102，接著進(jìn)行溝槽蝕刻，從而在HBT器 件區(qū)域形成環(huán)形深溝槽35，并在DRAM單元器件區(qū)域形成深溝槽104，如圖5A所示。該環(huán)形 深溝槽35包圍埋置次集電極22，因此提供對(duì)HBT次集電極22的溝槽限定。如上所述，本發(fā) 明中所采用的溝槽蝕刻工藝優(yōu)選而非必需為基于等離子體的反應(yīng)離子蝕刻(RIE)工藝或 者任何其它干法蝕刻工藝。環(huán)形深溝槽35和深溝槽104的深度范圍優(yōu)選為大約1微米至 大約10微米，更優(yōu)選為大約1微米至大約3微米。隨后，在深溝槽104的下部通過(guò)第二離子注入步驟在半導(dǎo)體襯底10中形成埋置板 42 ( S卩，圖1和2所示的溝槽電容器40的外部電極)，如圖5B所示。然后執(zhí)行電介質(zhì)沉積 步驟，以在HBT器件區(qū)域中的環(huán)形深溝槽35的內(nèi)表面上形成絕緣體襯墊38，并在DRAM單元 器件區(qū)域中的深溝槽104的內(nèi)表面上形成節(jié)點(diǎn)電介質(zhì)層44。絕緣體襯墊38和節(jié)點(diǎn)電介質(zhì) 層44可以包括任何絕緣體材料，所述絕緣體材料包括但不限于硅氧化物、鋁氧化物、鉿氧 化物、鍶鋇氧化物等等，如上所述。絕緣體襯墊38和節(jié)點(diǎn)電介質(zhì)層44可以通過(guò)任何合適的 電介質(zhì)沉積技術(shù)來(lái)沉積，這些技術(shù)包括但不限于ALD、CVD和PVD，并且絕緣體襯墊38和節(jié) 點(diǎn)電介質(zhì)層44的厚度范圍優(yōu)選為從大約40埃至大約500埃。
在形成絕緣體襯墊38和節(jié)點(diǎn)電介質(zhì)層44之后，利用導(dǎo)電材料或半導(dǎo)體(例如，摻雜多晶硅)同時(shí)填充環(huán)形深溝槽35和深溝槽104，從而形成圖5C所示的溝槽填充體36和 46。通過(guò)在填充環(huán)形深溝槽35和深溝槽104之后剝離，可以從半導(dǎo)體襯底10的表面 上去除光致抗蝕劑阻擋掩模102，然后形成淺溝槽隔離區(qū)域。一方面，通過(guò)淺溝槽隔離完全 覆蓋環(huán)形深溝槽35，因此溝槽填充體36變成“浮置”，其中沒(méi)有外部電接觸件。另一方面， 溝槽填充體46僅在其一側(cè)部分地被淺溝槽隔離覆蓋，如圖5D所示。然后執(zhí)行第二離子注入步驟，以便同時(shí)形成用于HBT器件的集電極24和用于DRAM 單元的FET的摻雜阱41，如圖5E所示。具體說(shuō)來(lái)，集電極24位于次集電極22上，因此也被 環(huán)形深溝槽35包圍。接著，在HBT器件區(qū)域上形成阻擋掩模106，從而完全覆蓋集電極24，同時(shí)在摻雜 阱區(qū)41執(zhí)行傳統(tǒng)CMOS處理步驟，從而形成具有源極52、漏極54、柵電介質(zhì)56和柵導(dǎo)體58 的FET，如圖5F所示?？梢詧?zhí)行與圖4I-4K中所述步驟類(lèi)似的后續(xù)處理步驟，以形成圖2所 示的半導(dǎo)體器件結(jié)構(gòu)，它包含由環(huán)形深溝槽35來(lái)限定其次集電極22和集電極24的HBT器 件20。圖6A-6I示出根據(jù)本發(fā)明的一個(gè)實(shí)施例用于形成圖3的HBT 20和溝槽偏置PNPN SCR器件70的另一個(gè)集成工藝的示例性處理步驟。首先，為了形成溝槽偏置PNPN SCR器件，半導(dǎo)體襯底10必須摻雜ρ型摻雜劑物質(zhì)。 可替換地，為了形成溝槽偏置NPNP SCR器件，半導(dǎo)體襯底10必須摻雜η型摻雜劑物質(zhì)(附 圖沒(méi)有具體示出，但是可以通過(guò)本發(fā)明來(lái)想到)。在延伸了的半導(dǎo)體襯底10中形成埋置次集電極22之后(如圖4Β所示)，在半導(dǎo) 體襯底10上沉積光致抗蝕劑阻擋掩模102，接著進(jìn)行溝槽蝕刻，以在HBT器件區(qū)域形成環(huán)形 深溝槽35，并在溝槽偏置PNPN器件區(qū)域形成深溝槽80，如圖6Α所示。如上所述，在本發(fā)明 中采用的溝槽蝕刻工藝優(yōu)選而非必需為基于等離子體的反應(yīng)離子蝕刻(RIE)工藝或任何 其它干法蝕刻工藝。環(huán)形深溝槽35和深溝槽80的深度范圍優(yōu)選為大約1微米至大約10 微米，更優(yōu)選為大約1微米至大約3微米。然后執(zhí)行電介質(zhì)沉積步驟，以在HBT器件區(qū)域中的環(huán)形深溝槽35的內(nèi)表面上形成 第一絕緣體襯墊38，同時(shí)在溝槽偏置PNPN器件區(qū)域中的深溝槽80的內(nèi)表面上形成第二絕 緣體襯墊84。如上所述，絕緣體襯墊38和84可以包含任何絕緣體材料，所述絕緣體材料包 括但不限于硅氧化物、鋁氧化物、鉿氧化物、鍶鋇氧化物等等。絕緣體襯墊38和84可以通 過(guò)任何合適的電介質(zhì)沉積技術(shù)來(lái)沉積，這些技術(shù)包括但不限于ALD、CVD和PVD，并且絕緣 體襯墊38和84的平均厚度范圍優(yōu)選為從大約40埃至大約500埃。在形成絕緣體襯墊38 和84之后，利用導(dǎo)電材料或半導(dǎo)體(例如，摻雜多晶硅)同時(shí)填充環(huán)形深溝槽35和深溝槽 80，從而形成圖6B所示的溝槽填充體36和82。通過(guò)在填充環(huán)形深溝槽35和深溝槽80之后剝離，可以從半導(dǎo)體襯底10的表面上 去除光致抗蝕劑阻擋掩模102，然后形成淺溝槽隔離區(qū)域，如圖6C所示。一方面，通過(guò)淺溝 槽隔離完全覆蓋環(huán)形深溝槽35，因此溝槽填充體36變成“浮置”，其中沒(méi)有外部電接觸件。 另一方面，溝槽填充體82僅在兩側(cè)部分地被淺溝槽隔離覆蓋，而中間部分暴露在襯底表面 上，如圖6C所示。
然后執(zhí)行第二離子注入步驟，以便同時(shí)形成用于HBT器件的集電極24和用于溝槽 偏置SCR器件的摻雜阱71，如圖6D所示。具體說(shuō)來(lái)，集電極24位于次集電極22上，因此 也被環(huán)形深溝槽35包圍。第二離子注入步驟中采用的摻雜劑物質(zhì)必須具有與第一離子注 入步驟中的摻雜劑物質(zhì)相同的導(dǎo)電類(lèi)型，從而HBT器件的次集電極22和集電極24具有相 同的導(dǎo)電類(lèi)型。優(yōu)選地，第一和第二離子注入步驟采用η型摻雜劑物質(zhì)，從而所形成的HBT 器件是具有η型摻雜集電極24和次集電極22的NPN器件，并且摻雜阱區(qū)71是其上可以形 成PNPN SCR器件的η型阱?？商鎿Q地，第一和第二離子注入步驟都采用ρ型摻雜劑物質(zhì)， 從而所形成的HBT器件是具有ρ型摻雜集電極24和次集電極22的PNP器件，并且摻雜阱 區(qū)71是其上可以形成NPNP SCR器件的ρ型阱。接著，在整個(gè)結(jié)構(gòu)上形成被圖形化的掩模107Α，只是在η型阱71的第一部分和ρ 型摻雜半導(dǎo)體襯底10的第一部分上設(shè)置兩個(gè)開(kāi)口。然后在這兩個(gè)開(kāi)口上選擇性地執(zhí)行通 常用于形成P溝道FET的源極/漏極注入體的傳統(tǒng)CMOS處理步驟，從而在η型阱71的第 一部分上形成P型陽(yáng)極72，并在ρ型摻雜半導(dǎo)體襯底10的第一部分上形成ρ型摻雜襯底接 觸層78 (可任選的)，如圖6Ε所示。在形成ρ型陽(yáng)極72和ρ型摻雜襯底接觸層78之后，從 襯底表面去除被圖形化的掩模107Α。
然后在整個(gè)結(jié)構(gòu)上形成另一個(gè)被圖形化的掩模107Β，不同之處在于，只是在η型 阱71的不同的第二部分和ρ型摻雜半導(dǎo)體襯底10的不同的第二部分上設(shè)置兩個(gè)開(kāi)口。在 這兩個(gè)開(kāi)口上選擇性地執(zhí)行通常用于形成η溝道FET的源極/漏極注入體的傳統(tǒng)CMOS處 理步驟，以在η型阱71的第二部分上形成η型摻雜阱接觸層74 (可任選的)，并在ρ型摻雜 半導(dǎo)體襯底10的第二部分上形成η型陽(yáng)極76，如圖6F所示。在形成η型摻雜阱接觸層74 和η型陽(yáng)極76之后，從襯底表面去除被圖形化的掩模107Β。注意，ρ型陽(yáng)極72、η型陰極76、可任選的η型摻雜阱接觸層74以及可任選的ρ型 摻雜襯底接觸層78均通過(guò)淺溝槽隔離與深溝槽80的開(kāi)口間隔開(kāi)且隔離，并且它們相互之 間也間隔開(kāi)且隔離，如圖6F所示。在整個(gè)結(jié)構(gòu)上形成另一個(gè)圖案掩模層112，其中具有集電極24上的第一開(kāi)口和溝 槽填充體82上的第二開(kāi)口，如圖6G所示。通過(guò)這種方式，可以在集電極24和溝槽填充體 82上選擇性沉積SiGe或SiGeC層，同時(shí)該SiGe或SiGeC層的第一部分4Α形成將要形成的 HBT器件的基極，并且該SiGe或SiGeC層的第二部分4Β形成將要形成的溝槽偏置PNPN器 件的深溝槽80的導(dǎo)電接觸件。在沉積SiGe或SiGeC層之后，在整個(gè)結(jié)構(gòu)上形成另一個(gè)圖案掩模層114，其中僅在 HBT器件區(qū)域中的基極層4Α上具有開(kāi)口，從而可以在基極層4Α上形成發(fā)射極30，如圖6Η 所示。然后可以沿發(fā)射極30的側(cè)壁形成電介質(zhì)間隔件32，接著進(jìn)行自對(duì)準(zhǔn)硅化工藝，以 在HBT基極層2Α上形成金屬硅化物表面接觸層28，并在溝槽偏置PNPN器件的ρ型陽(yáng)極72、 η型摻雜阱接觸層74、η型陰極以及ρ型摻雜襯底接觸層78上形成硅化物接觸件88，如圖 61所示。最后，可以在圖61的整個(gè)結(jié)構(gòu)上沉積ILD層12，并且可以在其中形成導(dǎo)電插塞34 和89，以便提供到HBT器件20和溝槽偏置PNPN器件70的電接觸，如圖3所示。雖然圖1-61示意性示出根據(jù)本發(fā)明的具體實(shí)施例的若干示例性半導(dǎo)體器件結(jié)構(gòu)和示例性處理步驟，但是，清楚的是，本領(lǐng)域技術(shù)人員可以容易地對(duì)這些處理步驟以及如此 形成的器件結(jié)構(gòu)進(jìn)行修改，以便適應(yīng)于具體應(yīng)用需求，而這些修改與上述描述是一致的。例 如，雖然DRAM單元和溝槽偏置PNPN SCR器件示出為可以與SiGe或SiGeC基HBT器件集成 的示例性半導(dǎo)體器件，但是，清楚的是，本領(lǐng)域技術(shù)人員可以容易地將這種DRAM單元和溝 槽偏置PNPN SCR器件替換為其它合適的半導(dǎo)體器件，例如二極管、晶體管、電容器、電阻器 等等。而且，本發(fā)明的DRAM單元和溝槽偏置PNPN SCR器件還可以容易地應(yīng)用于不需要HBT 器件的其它應(yīng)用場(chǎng)合。還重要的是，注意到，上述溝槽偏置SCR器件是新式SCR器件結(jié)構(gòu)。更重要的是， 這種溝槽偏置SCR器件結(jié)構(gòu)可以通過(guò)施加正向溝槽偏置電壓而實(shí)現(xiàn)多個(gè)觸發(fā)狀態(tài)條件，并 且尤其適用于需要多個(gè)觸發(fā)條件的應(yīng)用場(chǎng)合。傳統(tǒng)PNPN SCR器件包括位于η型阱上從而又位于P型摻雜襯底上的P型陽(yáng)極和 位于P型摻雜襯底上并與η型阱間隔開(kāi)的η型陰極，如圖7Α和7Β所示。可以為η型阱和 P型摻雜襯底設(shè)置可任選的表面接觸層，其中η型阱和ρ型摻雜襯底相應(yīng)地?fù)诫s有η型和ρ 型摻雜劑物質(zhì)。圖7Α和7Β所示的傳統(tǒng)SCR器件沒(méi)有包含任何溝槽結(jié)構(gòu)，并且這種SCR器件的I-V 特性曲線(xiàn)包含單個(gè)觸發(fā)點(diǎn)或狀態(tài)，如圖8所示。相反，圖9Α-9Β和10Α-10Β所示的本發(fā)明的溝槽偏置SCR器件均包含溝槽(圖 9Α-9Β所示的環(huán)形，或者圖10Α-10Β所示的線(xiàn)形)，其中該溝槽和η型阱區(qū)鄰接，并且被導(dǎo)電 材料或半導(dǎo)體材料填充。該導(dǎo)電或半導(dǎo)體溝槽填充體通過(guò)覆蓋在溝槽內(nèi)表面上的絕緣體襯 墊而與周?chē)摩切挖鍏^(qū)和ρ型摻雜襯底隔離。通過(guò)這種方式，該導(dǎo)電或半導(dǎo)體溝槽填充體 是“浮置”的，從而用作電容器分壓網(wǎng)絡(luò)。具體來(lái)說(shuō)，第一電容器形成在溝槽和η型阱區(qū)之 間，而第二電容器形成在溝槽和P型摻雜襯底之間。浮置的該導(dǎo)電或半導(dǎo)體溝槽填充體的 電壓電位是形成在溝槽和η型阱區(qū)之間的電容器尺寸和形成在溝槽和P型摻雜襯底之間的 電容器尺寸的函數(shù)。更重要的是，當(dāng)正向偏置電壓施加到該導(dǎo)電或半導(dǎo)體溝槽填充體時(shí)，溝 槽偏置SCR器件的觸發(fā)狀態(tài)相應(yīng)改變。事實(shí)上，本發(fā)明的每個(gè)溝槽偏置SCR器件的I-V特 性曲線(xiàn)包含由正向偏置電壓調(diào)制的多個(gè)觸發(fā)點(diǎn)或狀態(tài)，如圖11所示?？梢圆捎萌魏魏线m的導(dǎo)電或半導(dǎo)體材料來(lái)填充本發(fā)明的溝槽，這些導(dǎo)電或半導(dǎo)體 材料包括但不限于金屬、金屬合金、金屬硅化物、金屬氮化物、導(dǎo)電聚合物、未摻雜硅、η型 摻雜硅、ρ型摻雜硅、單晶硅、多晶硅、非晶硅、Ge、SiGe、SiC、SiGeC, Ga、GaAs、InAs、InP和 所有其它III/V或II/VI化合物半導(dǎo)體。優(yōu)選地，該溝槽填充體材料具有與襯底材料類(lèi)似 的熱膨脹系數(shù)，從而在溝槽填充體和周?chē)囊r底材料之間產(chǎn)生很小的機(jī)械應(yīng)力或沒(méi)有機(jī)械 應(yīng)力。更優(yōu)選地，該溝槽填充體材料具有足夠高的熱穩(wěn)定性，以承受隨后的高溫處理步驟。 在本發(fā)明的具體優(yōu)選(而非必需)實(shí)施例中，由多晶硅來(lái)填充該溝槽。圖9A-9B示出溝槽偏置PNPN SCR器件的截面視圖和頂視圖，它包含ρ型摻雜半導(dǎo) 體襯底10，其中具有η型阱71。P型陽(yáng)極72和可任選的η型摻雜阱接觸層74設(shè)置在η型 阱71的不同部分上，并且通過(guò)淺溝槽隔離而相互隔離。η型陰極76和可任選的ρ型摻雜襯 底接觸層78設(shè)置在ρ型摻雜襯底10的不同部分上，但是位于η型阱71的外部。η型陰極 76和可任選的ρ型摻雜襯底接觸層78還通過(guò)淺溝槽隔離而相互隔離。環(huán)形深溝槽80設(shè)置 成緊密靠近η型阱71，其中該環(huán)形深溝槽包含絕緣體襯墊84，并且被導(dǎo)電或半導(dǎo)體材料82填充。更具體而言，環(huán)形深溝槽80包圍η型阱71，如圖9Α所示。在溝槽80的開(kāi)口上形成導(dǎo)電層86，以便提供到溝槽填充體82電接觸。通過(guò)這種方式，可以經(jīng)導(dǎo)電層86施加電壓，從而偏置溝槽80。圖10Α-10Β是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的另一個(gè)溝槽偏置PNPN SCR器件的截 面視圖和頂視圖，它和圖9Α-9Β所示的類(lèi)似，不同之處在于，溝槽80是線(xiàn)形結(jié)構(gòu)，而不是環(huán) 形結(jié)構(gòu)，并且它僅設(shè)置在η型阱71的一側(cè)。本發(fā)明的發(fā)明人驚訝且出乎意料地發(fā)現(xiàn)，上述溝槽偏置PNPNSCR器件具有由正向 溝槽偏置電壓調(diào)制的多個(gè)觸發(fā)點(diǎn)或觸發(fā)狀態(tài)，如圖11所示。具體來(lái)說(shuō)，當(dāng)溝槽80的電壓偏 置到接地電位(例如，Vss)時(shí)，溝槽偏置PNPN SCR器件的鎖定觸發(fā)電壓處于第一較低狀態(tài)。 然而，當(dāng)溝槽80的電壓被正向偏置時(shí)，該溝槽偏置PNPN SCR器件的鎖定觸發(fā)電壓根據(jù)所采 用的溝槽偏置電壓而變化為多個(gè)更高狀態(tài)。更重要的是，在去除溝槽偏置電壓之后，即，在將溝槽從正向偏置電壓斷開(kāi)連接之 后，該SCR器件不會(huì)經(jīng)歷返回到較低觸發(fā)狀態(tài)的轉(zhuǎn)變。相反，它保持在較高觸發(fā)狀態(tài)，好像 被偏置一樣?？瓷先?，本發(fā)明的SCR器件的深溝槽結(jié)構(gòu)能夠在溝槽偏置階段期間存儲(chǔ)電荷， 并且所存儲(chǔ)的電荷又在去除溝槽偏置電壓之后調(diào)制該鎖定狀態(tài)，從而SCR器件可以保持在 該較高觸發(fā)狀態(tài)，而不會(huì)衰變。事實(shí)上，SCR器件的鎖定觸發(fā)狀態(tài)僅在溝槽偏置回到接地電 位之后切換到原始較低狀態(tài)。因此，本發(fā)明的溝槽偏置SCR器件可以容易地用作可逆可編程器件，它可以通過(guò) 施加不同溝槽偏置電壓以實(shí)現(xiàn)其鎖定觸發(fā)狀態(tài)的變化而被容易地編程。而且，本發(fā)明的溝槽偏置SCR器件可以用于形成存儲(chǔ)器件，它可以容易地設(shè)置成 由原始較低觸發(fā)電壓表征的基本狀態(tài)、或者由一個(gè)或多個(gè)偏置的較高觸發(fā)電壓表征的一個(gè) 或多個(gè)編程狀態(tài)。即使在電源關(guān)斷之后，存儲(chǔ)器件的狀態(tài)也不會(huì)發(fā)生變化，因此，它可以勝 任靜態(tài)存儲(chǔ)器件。采用SCR器件來(lái)形成其它邏輯和存儲(chǔ)網(wǎng)絡(luò)(例如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單 元)是公知的。因此，通過(guò)本發(fā)明，可以清楚的是，該溝槽偏置SCR器件還可以設(shè)置構(gòu)造成 為形成更復(fù)雜或更高級(jí)邏輯和存儲(chǔ)網(wǎng)絡(luò)。例如，可以利用相互交叉耦合的兩個(gè)溝槽偏置SCR 器件來(lái)構(gòu)造鎖存網(wǎng)絡(luò)，從而得到靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元。圖9Α-10Β所示的溝槽偏置SCR器件包含五個(gè)電極，包括ρ型陽(yáng)極72、η型陰極76、 連接到η型摻雜阱接觸層74(因此連接到η型阱71)的第一附加電極、連接到ρ型摻雜襯 底接觸層78 (因此連接到ρ型襯底10)的第二附加電極、以及連接到導(dǎo)電接觸件86(因此 連接到溝槽填充體82)的第三附加電極?？商鎿Q地，如果導(dǎo)電層86延伸以進(jìn)一步接觸到η型阱71或ρ型襯底10，則本發(fā) 明的溝槽偏置SCR器件可以包含四個(gè)電極。通過(guò)這種方式，η型阱71或ρ型襯底10通過(guò) 導(dǎo)電層86而“跨接到”溝槽填充體82，并且可以采用單個(gè)電極用于溝槽填充體82和“跨接 的” η型阱71或ρ型襯底10。圖12是根據(jù)本發(fā)明的一個(gè)實(shí)施例的溝槽偏置PNPN SCR器件的截面視圖，該溝槽 偏置PNPN SCR器件具有通過(guò)導(dǎo)電層86跨接在一起的溝槽填充體82和ρ型摻雜襯底10。 具體來(lái)說(shuō)，導(dǎo)電層86延伸以進(jìn)一步接觸到ρ型摻雜襯底接觸層78 (因此接觸到ρ型摻雜襯 底10)。因此，設(shè)置單個(gè)電極用于溝槽填充體82和跨接的ρ型襯底10。
圖13是根據(jù)本發(fā)明的一個(gè)實(shí)施例的溝槽偏置PNPN SCR器件的截面視圖，該溝槽 偏置PNPN SCR器件具有通過(guò)導(dǎo)電層86跨接在一起的溝槽填充體82和η型阱71。具體來(lái) 說(shuō)，導(dǎo)電層86延伸以進(jìn)一步接觸到η型摻雜襯底接觸層74 (因此接觸到η型阱71)。因此， 設(shè)置單個(gè)電極用于溝槽填充體82和跨接的η型阱71。雖然圖9Α-13主要描述了溝槽偏置PNPN SCR器件以便進(jìn)行說(shuō)明，但是容易理解的 是，通過(guò)本發(fā)明也可以想到具有相反摻雜分布的類(lèi)似溝槽偏置NPNP SCR器件。具體來(lái)說(shuō)， 本發(fā)明的溝槽偏置NPNPSCR器件包括具有ρ型摻雜阱區(qū)的η型摻雜襯底、位于ρ型摻雜阱 區(qū)上的η型陰極、位于η型摻雜襯底上的ρ型陽(yáng)極、以及位于緊密鄰接ρ型摻雜阱區(qū)的η型 摻雜襯底中的深溝槽。雖然附圖未示出，但是這種溝槽偏置NPNP SCR器件以與上述PNPN SCR器件基本相同的方式工作，因此也落入本發(fā)明的范圍內(nèi)。雖然已經(jīng)參照具體實(shí)施例、特征和方面來(lái)描述了本發(fā)明，但是應(yīng)當(dāng)理解的是，本發(fā) 明不因此受到限制，而是在應(yīng)用中可以拓展到其它變型、變化、應(yīng)用和實(shí)施例，因此所有這 些其它變型、變化、應(yīng)用和實(shí)施例都被認(rèn)為是落入本發(fā)明的精神和范圍之內(nèi)。因此，應(yīng)當(dāng)理 解的是，本發(fā)明不限于上述具體實(shí)施例，而是在應(yīng)用中拓展到任何其它變型、變化、應(yīng)用和 實(shí)施例，因此所有這些其它變型、變化、應(yīng)用和實(shí)施例都被認(rèn)為是落入本發(fā)明的精神和范圍 之內(nèi)。
權(quán)利要求
一種半導(dǎo)體結(jié)構(gòu)，包括具有第一導(dǎo)電類(lèi)型的摻雜半導(dǎo)體襯底；位于該摻雜半導(dǎo)體襯底中的摻雜阱區(qū)，其中所述摻雜阱區(qū)具有相反的第二導(dǎo)電類(lèi)型；位于該摻雜阱區(qū)的第一部分上的第一摻雜層，其中所述第一摻雜層具有第一導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底的第一部分上且與該摻雜阱區(qū)間隔開(kāi)的第二摻雜層，其中所述第二摻雜層具有相反的第二導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底中且鄰接該摻雜阱區(qū)的溝槽，其中所述溝槽包括導(dǎo)電或半導(dǎo)體溝槽填充體；以及位于該溝槽上且與該溝槽電連接的導(dǎo)電層，用于施加偏置電壓到該導(dǎo)電或半導(dǎo)體溝槽填充體。
2.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該導(dǎo)電或半導(dǎo)體溝槽填充體包括多晶硅。
3.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該導(dǎo)電層包括SiGe或SiGeC。
4.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該第一導(dǎo)電類(lèi)型是ρ型，并且該第二導(dǎo)電類(lèi)型是 η型，并且從而該半導(dǎo)體結(jié)構(gòu)包括溝槽偏置PNPN可控硅整流器。
5.根據(jù)權(quán)利要求4的半導(dǎo)體結(jié)構(gòu)，還包括電連接到ρ型導(dǎo)電性的第一摻雜層的陽(yáng)極、電 連接到η型導(dǎo)電性的第二摻雜層的陰極、電連接到P型摻雜半導(dǎo)體襯底的第一附加電極、電 連接到η型摻雜阱區(qū)的第二附加電極、以及電連接到該導(dǎo)電層的第三附加電極。
6.根據(jù)權(quán)利要求4的半導(dǎo)體結(jié)構(gòu)，其中該導(dǎo)電層延伸以進(jìn)一步形成與ρ型摻雜半導(dǎo)體 襯底電接觸的電接觸件，并且其中所述半導(dǎo)體結(jié)構(gòu)還包括電連接到P型導(dǎo)電性的第一摻雜 層的陽(yáng)極、電連接到η型導(dǎo)電性的第二摻雜層的陰極、電連接到η型摻雜阱區(qū)的第一附加電 極、以及電連接到該導(dǎo)電層的第二附加電極。
7.根據(jù)權(quán)利要求4的半導(dǎo)體結(jié)構(gòu)，其中該導(dǎo)電層延伸以進(jìn)一步形成與該η型摻雜阱區(qū) 電接觸的電接觸件，并且其中所述半導(dǎo)體結(jié)構(gòu)還包括電連接到P型導(dǎo)電性的第一摻雜層的 陽(yáng)極、電連接到η型導(dǎo)電性的第二摻雜層的陰極、電連接到P型摻雜半導(dǎo)體襯底的第一附加 電極、以及電連接到該導(dǎo)電層的第二附加電極。
8.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中該第一導(dǎo)電類(lèi)型是η型，其中該第二導(dǎo)電類(lèi)型是 P型，并且其中該半導(dǎo)體結(jié)構(gòu)包括溝槽偏置NPNP可控硅整流器。
9.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中在該摻雜阱區(qū)的第二部分上設(shè)置具有相反的第 二導(dǎo)電類(lèi)型的第三摻雜層，并且其中在該摻雜半導(dǎo)體襯底的第二部分上設(shè)置具有第一導(dǎo)電 類(lèi)型的第四摻雜層。
10.一種可逆可編程器件，包括具有第一導(dǎo)電類(lèi)型的摻雜半導(dǎo)體襯底；位于該摻雜半導(dǎo)體襯底中的摻雜阱區(qū)，其中所述摻雜阱區(qū)具有相反的第二導(dǎo)電類(lèi)型； 位于該摻雜阱區(qū)的第一部分上的第一摻雜層，其中所述第一摻雜層具有第一導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底的第一部分上且與該摻雜阱區(qū)間隔開(kāi)的第二摻雜層，其中所述 第二摻雜層具有相反的第二導(dǎo)電類(lèi)型；位于該摻雜半導(dǎo)體襯底中且鄰接該摻雜阱區(qū)的溝槽，其中所述溝槽包括導(dǎo)電或半導(dǎo)體溝槽填充體；以及位于該溝槽上且與該溝槽電連接的導(dǎo)電層，用于施加偏置電壓到該溝槽填充體，其中在接地電壓施加到該溝槽填充體之后，該可逆可編程器件具有未偏置觸發(fā)電壓； 在第一正偏置電壓施加到該溝槽填充體之后，該可逆可編程器件具有高于該未偏置觸發(fā)電 壓的至少第一偏置觸發(fā)電壓。
11.根據(jù)權(quán)利要求10的可逆可編程器件，在不同于該第一偏置正電壓的附加正偏置電 壓施加到該溝槽填充體之后，該可逆可編程器件具有一個(gè)或多個(gè)附加偏置觸發(fā)電壓，該一 個(gè)或多個(gè)附加偏置觸發(fā)電壓不同于第一偏置觸發(fā)電壓且高于該未偏置觸發(fā)電壓。
12. 一種包括根據(jù)權(quán)利要求10的可逆可編程器件的存儲(chǔ)器件，其中所述存儲(chǔ)器件處于 由該未偏置觸發(fā)電壓表征的基本狀態(tài)。
13. —種包括根據(jù)權(quán)利要求10的可逆可編程器件的存儲(chǔ)器件，其中所述存儲(chǔ)器件處于 由所述第一偏置觸發(fā)電壓表征的第一編程狀態(tài)。
14. 一種包括根據(jù)權(quán)利要求11的可逆可編程器件的存儲(chǔ)器件，其中所述存儲(chǔ)器件處于 由一個(gè)附加偏置觸發(fā)電壓表征的附加可編程狀態(tài)。
15. 一種用于對(duì)可逆可編程器件進(jìn)行編程的方法，包括提供可逆可編程器件，該可逆可編程器件包括(1)具有第一導(dǎo)電類(lèi)型的摻雜半導(dǎo)體 襯底；(2)位于該摻雜半導(dǎo)體襯底中的摻雜阱區(qū)，其中所述摻雜阱區(qū)具有相反的第二導(dǎo)電 類(lèi)型；(3)位于該摻雜阱區(qū)的第一部分上的第一摻雜層，其中所述第一摻雜層具有第一導(dǎo) 電類(lèi)型；(4)位于該摻雜半導(dǎo)體襯底的第一部分上且與該摻雜阱區(qū)間隔開(kāi)的第二摻雜層， 其中該第二摻雜層具有相反的第二導(dǎo)電類(lèi)型；(5)位于該摻雜半導(dǎo)體襯底中且鄰接該摻雜 阱區(qū)的溝槽，其中所述溝槽包括導(dǎo)電或半導(dǎo)體溝槽填充體；以及(6)位于該溝槽上且與該 溝槽電連接的導(dǎo)電層，用于施加偏置電壓到該溝槽填充體；經(jīng)該導(dǎo)電層將接地電壓施加到該溝槽填充體，從而將該可逆可編程器件設(shè)定為由未偏 置觸發(fā)電壓表征的基本狀態(tài)；以及經(jīng)該導(dǎo)電層將第一正偏置電壓施加到該溝槽填充體，從而將該可逆可編程器件設(shè)定為 由高于該未偏置觸發(fā)電壓的第一偏置觸發(fā)電壓表征的第一編程狀態(tài)。
16.根據(jù)權(quán)利要求15的方法，還包括將不同于該第一正偏置電壓的一個(gè)或多個(gè)附加 正偏置電壓施加到該溝槽填充體，從而將該可逆可編程器件設(shè)定為一個(gè)或多個(gè)附加編程狀 態(tài)，該一個(gè)或多個(gè)附加編程狀態(tài)由不同于該第一偏置觸發(fā)電壓且高于該未偏置觸發(fā)電壓的 附加偏置觸發(fā)電壓表征。
17.根據(jù)權(quán)利要求16的方法，包括重復(fù)施加該接地電壓、該第一正偏置電壓、或該一個(gè) 或多個(gè)附加正偏置電壓到該溝槽填充體，從而將該可逆可編程器件設(shè)定為該基本狀態(tài)、該 第一編程狀態(tài)、或該一個(gè)或多個(gè)附加編程狀態(tài)。
18. 一種靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括彼此交叉耦合以形成鎖存網(wǎng)絡(luò)的至少兩個(gè)溝 槽偏置可控硅整流器器件。
全文摘要
本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)、可逆可編程器件及其編程方法。該可逆可編程器件包括第一導(dǎo)電類(lèi)型的摻雜半導(dǎo)體襯底；位于摻雜半導(dǎo)體襯底中第二導(dǎo)電類(lèi)型的摻雜阱區(qū)；位于摻雜阱區(qū)的第一部分上第一導(dǎo)電類(lèi)型的第一摻雜層有；位于摻雜半導(dǎo)體襯底的第一部分上且與摻雜阱區(qū)間隔開(kāi)第二導(dǎo)電類(lèi)型的第二摻雜層；位于摻雜半導(dǎo)體襯底中且鄰接摻雜阱區(qū)的溝槽，其中溝槽包括導(dǎo)電或半導(dǎo)體溝槽填充體；以及位于溝槽上且與溝槽電連接的導(dǎo)電層，用于施加偏置電壓到溝槽填充體，其中在接地電壓施加到溝槽填充體之后，該可逆可編程器件具有未偏置觸發(fā)電壓；在第一正偏置電壓施加到溝槽填充體之后，該可逆可編程器件具有高于未偏置觸發(fā)電壓的至少第一偏置觸發(fā)電壓。
文檔編號(hào)H01L27/06GK101814495SQ201010134370
公開(kāi)日2010年8月25日 申請(qǐng)日期2007年11月2日 優(yōu)先權(quán)日2006年11月10日
發(fā)明者史蒂文·H.·沃爾德曼 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司