專利名稱：非平坦晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管，特別涉及非平坦晶體管及其制造方法。
背景技術(shù)：
半導(dǎo)體裝置已廣泛的應(yīng)用在各種電子裝置，例如電腦、手機(jī)等。半導(dǎo)體裝置包括形 成在半導(dǎo)體芯片上的集成電路，集成電路的形成方法包括在半導(dǎo)體芯片上沉積多種材料薄 膜并將之圖案化。集成電路包括場效應(yīng)晶體管(field-effect transistor ;FET)，例如金 屬氧化物半導(dǎo)體(metal oxidesemiconductor ；M0S)晶體管。半導(dǎo)體產(chǎn)業(yè)的目標(biāo)之一是持續(xù)縮減場效應(yīng)晶體管的尺寸并提高其速度。為了達(dá)成 上述目標(biāo)，目前正在研究三維(three dimensional ；3-D)或非平坦晶體管結(jié)構(gòu)，例如鰭式 場效應(yīng)晶體管(fin FET ;FINFET)、多柵極晶體管(multiplegate transistor)或環(huán)繞式柵 極晶體管(gate all around transistor)，以應(yīng)用在次22nm的晶體管節(jié)點。此晶體管不僅 能增進(jìn)面積密度，也能增進(jìn)柵極控制通道的情況。然而，這些非平坦場效應(yīng)晶體管的工藝復(fù)雜且需要克服一些艱巨的問題。其中一 個挑戰(zhàn)即是形成接觸電阻低的金屬半導(dǎo)體接點。由于源極接點或漏極接點至少有一個是 部分地或完全地由金屬硅化物構(gòu)成，源極/漏極區(qū)域與金屬硅化物之間的蕭特基能障高度 (Schottky barrier height)必須減小。減小蕭特基能障高度的方法包括提升半導(dǎo)體接觸 表面的摻雜程度。摻雜半導(dǎo)體的傳統(tǒng)方法包括在進(jìn)行注入源極/漏極的過程中或之后，將 摻雜物注入到半導(dǎo)體的表面。然而，與平坦結(jié)構(gòu)不同的是，注入工藝不會在非平坦結(jié)構(gòu)產(chǎn)生 均勻的表面濃度。此外，注入工藝會在非平坦結(jié)構(gòu)中留下殘余的缺陷，其可能會造成金屬硅 化物的形成效果不好，或造成漏電流。因此，業(yè)界急需要一種低接觸電阻低的非平坦半導(dǎo)體結(jié)構(gòu)及其制造方法。

發(fā)明內(nèi)容
本發(fā)明提供一種非平坦晶體管的制造方法，包括在一半導(dǎo)體鰭狀物的第一部分 上形成一通道區(qū)域，該半導(dǎo)體鰭狀物包括一頂表面與側(cè)壁；在該半導(dǎo)體鰭狀物的通道區(qū)域 上形成一柵極電極；使用一選擇性外延成長工藝在該柵極電極的相對側(cè)的該半導(dǎo)體鰭狀物 的頂表面與側(cè)壁上成長一臨場摻雜的半導(dǎo)體層；以及將至少部分的該摻雜的半導(dǎo)體層轉(zhuǎn)變 成一富含摻雜物的區(qū)域。本發(fā)明還提供一種非平坦晶體管，包括一鰭狀物，包括一頂表面與側(cè)壁，該鰭狀 物包括一第一部分、第二部分與第三部分，該第三部分設(shè)置在該第一部分與第二部分之間； 一富含摻雜物的半導(dǎo)體層，設(shè)置在該鰭狀物的第一部分與第二部分中，該富含摻雜物的半 導(dǎo)體層包括一第一導(dǎo)電型態(tài)，其中該富含摻雜物的半導(dǎo)體層沿著與該鰭狀物的側(cè)壁平行的 方向具有一均一的厚度；一通道區(qū)域，設(shè)置在該鰭狀物的第三部分上，并包括一相反的第二 導(dǎo)電型態(tài)；以及一金屬硅化層，設(shè)置在該富含摻雜物的半導(dǎo)體層的頂表面與側(cè)壁上，其中該 富含摻雜物的半導(dǎo)體層自對準(zhǔn)該金屬硅化層。


圖1，其包括圖la至圖ld，顯示本發(fā)明一實施例的非平坦晶體管，其中圖la為上 視圖，圖lb至圖Id為剖面圖。圖2，其包括圖2a至圖2d，顯示本發(fā)明另一實施例的非平坦晶體管，其中圖2a為 上視圖，圖2b至圖2d則為剖面圖。圖3，其包括圖3a至圖3d，顯示本發(fā)明一實施例的環(huán)繞式柵極晶體管，其中圖3a 為上視圖，圖3b至圖3d為剖面圖。圖4，其包括圖4a至圖4e，顯示本發(fā)明一實施例的非平坦晶體管的工藝，其中圖4a 顯示鰭狀物的立體圖，圖4b至圖4e則顯示鰭狀物的剖面圖。圖5至圖8、圖9a、圖10、圖11a與圖11c顯示本發(fā)明實施例的非平坦晶體管的工 藝。圖9b與圖lib分別顯示工藝中金屬硅化區(qū)域附近的摻雜物輪廓。圖12a與圖12c顯示本發(fā)明一實施例的非平坦蕭特基源極/漏極晶體管的工藝， 圖12b顯示工藝中金屬硅化區(qū)域附近的摻雜物輪廓。圖13至圖16顯示利用本發(fā)明一實施例的非平坦晶體管的工藝。并且，上述附圖中的附圖標(biāo)記說明如下11 通道；20 基底；22 隔離區(qū)域；28 鰭狀物；36 間隙壁；39 源極/漏 極區(qū)域；40 柵極介電質(zhì)；42 柵極電極；51 半導(dǎo)體材料；55 摻雜的半導(dǎo)體層；56 富含摻雜物的區(qū)域；57 金屬層；59 金屬硅化層；100 晶體管；101 非平坦晶體管區(qū)； 200 晶體管；300 晶體管；400 晶體管；L55 橫向厚度；T55 縱向厚度。
具體實施例方式有關(guān)各實施例的制造方式和使用方式如下所詳述，并伴隨附圖加以說明。其中，附 圖和說明書中使用的相同的元件編號表示相同或類似的元件。而在附圖中，為清楚和方便 說明起見，有關(guān)實施例的形狀和厚度或有不符實際的情形。而以下所描述者特別針對本發(fā) 明的裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件并不特別限定于所 顯示或描述者，而是可以本領(lǐng)域普通技術(shù)人員所得知的各種形式，此外，當(dāng)一層材料層是位 于另一材料層或基底之上時，其可以是直接位于其表面上或另外插入有其他中介層。本發(fā)明的實施例提供一種非平坦場效應(yīng)晶體管及其制造方法。然而，本發(fā)明也能 應(yīng)用在其他的裝置與結(jié)構(gòu)。本發(fā)明的實施例詳細(xì)說明如下，其中使用外延工藝克服了上述 限制。使用外延工藝能避免殘余缺陷的成核。此外，即使是在非平坦結(jié)構(gòu)中，也能得到控制 均勻的摻雜效果。圖1顯示本發(fā)明一實施例的非平坦晶體管，其具有低蕭特基能障高度。圖2與圖3 為其他的結(jié)構(gòu)實施例。圖4顯示本發(fā)明一實施例的方法，其能夠減小金屬接點與非平坦半 導(dǎo)體結(jié)構(gòu)之間的蕭特基能障高度。圖5至圖11a-圖11c顯示本發(fā)明一實施例的非平坦晶 體管的形成方法。圖12a-圖12c與圖13至圖16顯示其他實施例的方法。圖1，其包括圖la至圖ld，顯示本發(fā)明一實施例的非平坦晶體管。圖la為上視圖， 圖lb至圖Id則為沿圖la的各個直線的剖面圖。請參照圖la，晶體管100包括鰭狀物28，其被隔離區(qū)域22隔開。柵極電極42設(shè)
5置在鰭狀物28上。金屬硅化層59覆蓋鰭狀物28。金屬硅化層59設(shè)置在柵極電極42的兩 側(cè)上。在一些實施例中，金屬硅化層59可設(shè)置在間隙壁36及/或柵極電極42的下方。圖 la也顯示晶體管100的源極/漏極區(qū)域39。接點(未顯示)設(shè)置在金屬硅化層59上。圖lb顯示晶體管100沿圖la的lb-lb線的剖面圖。鰭狀物28設(shè)置在隔離區(qū)域 22之間，并為下方的半導(dǎo)體基底20的連續(xù)塊。在一些實施例中，鰭狀物28與基底20通過 絕緣層(未顯示)分開。富含摻雜物的區(qū)域56覆蓋鰭狀物28，且金屬硅化層59設(shè)置在富 含摻雜物的區(qū)域56上。在各種實施例中，金屬硅化層59與鰭狀物28之間以厚度大致上固 定的富含摻雜物的區(qū)域56分開。在各種實施例中，富含摻雜物的區(qū)域56的厚度約為0. 5nm 至 10nm。請參照圖lc(其為沿圖la的lc-lc線的剖面圖)，柵極電極層42設(shè)置在柵極介 電質(zhì)40上。柵極介電質(zhì)40在鰭狀物28所有表面上具有均一的厚度，則所形成的晶體管為 三重柵極晶體管(triple gate transistor).三重柵極晶體管的通道11設(shè)置在柵極電極 42的下方，柵極電極42位于鰭狀物28的頂表面與側(cè)壁上。然而，在一些實施例中，可在形 成柵極介電質(zhì)40之前或之后，在鰭狀物28的頂表面上形成額外的介電層。因此，鰭狀物28 的頂表面會通過較厚的柵極介電質(zhì)(柵極介電質(zhì)40與額外的介電層)而與柵極電極層42 分開，鰭狀物28的側(cè)壁則通過厚度較薄的柵極介電質(zhì)40而與柵極電極層42分開。如此， 在此實施例中，晶體管的通道11只沿著鰭狀物28的側(cè)壁形成，而所形成的晶體管為雙重柵 極晶體管。圖Id顯示晶體管100的鰭狀物28沿著通道中電流流動的方向的剖面圖，且顯示 源極/漏極區(qū)域39設(shè)置在鰭狀物28中，如圖la的ld-ld線所示。不像傳統(tǒng)的晶體管，在 此晶體管中，源極/漏極區(qū)域39包括金屬硅化層59。在各種實施例中，間隙壁36下方的金 屬硅化層59的厚度小于約20nm，例如約為lOnm。在各種實施例中，金屬硅化層59延伸至 柵極電極42與柵極介電質(zhì)40下方一小段距離，以將晶體管100中源極/漏極區(qū)域39與通 道11之間的重疊電阻最小化。在各種實施例中，金屬硅化層59延伸至柵極電極42下方小 于約5nm。在一些實施例中，只有富含摻雜物的區(qū)域56延伸至柵極電極42下方。在各種實 施例中，鄰近柵極電極42的源極/漏極區(qū)域39其在基底20中的深度小于約15nm。在各種實施例中，金屬硅化層59與通道11之間有蕭特基能障。富含摻雜物的區(qū)域 56與金屬硅化層59之間的蕭特基能障高度決定晶體管的源極/漏極串聯(lián)電阻。低的蕭特 基能障高度不但能減少此串聯(lián)電阻，也能避免次臨界操作中多重開啟(multiple turn on) 的問題。在各種實施例中，富含摻雜物的區(qū)域56是重?fù)诫s的，由此將此電阻減至最小化。于一實施例中，富含摻雜物的區(qū)域56的摻雜濃度大于約lX1018cnT3，而在另一實 施例中，大于約5X 1019cm_3。舉例來說，假如要制造NM0S晶體管，富含摻雜物的區(qū)域56會 摻雜n型摻雜物，例如砷、銻及/或磷。或者，假如要制造PM0S晶體管，富含摻雜物的區(qū)域 56會摻雜p型摻雜物，例如硼及/或銦。金屬硅化層59包括合適的金屬硅化物以能降低主要載子的蕭特基能障高度。舉 例來說，假如非平坦晶體管包括PM0S晶體管，選擇的金屬硅化層59其真空功函數(shù)大于約 4. 6eV,并大于約5. OeV。在各種實施例中，PM0S晶體管的金屬硅化層59包括鎳、鉬、鈀及/ 或鈷。在各種實施例中，PM0S晶體管中電洞從金屬硅化層59到通道11的蕭特基能障高度 小于0. 2eV。
相反地，假如非平坦晶體管包括NM0S晶體管，選擇的金屬硅化層59其真空功函數(shù) 應(yīng)小于約4. 6eV,并小于約4. OeV。在各種實施例中，NM0S晶體管的金屬硅化層59包括鎳、 鋁及/或鑭系元素。于一實施例中，NM0S晶體管的金屬硅化層59包括摻雜有鑭系元素的 鎳，其中摻雜鑭系元素包括例如La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr及/或Er。在另一實施例 中，NMOS晶體管的金屬硅化層59包括NiSi2Alx(nickel aluminide disilicide)。在各種 實施例中，NM0S晶體管中電子從金屬硅化層59到通道11的蕭特基能障高度小于0. 2eV。在各種實施例中，使用金屬硅化物能在晶體管的源極造成低蕭特基能障高度，并 可達(dá)成超淺的接面深度(源極/漏極區(qū)域39的深度)，大幅度地改善晶體管的短通道效 應(yīng)_傳統(tǒng)晶體管微縮化的嚴(yán)重限制。圖2，其包括圖2a至圖2d，顯示本發(fā)明另一實施例的非平坦晶體管200。圖2a為上 視圖，圖2b至圖2d則為剖面圖。此實施例與前述的實施例相似，形成蕭特基接點(Schottky contact)以減小接觸電阻。然而，與前述的實施例不同的是，此實施例是以一般晶體管的方 式形成源極/漏極區(qū)域39 (例如請參照圖2d)。由于圖2a與圖2c分別與圖la與圖lc相似，因此不再贅述。圖2b顯示沿圖2a的 2b-2b線的剖面圖，圖2c顯示沿圖2a的2c_2c線的剖面圖，且圖2d顯示沿圖2a的2d_2d 線的剖面圖。請參照圖2b與圖2d，源極/漏極區(qū)域39設(shè)置在鰭狀物28中。摻雜的半導(dǎo)體 層55設(shè)置在源極/漏極區(qū)域39上方。雖然圖中未顯示分開且凸起的源極/漏極區(qū)域，然 而在各種實施例中，摻雜的半導(dǎo)體層55可形成為凸起的源極/漏極區(qū)域，或形成在凸起的 源極/漏極區(qū)域上，并設(shè)置在源極/漏極區(qū)域39上。金屬硅化層59設(shè)置在摻雜的半導(dǎo)體 層55上，摻雜的半導(dǎo)體層55沿著鰭狀物28的頂表面與側(cè)壁設(shè)置。此外，如圖2a與圖2d 所示，金屬硅化層59并未延伸至柵極電極42下方。金屬硅化層59包括合適的金屬硅化物以能降低主要載子的蕭特基能障高度。金 屬硅化層59與前述實施例中的金屬硅化層59相同。因此，在各種實施例中，NM0S與PM0S 晶體管中的金屬硅化層59可包括不同的金屬。摻雜的半導(dǎo)體層55與金屬硅化層59之間 的蕭特基能障高度決定晶體管的源極/漏極串聯(lián)電阻。在各種實施例中，摻雜的半導(dǎo)體層 55是重?fù)诫s的，由此減少此電阻。于一實施例中，摻雜的半導(dǎo)體層55是摻雜至濃度大于約 lXl18cnT3，并在另一實施例中，大于約5X1019cnT3。舉例來說，假如要制造NM0S晶體管，摻 雜的半導(dǎo)體層55會摻雜n型摻雜物，例如砷、銻及/或磷?；蛘?，假如要制造PM0S晶體管， 摻雜的半導(dǎo)體層55會摻雜p型摻雜物，例如硼及/或銦。圖3，其包括圖3a至圖3d，顯示本發(fā)明一實施例的環(huán)繞式柵極(gate allaround) 晶體管300。圖3a為上視圖，圖3b至圖3d則為剖面圖。請參照圖3a，晶體管300的鰭狀物28設(shè)置在基底20上方(參照圖3b)，并通過隔 離區(qū)域22隔開。于一實施例中，基底20為絕緣層上半導(dǎo)體。柵極電極42設(shè)置在鰭狀物28 上。金屬硅化層59覆蓋鰭狀物28。金屬硅化層59設(shè)置在柵極電極42的兩側(cè)上。間隙壁 36隔離柵極電極42的側(cè)壁。接點(未顯示)設(shè)置在金屬硅化層59上。圖3b顯示晶體管300沿圖3a的3b_3b線的剖面圖。富含摻雜物的區(qū)域56覆蓋部 分形成源極/漏極區(qū)域39的鰭狀物28，且金屬硅化層59設(shè)置在富含摻雜物的區(qū)域56上。 在各種實施例中，金屬硅化層59與鰭狀物28之間是以厚度大致上固定的富含摻雜物的區(qū) 域56分開。
圖3c顯示晶體管300沿圖3a的3c_3c線的剖面圖。與前述實施例不同，此實施 例的柵極電極層42從所有的方向圍繞住鰭狀物28。與前述實施例相同，此實施例的柵極介 電質(zhì)40設(shè)置在鰭狀物28上，且柵極電極層42設(shè)置在柵極介電質(zhì)40上。因此，通道的反轉(zhuǎn) 層形成在鰭狀物28中。當(dāng)鰭狀物28的尺寸減小時，所有柵極電極42下方的鰭狀物28可 被反轉(zhuǎn)(體積反轉(zhuǎn))。雖然是以長方體的鰭狀物28作說明，但在各種實施例中，鰭狀物28 也可以是圓柱形的。于一實施例中，鰭狀物28可包括納米線(nano-wire)。圖3d顯示晶體 管300沿圖3a的3d-3d線的剖面圖。圖3d顯示鰭狀物28沿著電流流動方向剖面圖，且顯 示源極/漏極區(qū)域39設(shè)置在鰭狀物28中。圖4，其包括圖4a至圖4e，顯示本發(fā)明一實施例在非平坦結(jié)構(gòu)中形成蕭特基接點 的工藝。圖4a顯示鰭狀物28的立體圖，圖4b至圖4e則顯示鰭狀物28沿圖4a的4b_4b 線的工藝剖面圖。圖4a顯示非平坦結(jié)構(gòu)中的鰭狀物28。請參照圖4b，使用選擇性外延成長工藝形成 半導(dǎo)體材料51。舉例來說，此外延成長工藝會在不同的結(jié)晶面上以不同的速率往橫方向及 縱方向持續(xù)進(jìn)行。于一實施例中，半導(dǎo)體材料51為本質(zhì)(intrinsic)半導(dǎo)體。半導(dǎo)體材料 51可進(jìn)一步地通過注入及退火工藝進(jìn)行摻雜。在各種實施例中，半導(dǎo)體材料51包括SiGe、 SiC、Si或上述的組合。請參照圖4c，使用另一個選擇性外延成長工藝形成摻雜的半導(dǎo)體層55?？刂仆庋?成長工藝的工藝條件使摻雜的半導(dǎo)體層55具有均一的厚度。于一實施例中，沉積的摻雜的 半導(dǎo)體層55包括縱向厚度T55與橫向厚度L55。在各種實施例中，縱向厚度T55與橫向厚度L55 大致相同。在各種實施例中，縱向厚度T55與橫向厚度L55介于約5nm至約50nm，于一實施例 中，約為15nm。假如要制造PM0S晶體管，摻雜的半導(dǎo)體層55可摻雜(例如臨場(in-situ) 摻雜)P型摻雜物?；蛘?，假如要制造NM0S晶體管，摻雜的半導(dǎo)體層55可摻雜n型摻雜物。請參照圖4d，沉積金屬層57。金屬層57包括附汴(1、？仏？3、(0、1^1、411、鑭系 元素例如La、Er與Yb、或上述的組合。在各種實施例中，金屬層57的厚度介于約5nm至約 50nm。金屬層57是通過典型的工藝，例如濺鍍沉積法形成。在各種實施例中，在形成摻雜 的半導(dǎo)體層55之后，在形成金屬層57的期間并未進(jìn)行任何的退火工藝。此能夠避免摻雜 的半導(dǎo)體層55中的摻雜物擴(kuò)散出。請參照圖4e，然后對金屬層57進(jìn)行退火工藝以形成金屬硅化層59。通過蝕刻工 藝將未反應(yīng)的金屬層57移除。在硅化退火的過程中，金屬層57 (圖4d)與摻雜的半導(dǎo)體層 55反應(yīng)并形成金屬硅化層59。在硅化過程中，摻雜的半導(dǎo)體層55中的摻雜原子會分離出來且不會進(jìn)入金屬硅 化物中。因此，在摻雜的半導(dǎo)體層55與金屬硅化物之間界面的摻雜原子濃度會變高，而形 成富含摻雜物的區(qū)域56。因此，富含摻雜物的區(qū)域56位于金屬硅化層59與剩余的摻雜的 半導(dǎo)體層55之間，且富含摻雜物的區(qū)域56的摻雜原子濃度大于剛沉積的(as-d印osited) 摻雜的半導(dǎo)體層55 (如圖4b中所示)。在其他實施例中，硅化工藝可將所有的摻雜的半導(dǎo)體層55都消耗掉，只在金屬硅 化層59與半導(dǎo)體材料51之間的界面處留下富含摻雜物的區(qū)域56。然而，即使金屬硅化物 界面移動超過摻雜的半導(dǎo)體層55并進(jìn)入半導(dǎo)體材料51中，但由于分離出的摻雜物并不會 進(jìn)入金屬硅化層59中，因此富含摻雜物的區(qū)域56仍保留住。此外，由于在硅化過程中分離
8出的摻雜物會沿著金屬硅化層59的輪廓，因此形成的富含摻雜物的區(qū)域56是自對準(zhǔn)于金 屬硅化層59。再者，在各種實施例中，由于摻雜的半導(dǎo)體層55是臨場(in-situ)摻雜的，因 此不需要進(jìn)行注入工藝，使得即使是非平坦結(jié)構(gòu)也能得到無缺陷的金屬硅化物界面。圖5至圖8、圖9a、圖10與圖11a顯示本發(fā)明實施例的非平坦晶體管的工藝。圖 9b與圖lib分別顯示工藝中金屬硅化區(qū)域附近的摻雜物輪廓。圖5顯示基底20的非平坦晶體管區(qū)101在形成淺溝槽隔離區(qū)域22之后的剖面圖。 非平坦晶體管區(qū)101可為核心電路區(qū)域，舉例來說，于一實施例中，其可包括長度最小的晶 體管。在其他實施例中，非平坦晶體管區(qū)101可包括多數(shù)個不同類型及尺寸的晶體管。于一實施例中，基底20包括塊硅。在其他實施例中，基底20包括塊硅鍺(SiGe) 或其他半導(dǎo)體材料。在各種實施例中，基底20可包括絕緣層，例如絕緣層上覆硅或絕緣層 上覆鍺。根據(jù)要形成的晶體管的類型，基底20可摻雜p型或n型雜質(zhì)。請參照圖5，隔離區(qū)域22形成在基底20上。如本領(lǐng)域普通技術(shù)人員所熟知的，隔 離區(qū)域22的形成步驟可包括蝕刻基底20以形成凹槽，并然后以例如高密度等離子體氧化 物、四乙氧基硅烷氧化物(TEOS oxide)或類似的介電材料填充之。隔離區(qū)域22的寬度可 小于約lOOnm。然而，本領(lǐng)域普通技術(shù)人員應(yīng)了解本說明書所述的尺寸僅只是示例，其可隨 著使用的不同形成技術(shù)及/或技術(shù)節(jié)點而改變。圖6，其包括圖6a與圖6b，顯示形成鰭狀物之后的非平坦晶體管區(qū)101。圖6a為剖面圖，圖6b則為圖6a所示的非平坦晶體管區(qū)的立體圖。鰭狀物28可 通過凹蝕隔離區(qū)域22的頂表面形成?；蛘撸挔钗?8是從隔離區(qū)域22之間的半導(dǎo)體條 (semiconductor strip)外延成長而形成。于一實施例中，鰭狀物28比隔離區(qū)域22的頂表 面高約20nm至約100nm，且高寬比介于約0. 1與10之間。于一實施例中，對鰭狀物28進(jìn)行注入工藝以均勻地?fù)诫sM0S晶體管的通道區(qū)域。 舉例來說，M0S晶體管的通道區(qū)域是通過多重旋轉(zhuǎn)的斜角注入法而全面性地?fù)诫s。于一實 施例中，假如要形成NM0S晶體管，鰭狀物28要注入p型摻雜物，例如硼。在另一實施例中， 假如要形成PM0S晶體管，鰭狀物28要注入n型摻雜物，例如砷。請參照圖7，沉積并圖案化柵極介電質(zhì)40與柵極電極42。圖7c顯示非平坦晶體 管區(qū)101的立體圖，而圖7a與圖7b顯示沿圖7c的各個直線的剖面圖。圖7a的剖面圖顯 示柵極堆疊的形成，而圖7b顯示非平坦晶體管(將要形成的)源極/漏極區(qū)域的剖面圖。柵極介電質(zhì)40可包括一般使用的介電材料，例如氧化物、氮化物、氮氧化物、高介 電常數(shù)(high-K)介電質(zhì)如 Ta205、A1203、HfO、Ta205、SiTi03、HfSiO、HfSiON、ZrSiON、或上述 的組合。柵極電極層42形成在柵極介電質(zhì)40上，且于一實施例中，可由多晶硅形成?；蛘撸瑬艠O電極42可由其他一般使用的導(dǎo)電材料形成，包括例如Ni、Ti、Ta、Hf或 上述的組合的金屬，例如NiSi、MoSi、HfSi或上述的組合的金屬硅化物，以及例如TiN、TaN、 HfN、HfAlN、MoN、NiAlN或上述的組合的金屬氮化物。然后，柵極間隙壁(未顯示)形成在 柵極介電質(zhì)40與柵極電極42的側(cè)壁上，而未形成在鰭狀物28的側(cè)壁上。圖8至圖11a-圖11c顯示非平坦晶體管的源極/漏極區(qū)域的剖面圖。請參照圖8，在形成源極/漏極區(qū)域39之后，形成摻雜的半導(dǎo)體層55。源極/漏極 區(qū)域39是在形成(視需要而定)間隙壁之后對鰭狀物28進(jìn)行漏極延伸(drain extension) 及源極/漏極注入工藝而形成。然后，利用選擇性外延成長工藝形成摻雜的半導(dǎo)體層55。
選擇性外延成長工藝在鰭狀物28的頂表面與側(cè)表面上形成摻雜的半導(dǎo)體材料 層。根據(jù)下方薄膜(舉例來說，硅(100)面、硅(110)面、鍺(100)面等等)與被沉積材料， 摻雜的半導(dǎo)體層55可能形成結(jié)合(merge together)或分開(s印arate out)的面(facet)。 最好控制生成表面的橫向與縱向成長速度與表面能，以在下方的鰭狀物28上形成一連續(xù) 的薄膜。連續(xù)的薄膜能夠?qū)⑧徑木w管之間的差異減至最小化。在各種實施例中，摻雜的 半導(dǎo)體層55包括摻雜的硅區(qū)域(doped silicon region)，而在一些實施例中，摻雜的半導(dǎo) 體層55包括摻雜的碳化硅(doped SiC)、摻雜的硅鍺(doped SiGe)或摻雜的鍺(dopedGe)。 在一些實施例中，可在此工藝中先形成本質(zhì)或輕摻雜的半導(dǎo)體層，然后形成摻雜的薄膜。圖9，其包括圖9a與圖％，顯示形成金屬層57之后的半導(dǎo)體裝置。在形成金屬層 57之前，清潔摻雜的半導(dǎo)體層55的表面以移除可能存在的原生氧化層及其他的污染物。清 潔工藝可包括任何合適的工藝，例如濕式清潔或臨場等離子體處理工藝。請參照圖9a，金屬層57沉積在摻雜的半導(dǎo)體層55上。圖9b顯示一維的(one dimensional ； 1-D)摻雜輪廓，其顯現(xiàn)摻雜濃度隨著深度的變化。金屬層57沉積在摻雜的 半導(dǎo)體層55上。在各種實施例中，金屬層57是使用任何合適的方法沉積，例如濺鍍法、物 理氣相沉積法與化學(xué)氣相沉積法。金屬層57包括合適的金屬，例如Ni、Co、Ta、Ti、W、Mo、Pd、Yb、Er、NiAl、Pt或這些 金屬的合金。于一實施例中，金屬層57包括鎳或鎳合金。在各種實施例中，金屬層57的材 料是依據(jù)要制備的晶體管而作選擇。選擇的金屬層57能使之后由此形成的金屬硅化物降 低主要載子的蕭特基能障高度。在各種實施例中，PM0S晶體管的金屬層57包括鎳、鉬、鈀、 鈷或上述的組合與類似的材料。在各種實施例中，NM0S晶體管的金屬層57包括鎳、鋁、鑭 系元素或上述的組合與類似的材料。于一實施例中，金屬層57包括摻雜有鑭系元素的鎳， 鑭系元素包括例如La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr、Er或上述的組合。金屬層57可具有任 何合適的厚度，例如約20nm或更薄。于一實施例中，金屬層57的厚度約5nm至約10nm。圖9b顯示在鰭狀物28上形成金屬層57之后的摻雜濃度。摻雜的半導(dǎo)體層55其 剛沉積的摻雜輪廓(as-d印osited doping profile)D1包括均一的摻雜濃度，而在一些實 施例中，也可包括漸近變化或類似階梯狀分布的摻雜濃度。圖10顯示對金屬層57進(jìn)行退火工藝以形成金屬硅化層59之后的半導(dǎo)體裝置。 在退火的過程中，金屬層57中的原子擴(kuò)散至摻雜的半導(dǎo)體層55中，且摻雜的半導(dǎo)體層55 中的原子擴(kuò)散至金屬層57中。兩薄膜的互混會形成金屬硅化層59。在形成金屬硅化層 59的過程中，摻雜原子從金屬硅化層59離析出來進(jìn)入摻雜的半導(dǎo)體層55 (也稱作“鏟雪 (snow-plough) ”效應(yīng))。不像摻雜物擴(kuò)散需要高的退火溫度，硅化過程中可以低很多的硅 化退火溫度即可發(fā)生界面離析(interfacial segregation)。于一實施例中，在第一溫度下進(jìn)行的第一退火工藝是用來形成包括多相 (multiple phases)的金屬硅化物。于一實施例中，第一溫度約280°C至約700°C。舉例來 說，在第一退火工藝之后，可形成多個金屬硅化物包括MSi、MSi2及/或禮一丨。在去除任何 未反應(yīng)的金屬硅化物57之后，接著進(jìn)行第二退火工藝以均勻化(homogenize)金屬硅化物。 舉例來說，在進(jìn)行第二退火工藝之后，會形成單相結(jié)構(gòu)(single phase)，包括單一金屬硅化 物相結(jié)構(gòu)(mono silicidephase ；MSi) 0然后在金屬硅化層59上形成接點(未顯示)。然 后進(jìn)行一般的工藝，其包括金屬化(metallization)工藝。
圖11a-圖11c，其包括圖11a至圖1 lc，顯示在移除未反應(yīng)的金屬層57 (參照圖10) 之后的晶體管200。在硅化退火工藝之后，蝕刻移除未反應(yīng)的金屬層57。圖lib比較沿圖 11a的lib線在進(jìn)行硅化退火工藝之前與之后的摻雜濃度。請參照圖11b，由于摻雜物傾向 從金屬硅化層59離析，因此摻雜的半導(dǎo)體層55與金屬硅化層59之間的界面的摻雜濃度會 增加。因此，摻雜的半導(dǎo)體層55中的最終摻雜輪廓(D2)會高于剛沉積的摻雜輪廓(D1)的 最大濃度。圖11c顯示沿圖11a的11c線的剖面圖。請參照圖11c，源極/漏極區(qū)域39通 過通道11分開，并包括金屬硅化層59。柵極電極42、柵極介電質(zhì)40與間隙壁36已在如前 述附圖中的工藝中作說明。圖12a-圖12c，顯示圖5至圖11a-圖11c中所述工藝的其他實施例。與圖8至 圖11a-圖11c 一樣，圖12a顯示沿圖7c的7b_7b線的晶體管100在進(jìn)行接續(xù)工藝之后的 剖面圖。圖12b顯示沿圖12a的12b-12b線在硅化工藝后的一維(1-D)摻雜物輪廓，且圖 12c顯示沿圖12a的12c-12c線的剖面圖。與前述實施例不同，在此實施例中，硅化工藝會形成晶體管100的源極/漏極區(qū)域 39。因此，與前述實施例不同，在此實施例中，略過源極/漏極的注入工藝，并延長硅化退火 工藝以形成較厚的金屬硅化區(qū)域。根據(jù)上述，除了如下所述的改變之外，此實施例會進(jìn)行與 圖5至圖7中所述相同的工藝。如圖8中所述的，形成摻雜的半導(dǎo)體層55 (參照圖8)。然 而，與圖8不同的是，在形成摻雜的半導(dǎo)體層55之前并沒有進(jìn)行源極/漏極的注入工藝。再 者，與前述實施例不同的是，此實施例也避開漏極延伸的注入工藝。因此，可避免為了活化 源極/漏極摻雜物而進(jìn)行的高溫工藝，因而簡化了工藝。沉積金屬層57 (參照圖9)，如同 參照圖9形成剛沉積的摻雜物輪廓D1 (如圖9b中所示)中所述的內(nèi)容。金屬層57的厚度 可為任何合適的厚度，例如約lOOnm或更薄。于一實施例中，金屬層57的厚度約20nm至約 50nmo與前述(圖10中所述)的實施例相同，對金屬層57進(jìn)行退火工藝以形成金屬硅 化層59。然而，與前述實施例不同的是，此實施例硅化退火的時間更長，且硅化工藝會完全 地消耗摻雜的半導(dǎo)體層55。再者，金屬硅化工藝將部分的鰭狀物28轉(zhuǎn)變成金屬硅化層59。 即使摻雜的半導(dǎo)體層55完全地被消耗掉，金屬硅化層59與鰭狀物28之間的界面仍包括富 含摻雜物的區(qū)域56。富含摻雜物的區(qū)域56的形成是由于在硅化過程中摻雜原子傾向從金 屬硅化層59離析所造成(如圖9中所述)。這會造成富含摻雜物的區(qū)域56超前移動的金 屬硅化物界面。如圖12b中所示，當(dāng)硅化工藝消耗掉摻雜的半導(dǎo)體層55時，摻雜的半導(dǎo)體層 55(參照圖11a-圖11c)與金屬硅化層59之間的界面的摻雜濃度會增加(參照圖lib所 述的內(nèi)容)。在消耗掉摻雜的半導(dǎo)體層55之后，摻雜原子超前并沿著移動的金屬硅化物遷 移，形成具有高的摻雜濃度的動態(tài)(dynamic)摻雜輪廓D3。停止當(dāng)硅化工藝時，動態(tài)摻雜 輪廓D3形成具有高的摻雜濃度的區(qū)域(富含摻雜物的區(qū)域56)。在各種實施例中，富含摻 雜物的區(qū)域56中的摻雜物劑量與剛沉積的摻雜半導(dǎo)體層55中的摻雜物劑量(摻雜物輪廓 D1的劑量)大約相同。利用此實施例，可不進(jìn)行任何凹蝕鰭狀物28的工藝形成蕭特基能障低的自對準(zhǔn) 金屬硅化源極/漏極區(qū)域。在一些實施例中，可在形成摻雜的半導(dǎo)體層55之前，視需要在 鰭狀物28中形成額外的凹槽以將金屬硅化物的厚度減至最小化。圖12c顯示最終晶體管100沿圖12a的12C-12C線的剖面圖。柵極電極42、柵極介電質(zhì)40與間隙壁36已在如前 述附圖(看圖7)中的工藝中作說明。雖然以上圖5至圖12a-圖12c中所述的實施例顯示制造具有兩個鰭狀物28的裝 置，然而在各種實施例中，也可能有其他合適的結(jié)合。同樣地，可使用上述實施例制造其他 類型的裝置，包括環(huán)繞式柵極裝置與垂直晶體管。于一實施例中，為了形成環(huán)繞式柵極裝 置，在(利用合適的工藝)形成環(huán)繞鰭狀物的柵極電極42之后，用以形成源極/漏極區(qū)域 的部分鰭狀物會露出來。圖8至圖11a-圖11c及/或圖12a-圖12c中所顯示的工藝步驟 可用來形成環(huán)繞式柵極裝置，如圖3中所示的晶體管。在各種實施例中，可使用上述方法制 造包括非平坦晶體管的其他類型晶體管的接點。圖13至圖16顯示利用本發(fā)明實施例制造非平坦晶體管的工藝。圖13至圖16顯 示沿圖7c的7b-7b線的晶體管400在后續(xù)工藝的剖面圖。與前述實施例不同，在此實施例 中，摻雜的半導(dǎo)體層與金屬硅化物形成在凸起的源極/漏極結(jié)構(gòu)上。工藝進(jìn)行至如先前參照圖5至圖7所述的實施例，形成柵極介電質(zhì)與柵極電極 (如圖7中所示)。然后，在柵極介電質(zhì)與柵極電極上形成柵極間隙壁(未顯示)，而未在 鰭狀物28的側(cè)壁上形成柵極間隙壁。可視需要進(jìn)行延伸注入(extension implant)工藝 以摻雜鰭狀物28露出的部分。于一實施例中，延伸注入工藝為大斜角度且低能量的注入工 藝。假如要形成NM0S晶體管，延伸注入工藝會以n型摻雜物摻雜鰭狀物28露出的部分，假 如要形成PM0S晶體管，延伸注入工藝會以p型摻雜物摻雜鰭狀物28露出的部分。可視需 要進(jìn)行連續(xù)多重旋轉(zhuǎn)的斜角(angled)或傾斜的(tilted)暈注入工藝(halo implant)。舉 例來說，于一實施例中，可進(jìn)行相反摻雜注入工藝(counter doping implant)，其注入角度 相對于縱軸大于45°，并相對于柵極電極旋轉(zhuǎn)45°、135°、225°與315°。在延伸注入工 藝之后可形成額外的間隙壁。請參照圖13，進(jìn)行選擇性外延成長工藝以形成半導(dǎo)體材料51。半導(dǎo)體材料51形 成非平坦晶體管400的源極/漏極區(qū)域39 (凸起的源極/漏極)。于一實施例中，半導(dǎo)體 材料51的材料與基底20相同，且外延地成長在鰭狀物28上。在其他實施例中，半導(dǎo)體材 料51的材料與基底20不同，舉例來說，半導(dǎo)體材料51可包括硅鍺(silicon germanium ； SiGe)、碳化硅(silicon carbon ；SiC)等等。由于是利用選擇性外延沉積工藝形成半導(dǎo)體 材料51，其并不會成長在柵極介電質(zhì)與柵極電極(圖7中所說明的柵極介電質(zhì)與柵極電) 上。外延成長包括縱向成長與橫向成長。因此，假如形成的晶體管包括多個鰭狀物 (指狀(fingered)晶體管)時，從一鰭狀物28成長的半導(dǎo)體材料51部分最終會與從鄰近 的鰭狀物28成長的半導(dǎo)體材料51部分連結(jié)。如圖13中所示，外延成長的半導(dǎo)體材料51 形成連續(xù)的區(qū)域?；蛘?，可放大鰭狀物28之間的隔開距離，以使半導(dǎo)體材料51不會形成連 續(xù)的薄膜。更確切地說，在此實施例中，各個鰭狀物28會形成包括半導(dǎo)體材料51的分開凸 起的源極/漏極區(qū)域。在成長半導(dǎo)體材料51的過程中，可臨場摻雜p型雜質(zhì)或n型雜質(zhì)，且因此最終 的半導(dǎo)體材料51可為p型或n型。半導(dǎo)體材料51的雜質(zhì)濃度可介于約lXlC^/cm3至約 5X 1020/cm3。在一些實施例中，當(dāng)半導(dǎo)體材料51為預(yù)先摻雜(pre-doped)時，半導(dǎo)體材料51可
12通過注入工藝而更進(jìn)一步地?fù)诫s。在各種實施例中，注入工藝可為斜角并包括多重旋轉(zhuǎn)的 工藝。于一實施例中，假如要在非平坦晶體管區(qū)101中形成PM0S晶體管時，會遮蔽對應(yīng)NM0S 晶體管的區(qū)域，并注入P型雜質(zhì)至PM0S晶體管區(qū)域中?；蛘撸偃缫诜瞧教咕w管區(qū)101 中形成NM0S晶體管時，會遮蔽對應(yīng)PM0S晶體管的區(qū)域，并注入n型雜質(zhì)至NM0S晶體管區(qū) 域中。可使用尖峰式退火工藝(spike anneal)或第二微退火工藝活化注入的摻雜物，由此 形成源極/漏極區(qū)域39。請參照圖14，在形成合適的間隙壁之后，使用選擇性外延成長工藝形成摻雜的半 導(dǎo)體層55。在一些實施例中，如果不需要進(jìn)行源極/漏極注入工藝，可使用單一外延工藝沉 積半導(dǎo)體材料51與摻雜的半導(dǎo)體層55。選擇性外延成長工藝在源極/漏極區(qū)域39的頂表 面與側(cè)表面上形成摻雜的半導(dǎo)體材料層。根據(jù)下方薄膜(舉例來說，半導(dǎo)體材料51)與沉積 材料的情況，摻雜的半導(dǎo)體層55可能具有結(jié)合(merge together)或分開(separate out) 的面(facet)。不同結(jié)晶面上的不同表面具有不同的生長速度。利用控制成長表面的橫向 與縱向成長速度及表面能，能夠在下方的半導(dǎo)體材料51上形成連續(xù)的薄膜。連續(xù)的薄膜能 夠?qū)⒅笮纬傻慕饘俟杌瘜拥钠娮铚p至最小化。在各種實施例中，摻雜的半導(dǎo)體層55包 括摻雜的硅區(qū)域，而在一些實施例中，摻雜的半導(dǎo)體層55包括摻雜的碳化硅(doped SiC)、 摻雜的硅鍺(doped SiGe)或摻雜的鍺(doped Ge)。圖15顯示在沉積金屬層57之后的半導(dǎo)體裝置。在沉積金屬層57之前，清潔摻雜 的半導(dǎo)體層55的表面以移除可能存在的原生氧化層及其他污染物。清潔工藝可包括任何 合適的工藝，例如濕式清潔或臨場等離子體處理工藝。與前述實施例相同，金屬層57沉積 在摻雜的半導(dǎo)體層55上。在各種實施例中，金屬層57是使用任何合適的方法沉積，例如濺 鍍法、物理氣相沉積法與化學(xué)氣相沉積法。金屬層57包括合適的金屬，例如Ni、Co、Ta、Ti、W、Mo、Pd、NiAl、Pt、鑭系元素或這 些金屬的合金。在各種實施例中，PM0S晶體管的金屬層57包括鎳、鉬、鈀、鈷或上述的組合 與類似的材料。在各種實施例中，NM0S晶體管的金屬層57包括鎳、鋁、鑭系元素或上述的 組合與類似的材料。于一實施例中，金屬層57包括摻雜有鑭系元素的鎳，其中鑭系元素包 括例如La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr及/或Er。金屬層57可具有任何合適的厚度，例如 約20nm或更薄。于一實施例中，金屬層57的厚度約5nm至約10nm。圖16顯示對金屬層進(jìn)行退火工藝以形成金屬硅化層59之后的半導(dǎo)體裝置。在硅 化退火工藝之后，蝕刻移除未反應(yīng)的金屬層57。圖16也顯示富含摻雜物的區(qū)域56，其形成 在留下的摻雜的半導(dǎo)體層55中。在各種實施例中，金屬硅化工藝可將所有的摻雜的半導(dǎo)體 層55都消耗掉，而只留下富含摻雜物的區(qū)域56。然后進(jìn)行一般的工藝，包括金屬化工藝。雖然以上圖13至圖16中所述的實施例顯示制造至少具有兩個鰭狀物28的裝置， 然而在各種實施例中，也可能有其他合適的結(jié)合。舉例來說，假如圖13至圖16中所述的方 法是用來制造具有單一鰭狀物的裝置時，可形成對應(yīng)圖2中所述實施例的裝置。同樣地，可 使用上述實施例制造其他類型的裝置，包括環(huán)繞式柵極裝置與垂直晶體管。在各種實施例 中，可使用上述方法制造包括非平坦晶體管的其他類型晶體管的接點。雖然本發(fā)明已以較佳實施例公開如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域 普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保 護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種非平坦晶體管的制造方法，包括在一半導(dǎo)體鰭狀物的第一部分上形成一通道區(qū)域，該半導(dǎo)體鰭狀物包括一頂表面與側(cè)壁；在該半導(dǎo)體鰭狀物的通道區(qū)域上形成一柵極電極；使用一選擇性外延成長工藝在該柵極電極的相對側(cè)的該半導(dǎo)體鰭狀物的頂表面與側(cè)壁上成長一臨場摻雜的半導(dǎo)體層；以及將至少部分的該摻雜的半導(dǎo)體層轉(zhuǎn)變成一富含摻雜物的區(qū)域。
2.如權(quán)利要求1所述的非平坦晶體管的制造方法，其中在該選擇性外延成長工藝之 后，該摻雜的半導(dǎo)體層包括一第一摻雜濃度，且其中在該轉(zhuǎn)變工藝之后，該富含摻雜物的區(qū) 域中的摻雜尖峰濃度大于該第一摻雜濃度。
3.如權(quán)利要求1所述的非平坦晶體管的制造方法，其中該富含摻雜物的區(qū)域?qū)?zhǔn)一金 屬硅化層，且其中所有的該摻雜的半導(dǎo)體層轉(zhuǎn)變成該金屬硅化層。
4.如權(quán)利要求1所述的非平坦晶體管的制造方法，其中至少部分的該富含摻雜物的區(qū) 域設(shè)置在該柵極電極下方。
5.如權(quán)利要求1所述的非平坦晶體管的制造方法，其中轉(zhuǎn)變至少部分的該摻雜的半導(dǎo) 體層包括在該摻雜的半導(dǎo)體層上沉積一金屬層；以及將至少部分的該金屬層與至少部分的該摻雜的半導(dǎo)體層轉(zhuǎn)變成一金屬硅化層，由此形 成一富含摻雜物的區(qū)域，該富含摻雜物的區(qū)域鄰接該金屬硅化層。
6.如權(quán)利要求5所述的非平坦晶體管的制造方法，其中該金屬硅化層形成該非平坦晶 體管的一源極/漏極區(qū)域，且其中該金屬硅化層與該富含摻雜物的區(qū)域之間的一界面形成一蕭特基能障。
7.如權(quán)利要求5所述的非平坦晶體管的制造方法，還包括在成長該摻雜的半導(dǎo)體層之 前形成一源極/漏極區(qū)域。
8.如權(quán)利要求5所述的非平坦晶體管的制造方法，其中該金屬硅化層包括一金屬，擇 自由Ni、Al、La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr、Er、Co、Pd、Pt與上述的組合所構(gòu)成的群組，且 其中該非平坦晶體管包括一雙重柵極、三重柵極或環(huán)繞式柵極晶體管。
9.一種非平坦晶體管，包括一鰭狀物，包括一頂表面與側(cè)壁，該鰭狀物包括一第一部分、第二部分與第三部分，該 第三部分設(shè)置在該第一部分與第二部分之間；一富含摻雜物的半導(dǎo)體層，設(shè)置在該鰭狀物的第一部分與第二部分中，該富含摻雜物 的半導(dǎo)體層包括一第一導(dǎo)電型態(tài)，其中該富含摻雜物的半導(dǎo)體層沿著與該鰭狀物的側(cè)壁平 行的方向具有一均一的厚度；一通道區(qū)域，設(shè)置在該鰭狀物的第三部分上，并包括一相反的第二導(dǎo)電型態(tài)；以及 一金屬硅化層，設(shè)置在該富含摻雜物的半導(dǎo)體層的頂表面與側(cè)壁上，其中該富含摻雜 物的半導(dǎo)體層自對準(zhǔn)該金屬硅化層。
10.如權(quán)利要求9所述的非平坦晶體管，其中該通道區(qū)域?qū)嶓w接觸該富含摻雜物的半 導(dǎo)體層。
11.如權(quán)利要求10所述的非平坦晶體管，其中該金屬硅化層形成該非平坦晶體管的一源極/漏極區(qū)域，其中該金屬硅化層與該富含摻雜物的半導(dǎo)體層之間的一界面包括一蕭特 基能障，且其中在該界面處的該富含摻雜物的半導(dǎo)體層中的摻雜濃度大于在該界面處的該 金屬硅化層中的摻雜濃度。
12.如權(quán)利要求11所述的非平坦晶體管，其中在該界面處的該富含摻雜物的半導(dǎo)體層 的摻雜濃度大于約1019cm_3，其中該晶體管的主要電荷載子在該金屬硅化層與富含摻雜物 的半導(dǎo)體層之間的界面處的蕭特基能障高度小于約0. 2eV，其中該富含摻雜物的半導(dǎo)體層 的厚度小于約10nm。
13.如權(quán)利要求9所述的非平坦晶體管，還包括一柵極電極，設(shè)置在該通道區(qū)域上，該 柵極電極設(shè)置在部分該富含摻雜物的半導(dǎo)體層上。
14.如權(quán)利要求9所述的非平坦晶體管，其中該金屬硅化層包括一金屬，擇自由Ni、Al、 La、Er、Y、Yb、Dy、Gd、Ce、Tb、Pr、Er、Co、Pt、Pd 及上述的組合所構(gòu)成的群組。
15.如權(quán)利要求9所述的非平坦晶體管，其中該富含摻雜物的半導(dǎo)體層延伸環(huán)繞該鰭 狀物的底表面，該鰭狀物的底表面相對于該鰭狀物的頂表面，且其中該金屬硅化層延伸在 該富含摻雜物的半導(dǎo)體層的底表面下方。
全文摘要
本發(fā)明提供一種非平坦晶體管及其制造方法，其中制造方法包括在一半導(dǎo)體鰭狀物的第一部分上形成一通道區(qū)域，該半導(dǎo)體鰭狀物包括一頂表面與側(cè)壁；在該半導(dǎo)體鰭狀物的通道區(qū)域上形成一柵極電極；使用一選擇性外延成長工藝在該柵極電極的相對側(cè)上的該半導(dǎo)體鰭狀物的頂表面與側(cè)壁上成長一臨場摻雜的半導(dǎo)體層；以及將至少部分的該摻雜的半導(dǎo)體層轉(zhuǎn)變成一富含摻雜物的區(qū)域。
文檔編號H01L21/336GK101877317SQ201010171468
公開日2010年11月3日 申請日期2010年4月28日 優(yōu)先權(quán)日2009年4月29日
發(fā)明者孫詩平, 張正宏, 林經(jīng)祥, 董志航 申請人:臺灣積體電路制造股份有限公司