專利名稱：一種功率mosfet封裝體及其封裝方法
一種功率M0SFET封裝體及其封裝方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件封裝測(cè)試領(lǐng)域，尤其涉及一種功率M0SFET封裝體及其封 裝方法。
背景技術(shù)：
隨著電子工業(yè)的不斷發(fā)展，印刷電路板(PCB)上集成的器件越來(lái)越多，因此單個(gè) 器件的小型化已經(jīng)成為器件封裝工藝發(fā)展的必然趨勢(shì)。單個(gè)器件占有更小的面積能夠使單 位面積的PCB上能夠容納更多的器件，從而為板卡的設(shè)計(jì)者在小型化和高性能之間提供更 大的選擇空間。CMOS電路是PCB上最為常見(jiàn)的電路單元，一個(gè)CMOS電路通常需要若干個(gè)NM0S和 若干個(gè)PM0S，一個(gè)例如CMOS反相器至少需要一個(gè)NM0S和一個(gè)PM0S。早期的單電源S08封 裝占用PCB面積為5mmX6mm，但由于是單管封裝，因此需要采用兩個(gè)封裝體才能夠?qū)崿F(xiàn)一 個(gè)基本的CMOS單元。取而代之的是雙電源PAK S08封裝體，該封裝體雖然在單體中同時(shí)封 入了兩個(gè)M0SFET，但是由于這種封裝結(jié)構(gòu)的高側(cè)和低側(cè)的兩個(gè)柵極引線必須在PCB板上相 交，因此必須使用至少有兩層的PCB板，從而提高了應(yīng)用成本，不利于廣泛推廣應(yīng)用?，F(xiàn)有 技術(shù)中最為成熟的封裝結(jié)構(gòu)應(yīng)當(dāng)是雙電源5060-8L系列芯片，該系列芯片占用了 5mmX6mm 的PCB板面積，實(shí)現(xiàn)了雙管封裝，并且PCB布線能夠在單層內(nèi)實(shí)現(xiàn)。從現(xiàn)有技術(shù)的發(fā)展路徑可以看出，降低封裝體占用面積和PCB設(shè)計(jì)的復(fù)雜度一直 是本領(lǐng)域內(nèi)技術(shù)人員一直追求的目標(biāo)。

發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問(wèn)題是，提供一種功率M0SFET的封裝方法以及封裝體，進(jìn) 一步降低封裝體占用面積，并且管腳位置設(shè)置合理，易于PCB布線設(shè)計(jì)。為了解決上述問(wèn)題，本發(fā)明提供了一種功率M0SFET封裝體，包括第一芯片、第二 芯片和引線框架，所述第一和第二芯片均為功率M0SFET芯片，每個(gè)芯片的正面均設(shè)置有一 源極和一柵極，背面設(shè)置有一漏極，所述引線框架具有多個(gè)引腳，兩個(gè)芯片并列貼裝在引線 框架上，第一芯片的正面和第二芯片的背面朝向引線框架，第二芯片背面的漏極與第一芯 片的源極貼裝在引線框架的同一引腳上。作為可選的技術(shù)方案，所述第一芯片和第二芯片同引線框架之間的連接方式各自 分別選自于導(dǎo)電焊料相互焊接和導(dǎo)電薄膜相互粘貼中的一種。其中，第一芯片同弓I線框架 之間的連接方式優(yōu)選采用導(dǎo)電薄膜相互粘貼，第二芯片同引線框架之間的連接方式優(yōu)選采 用導(dǎo)電焊料相互焊接。作為可選的技術(shù)方案，所述導(dǎo)電薄膜的厚度范圍是10 y m至50 y m。作為可選的技術(shù)方案，第一芯片正面的源極和柵極以及第二芯片背面的漏極與引 線框架對(duì)應(yīng)的引腳之間采用導(dǎo)電金屬片相互連接。本發(fā)明進(jìn)一步提供了一種上述封裝體的制造方法，包括如下步驟提供兩種晶圓，所述兩種晶圓分別具有多個(gè)待封裝的第一芯片或者第二芯片，每個(gè)芯片的正面均設(shè)置有一 源極和一柵極，背面設(shè)置有一漏極；在每個(gè)第一芯片的正面以及每個(gè)第二芯片的背面的焊 盤(pán)上粘貼導(dǎo)電薄膜，所述導(dǎo)電薄膜的上下表面均具有粘性；將粘貼有導(dǎo)電薄膜的兩種晶圓 都切割成獨(dú)立的第一芯片和第二芯片；將導(dǎo)電薄膜與引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而 將第一芯片和第二芯片粘貼在引線框架上，第二芯片背面的漏極與第一芯片的源極貼裝在 引線框架的同一引腳；將第一芯片的背面與第二芯片的正面的焊盤(pán)電學(xué)連接至引線框架對(duì) 應(yīng)的引腳上。作為可選的技術(shù)方案，所述在焊盤(pán)表面粘貼導(dǎo)電薄膜的步驟進(jìn)一步包括提供一 支撐層；在所述支撐層的表面上形成一層連續(xù)的導(dǎo)電薄膜；圖形化所述導(dǎo)電薄膜，使其位 置和形狀與焊盤(pán)相互對(duì)應(yīng)；將焊盤(pán)與圖形化的導(dǎo)電薄膜相互對(duì)準(zhǔn)，從而將晶圓粘貼在所述 支撐層的表面上；將支撐層移除，從而將圖形化的導(dǎo)電薄膜粘貼在晶圓表面的焊盤(pán)上。作為可選的技術(shù)方案，所述導(dǎo)電薄膜的兩個(gè)表面具有不同的粘附強(qiáng)度，并采用粘 附強(qiáng)度較低的一個(gè)表面與支撐層相互粘貼，以有利于粘貼至焊盤(pán)后將支撐層移除。本發(fā)明進(jìn)一步提供了一種上述封裝體的制造方法，包括如下步驟提供兩種晶圓， 所述兩種晶圓分別具有多個(gè)待封裝的第一芯片或者第二芯片，每個(gè)芯片的正面均設(shè)置有一 源極和一柵極，背面設(shè)置有一漏極；在每個(gè)第一芯片的正面粘貼導(dǎo)電薄膜，所述導(dǎo)電薄膜的 上下表面均具有粘性；將兩種晶圓各自切割成獨(dú)立的第一芯片和第二芯片；將導(dǎo)電薄膜與 引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而將第一芯片粘貼在引線框架上；采用導(dǎo)電焊料將第二 芯片焊接在引線框架對(duì)應(yīng)的引腳上，第二芯片背面的漏極與第一芯片的源極貼裝在引線框 架的同一引腳；將第一芯片的背面與第二芯片的正面的焊盤(pán)電學(xué)連接至引線框架對(duì)應(yīng)的引 腳上。作為可選的技術(shù)方案，所述將第二芯片焊盤(pán)焊接至引線框架對(duì)應(yīng)的引腳上的步驟 中，采用的是片式焊接工藝。應(yīng)用于CMOS電路中雙M0SFET封裝結(jié)構(gòu)中，一個(gè)M0SFET (例如PM0S)的源極和另一 個(gè)M0SFET (例如NM0S)的漏極通常是串接在一起的，這樣便于后續(xù)在電路中的應(yīng)用，本發(fā)明 所述的封裝結(jié)構(gòu)利用了這一特點(diǎn)，將兩個(gè)M0SFET芯片顛倒貼裝在引線框架上，并將一個(gè)芯 片的漏極和另一個(gè)芯片的源極貼裝在同一引腳上，這樣即降低了芯片的體積，又實(shí)現(xiàn)了兩 個(gè)芯片的互聯(lián)。具體地說(shuō)，現(xiàn)有技術(shù)中為了實(shí)現(xiàn)一個(gè)芯片源極和另一個(gè)芯片漏極之間的互 聯(lián)，或者采用一個(gè)跨越芯片正面和背面的引線，或者把兩個(gè)芯片上下交錯(cuò)放置，而無(wú)論何種 方法都會(huì)增加最終封裝體的厚度，不利于降低芯片體積和提高散熱效率。本發(fā)明所述方法 將兩個(gè)芯片顛倒放置，避免了增加封裝體的厚度，并且芯片直接貼裝在引線框架的管腳上， 有利于提高封裝體的散熱效率。

附圖1所示是本發(fā)明一具體實(shí)施方式
所述封裝體制作方法的實(shí)施步驟示意圖；附圖2至附圖13所示是本發(fā)明一具體實(shí)施方式
的工藝示意圖；附圖14所示是本發(fā)明另一具體實(shí)施方式
所述封裝體制作方法的實(shí)施步驟示意 圖。
具體實(shí)施方式下面結(jié)合附圖對(duì)本發(fā)明提供的一種功率M0SFET封裝體及其封裝方法的具體實(shí)施 方式做詳細(xì)說(shuō)明。附圖1所示是本具體實(shí)施方式
所述封裝體制作方法的實(shí)施步驟示意圖，包括步驟S100，提供兩種晶圓，所述兩種晶圓分別具有多個(gè)待封裝的第一芯片或者第 二芯片，每個(gè)芯片的正面均設(shè)置有一源極和一柵極，背面設(shè)置有一漏極；步驟S110，在每個(gè) 第一芯片的正面以及每個(gè)第二芯片的背面的焊盤(pán)上粘貼導(dǎo)電薄膜，所述導(dǎo)電薄膜的上下表 面均具有粘性；步驟S120，將粘貼有導(dǎo)電薄膜的兩種晶圓都切割成獨(dú)立的第一芯片和第二 芯片；步驟S130，將導(dǎo)電薄膜與引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而將第一芯片和第二芯 片粘貼在引線框架上，第二芯片背面的漏極與第一芯片的源極貼裝在引線框架的同一引 腳；步驟S140，將第一芯片的背面與第二芯片的正面的焊盤(pán)電學(xué)連接至引線框架對(duì)應(yīng)的引 腳上。附圖2至附圖13所示是本具體實(shí)施方式
的工藝示意圖。附圖2所示，參考步驟S100，提供兩種晶圓，所述兩種晶圓分別具有多個(gè)待封裝 的第一芯片或者第二芯片，每個(gè)芯片的正面均設(shè)置有一源極和一柵極，背面設(shè)置有一漏極。 (芯片表面電極在圖中未示出。)附圖2僅以具有多個(gè)第一芯片的晶圓191為例給予說(shuō)明， 對(duì)另一種具有第二芯片的晶圓的加工方法與此相同，不再重復(fù)展示。參考步驟S110，在每個(gè)第一芯片的正面以及每個(gè)第二芯片的背面的焊盤(pán)上粘貼導(dǎo) 電薄膜，所述導(dǎo)電薄膜的上下表面均具有粘性。接下來(lái)以晶圓191為例，詳細(xì)敘述在第一芯 片正面的源極和柵極表面形成導(dǎo)電薄膜的工藝步驟。本步驟在第一芯片正面的源極和柵極表面形成導(dǎo)電薄膜的工藝可以采用如下步 驟步驟S111，提供一支撐層；步驟S112，在所述支撐層的表面上形成一層連續(xù)的導(dǎo)電薄 膜；步驟S113，圖形化所述導(dǎo)電薄膜，使其位置和形狀與焊盤(pán)相互對(duì)應(yīng)；步驟S114，將焊盤(pán) 與圖形化的導(dǎo)電薄膜相互對(duì)準(zhǔn)，從而將晶圓粘貼在所述支撐層的表面上；步驟S115，將支 撐層移除，從而將圖形化的導(dǎo)電薄膜粘貼在晶圓表面的焊盤(pán)上。附圖3所示，參考步驟S111，提供一支撐層180。所述支撐層180用于粘貼并圖形化導(dǎo)電薄膜，因此對(duì)于支撐層180的材料選擇較 為寬泛。所述支撐層180可以是任意一種能夠提供平整表面的單層結(jié)構(gòu)，本具體實(shí)施方式
中是封裝領(lǐng)域內(nèi)常見(jiàn)的藍(lán)膜，在其他的實(shí)施方式中也可以是硅晶圓或者玻璃片，甚至可以 是采用不銹鋼等金屬材料制成的平板。附圖4所示，參考步驟S112，在所述支撐層180的表面上形成一層連續(xù)的導(dǎo)電薄膜 170。本具體實(shí)施方式
中所述導(dǎo)電薄膜的形成方法采用粘貼的方法，即將預(yù)先提供的連 續(xù)導(dǎo)電薄膜粘貼在作為支撐層的藍(lán)膜上。在其他的實(shí)施方式也可以采用旋涂或者噴涂等方 法將能夠形成導(dǎo)電薄膜的材料涂覆在支撐層180的表面，并經(jīng)過(guò)固化處理后形成連續(xù)的固 態(tài)導(dǎo)電薄膜170。所述導(dǎo)電薄膜是含有金屬成分的樹(shù)脂薄膜。所述金屬尤其可以是銀，所述含有金 屬成分的樹(shù)脂薄膜中還可以進(jìn)一步含有焊料以有利于增加粘性和提高薄膜的導(dǎo)電性。所述薄膜的厚度范圍是lOiim至50iim。
附圖5所示，參考步驟S113，圖形化所述導(dǎo)電薄膜170，使其位置和形狀與晶圓191 正面的焊盤(pán)(圖中未示出)相互對(duì)應(yīng)。本實(shí)施方式中以獨(dú)立的導(dǎo)電薄膜凸塊171 176表 示圖形化后形成的圖形化結(jié)構(gòu)。本步驟圖形化導(dǎo)電薄膜170采用的工藝包括通過(guò)對(duì)晶圓191正面焊盤(pán)位置進(jìn)行 識(shí)別；將該圖形映射到薄膜塑形設(shè)備中；采用薄膜塑形設(shè)備將導(dǎo)電薄膜170圖形化成與焊 盤(pán)圖形相對(duì)應(yīng)的形狀，并將多余的部分移除。根據(jù)預(yù)定的圖形對(duì)薄膜進(jìn)行塑性是本領(lǐng)域內(nèi) 常見(jiàn)的工藝，此處不再贅述。附圖6所示，參考步驟S114，將晶圓191正面的焊盤(pán)(圖中未示出)與圖形化的導(dǎo) 電薄膜170相互對(duì)準(zhǔn)，從而將晶圓191粘貼在所述支撐層180的表面上。附圖7所示，參考步驟S115，將支撐層180移除，從而將圖形化的導(dǎo)電薄膜170粘 貼在晶圓191表面的焊盤(pán)上。本具體實(shí)施方式
中所采用的導(dǎo)電薄膜170的兩個(gè)表面具有不同的粘附強(qiáng)度，并采 用粘附強(qiáng)度較低的一個(gè)表面與支撐層180相互粘貼，以有利于粘貼晶圓191后將支撐層180 移除，因此在本步驟中可以直接將支撐層180取下，而導(dǎo)電薄膜凸塊171 176由于和晶圓 191之間的粘附強(qiáng)度較大，因此不會(huì)隨支撐層180取下，而是保留在晶圓191的表面。在其他的實(shí)施方式中，如果采用的導(dǎo)電薄膜170的兩個(gè)表面的粘附強(qiáng)度是相同 的，也可以采用選擇性加熱的方法加熱支撐層180 (對(duì)應(yīng)導(dǎo)電薄膜凸塊171 176在高溫下 粘附強(qiáng)度降低的情況)或者晶圓191 (對(duì)應(yīng)導(dǎo)電薄膜凸塊171 176在高溫下粘附強(qiáng)度增 加的情況)以改變導(dǎo)電薄膜凸塊171 176上下表面的粘附強(qiáng)度，達(dá)到剝離的目的。如果 支撐層180采用的是易于腐蝕的物質(zhì)如玻璃等，也可以采用腐蝕等方法除去支撐層180?？?之，本步驟中應(yīng)當(dāng)根據(jù)導(dǎo)電薄膜和支撐層的物理化學(xué)性質(zhì)選擇合適的移除支撐層180。以上步驟S111至步驟S115是本具體實(shí)施方式
所采用的一種形成導(dǎo)電薄膜的工 藝，在其他的具體實(shí)施方式
中，也可以采用直接在每個(gè)焊盤(pán)上利用電腦顯微識(shí)別的方法操 縱機(jī)械臂逐個(gè)粘貼薄膜的方法，或者利用焊盤(pán)表面的金屬特性，自組裝選擇性形成導(dǎo)電薄 膜。具有第二芯片的晶圓也可以采用上述的各種方法形成導(dǎo)電薄膜。附圖8所示，參考步驟S120，將粘貼有導(dǎo)電薄膜的兩種晶圓都切割成獨(dú)立的第一 芯片和第二芯片。此步驟為本領(lǐng)域內(nèi)常見(jiàn)的劃片工藝，此處不再贅述。參考步驟S130，將導(dǎo)電薄膜與引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而將第一芯片和 第二芯片粘貼在引線框架上，第二芯片背面的漏極與第一芯片的源極貼裝在引線框架的同 一引腳。附圖9和附圖10所示是粘貼完畢后的結(jié)構(gòu)示意圖，其中附圖9是俯視圖，附圖10 是仰視圖，粘貼后的結(jié)構(gòu)包括第一芯片110、第二芯片120和引線框架130，所述引線框架 130具有多個(gè)引腳，本具體實(shí)施方式
中包括131、132、133、134和135，第一芯片110和第二 芯片120并列貼裝在引線框架130上，第一芯片110的正面和第二芯片120的背面朝向引 線框架130。第二芯片120背面的漏極與第一芯片110的源極貼裝在引線框架130的同一 引腳133上。繼續(xù)參考步驟S140，將第一芯片110的背面與第二芯片120的正面的焊盤(pán)電學(xué) 連接至引線框架對(duì)應(yīng)的引腳上。具體地說(shuō)，將第一芯片110的背面的漏極電學(xué)連接至引腳 135，將第二芯片120正面的源極和柵極分別電學(xué)連接至引腳131和132。
本具體實(shí)施方式
采用的是片式焊接(Clip Bond)工藝。該工藝采用片狀金屬(例 如銅片)代替引線焊接中的金屬線，實(shí)現(xiàn)芯片焊盤(pán)和引線框架管腳之間的電學(xué)連接，由于 片狀金屬的橫截面接和表面積均大于金屬線，因此所獲得的電學(xué)連接結(jié)構(gòu)具有更底的串聯(lián) 電阻和更高的散熱效果。本步驟實(shí)施完畢后的結(jié)構(gòu)視圖請(qǐng)參見(jiàn)附圖11。附圖11所示是本具體實(shí)施方式
上述步驟實(shí)施完畢后所獲得的封裝體的立體結(jié)構(gòu) 示意圖，包括第一芯片110、第二芯片120、引線框架130以及導(dǎo)電金屬片141、142和143， 所述第一芯片110和第二芯片120均為功率M0SFET芯片。第一芯片110和第二芯片120的正面均設(shè)置有一源極和一柵極，背面設(shè)置有一漏 極(芯片表面電極在圖中未示出)。所述引線框架130具有多個(gè)引腳，本具體實(shí)施方式
中包 括引腳131、132、133、134和135，在其他的具體實(shí)施方式
中，可以根據(jù)所采用芯片的焊盤(pán)數(shù) 目增加或者減少引腳的數(shù)目。第一芯片110和第二芯片120并列貼裝在引線框架130上，第一芯片110的正面 和第二芯片120的背面朝向引線框架130。第二芯片120背面的漏極與第一芯片110的源 極貼裝在引線框架130的同一引腳133上。應(yīng)用于CMOS電路中雙M0SFET封裝結(jié)構(gòu)中，一 個(gè)M0SFET(例如PM0S)的源極和另一個(gè)M0SFET(例如NM0S)的漏極通常是串接在一起的，這 樣便于后續(xù)在電路中的應(yīng)用，本實(shí)施方式中的封裝結(jié)構(gòu)利用了這一特點(diǎn)，將兩個(gè)M0SFET芯 片顛倒貼裝在引線框架上，并將一個(gè)芯片的漏極和另一個(gè)芯片的源極貼裝在同一引腳上， 這樣即降低了芯片的體積，又實(shí)現(xiàn)了兩個(gè)芯片的互聯(lián)。具體地說(shuō)，現(xiàn)有技術(shù)中為了實(shí)現(xiàn)一個(gè) 芯片源極和另一個(gè)芯片漏極之間的互聯(lián)，或者采用一個(gè)跨越芯片正面和背面的引線，或者 把兩個(gè)芯片上下交錯(cuò)放置，而無(wú)論何種方法都會(huì)增加最終封裝體的厚度，不利于降低芯片 體積和提高散熱效率。本實(shí)施方式所述方法將兩個(gè)芯片顛倒放置，避免了增加封裝體的厚 度，并且芯片直接貼裝在引線框架的管腳上，有利于提高封裝體的散熱效率。從附圖10所示的封裝體立體結(jié)構(gòu)示意圖可以看出，兩個(gè)柵極的引腳分別位于封 裝體的兩側(cè)，單獨(dú)的源極和漏極的引腳也分別位于兩側(cè)，而兩個(gè)芯片共同的源極\漏極引 腳位于芯片中心，這樣的引腳排布也降低了后續(xù)PCB的設(shè)計(jì)的難度。所述第一芯片110和第二芯片120同引線框架130的引腳133和134之間采用導(dǎo) 電薄膜相互粘貼。導(dǎo)電薄膜的厚度范圍是10 ym至50 ym。導(dǎo)電薄膜是含有金屬成分的樹(shù) 脂薄膜。所述金屬可以是銀。導(dǎo)電薄膜層中進(jìn)一步含有焊料。相對(duì)于現(xiàn)有技術(shù)中的金屬球 (例如金球)焊接結(jié)構(gòu)而言，導(dǎo)電薄膜厚度薄，有利于進(jìn)一步降低芯片的厚度，并且使芯片 和引腳之間的距離更近，有利于芯片產(chǎn)生熱量更高效地通過(guò)引腳傳到到環(huán)境中去。第一芯片110正面的源極和柵極以及第二芯片120背面的漏極與引線框架130對(duì) 應(yīng)的引腳131、132和135之間采用導(dǎo)電金屬片141、142和143相互連接。片狀金屬(例如 銅片)代替引線焊接中的金屬線，實(shí)現(xiàn)芯片焊盤(pán)和引線框架管腳之間的電學(xué)連接，其優(yōu)點(diǎn) 在于片狀金屬的橫截面接和表面積均大于金屬線，因此所獲得的電學(xué)連接結(jié)構(gòu)具有更底的 串聯(lián)電阻和更高的散熱效果。在步驟S140實(shí)施完畢后，還需要繼續(xù)實(shí)施注塑和切割等步驟以獲得最終能夠應(yīng) 用在PCB上的封裝體。注塑過(guò)程中除了需要將引線框架的各個(gè)引腳暴露出來(lái)之外，還可以 進(jìn)一步選擇將導(dǎo)電金屬片141和143暴露出來(lái)。由于導(dǎo)電金屬片141和143直接連接至第 一芯片110和第二芯片120，因此將導(dǎo)電金屬片裸露出來(lái)有利于芯片更好地向環(huán)境中散熱，因此是一種優(yōu)選的技術(shù)方案。后續(xù)步驟均是本領(lǐng)域內(nèi)技術(shù)人員公知的工藝步驟，此處不再 贅述。附圖12和附圖13是本具體實(shí)施方式
最終封裝體10的結(jié)構(gòu)示意圖，附圖12是俯 視圖，附圖13是仰視圖。從附圖12的俯視圖中可以看到裸露的導(dǎo)電金屬片141和143，而 在附圖13的仰視圖中可以看到引腳131、132、133、134和135。附圖14所示是本發(fā)明的另一具體實(shí)施方式
的工藝流程圖。在另一具體實(shí)施方式
中，所述封裝體制作方法還可以包括步驟步驟S200，提供兩種晶圓，所述兩種晶圓分別具 有多個(gè)待封裝的第一芯片或者第二芯片，每個(gè)芯片的正面均設(shè)置有一源極和一柵極，背面 設(shè)置有一漏極；步驟S210，在每個(gè)第一芯片的正面粘貼導(dǎo)電薄膜，所述導(dǎo)電薄膜的上下表 面均具有粘性；步驟S220，將兩種晶圓各自切割成獨(dú)立的第一芯片和第二芯片；步驟S230， 將導(dǎo)電薄膜與引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而將第一芯片粘貼在引線框架上；步驟 S240，采用導(dǎo)電焊料將第二芯片焊接在引線框架對(duì)應(yīng)的引腳上，第二芯片背面的漏極與第 一芯片的源極貼裝在引線框架的同一引腳；步驟S250，將第一芯片的背面與第二芯片的正 面的焊盤(pán)電學(xué)連接至引線框架對(duì)應(yīng)的引腳上。在此具體實(shí)施方式
與前一實(shí)施方式不同的是，步驟S210中并不在第二芯片的背 面的焊盤(pán)上粘貼導(dǎo)電薄膜，而在步驟S230實(shí)施之后，實(shí)施一步驟S240，采用導(dǎo)電焊料將第 二芯片和引線框架焊接在一起，所述導(dǎo)電焊料中含有金屬成分和樹(shù)脂。由于采用焊料直接 焊接較粘貼圖形化的導(dǎo)電薄膜而言要簡(jiǎn)單許多，因此這樣做的優(yōu)點(diǎn)在于能夠降低工藝復(fù)雜 度，因此是一種優(yōu)選的技術(shù)方案。而在其他的實(shí)施方式中，第一芯片和引線框架之間的連接也可以選擇采用導(dǎo)電焊 料。但是由于第一芯片同引線框架的連接的部分是正面的源極和柵極，焊盤(pán)的面積第二芯 片背面的漏極焊盤(pán)相比面積要小很多，且源極和柵極的焊盤(pán)彼此距離較近，在焊接過(guò)程中 容易產(chǎn)生焊料外溢，嚴(yán)重的會(huì)將源極和柵極導(dǎo)通而使芯片失效。因此采用導(dǎo)電焊料連接第 一芯片和引線框架的技術(shù)方案雖然是可行的，但相比較而言，采用導(dǎo)電薄膜將第一芯片粘 貼在引線框架上的技術(shù)方案應(yīng)是優(yōu)選方案。以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人 員，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為 本發(fā)明的保護(hù)范圍。
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權(quán)利要求
一種功率MOSFET封裝體，包括第一芯片、第二芯片和引線框架，所述第一和第二芯片均為功率MOSFET芯片，每個(gè)芯片的正面均設(shè)置有一源極和一柵極，背面設(shè)置有一漏極，所述引線框架具有多個(gè)引腳，其特征在于兩個(gè)芯片并列貼裝在引線框架上，第一芯片的正面和第二芯片的背面朝向引線框架，第二芯片背面的漏極與第一芯片的源極貼裝在引線框架的同一引腳上。
2.根據(jù)權(quán)利要求1所述的功率M0SFET封裝體，其特征在于，所述第一芯片和第二芯片 同引線框架之間的連接方式各自分別選自于導(dǎo)電焊料相互焊接和導(dǎo)電薄膜相互粘貼中的一種。
3.根據(jù)權(quán)利要求2所述的功率M0SFET封裝體，其特征在于，所述導(dǎo)電焊料含有金屬和 樹(shù)脂。
4.根據(jù)權(quán)利要求2所述的功率M0SFET封裝體，其特征在于，所述導(dǎo)電薄膜是含有金屬 成分的樹(shù)脂薄膜。
5.根據(jù)權(quán)利要求3或4所述的功率M0SFET封裝體，其特征在于，所述金屬為銀。
6.根據(jù)權(quán)利要求2所述的超薄芯片的倒裝式封裝方法，其特征在于，所述導(dǎo)電薄膜的 厚度范圍是1011111至5011111。
7.根據(jù)權(quán)利要求1所述的功率M0SFET封裝體，其特征在于，第一芯片正面的源極和柵 極以及第二芯片背面的漏極與引線框架對(duì)應(yīng)的引腳之間采用導(dǎo)電金屬片相互連接。
8.—種權(quán)利要求1所述封裝體的制造方法，其特征在于，包括如下步驟提供兩種晶 圓，所述兩種晶圓分別具有多個(gè)待封裝的第一芯片或者第二芯片，每個(gè)芯片的正面均設(shè)置 有一源極和一柵極，背面設(shè)置有一漏極；在每個(gè)第一芯片的正面以及每個(gè)第二芯片的背面的焊盤(pán)上粘貼導(dǎo)電薄膜，所述導(dǎo)電薄 膜的上下表面均具有粘性；將粘貼有導(dǎo)電薄膜的兩種晶圓都切割成獨(dú)立的第一芯片和第二芯片；將導(dǎo)電薄膜與引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而將第一芯片和第二芯片粘貼在引線 框架上，第二芯片背面的漏極與第一芯片的源極貼裝在引線框架的同一引腳；將第一芯片的背面與第二芯片的正面的焊盤(pán)電學(xué)連接至引線框架對(duì)應(yīng)的引腳上。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述在焊盤(pán)表面粘貼導(dǎo)電薄膜的步驟進(jìn) 一步包括提供一支撐層；在所述支撐層的表面上形成一層連續(xù)的導(dǎo)電薄膜；圖形化所述導(dǎo)電薄膜，使其位置和形狀與焊盤(pán)相互對(duì)應(yīng)；將焊盤(pán)與圖形化的導(dǎo)電薄膜相互對(duì)準(zhǔn)，從而將晶圓粘貼在所述支撐層的表面上；將支撐層移除，從而將圖形化的導(dǎo)電薄膜粘貼在晶圓表面的焊盤(pán)上。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述導(dǎo)電薄膜的兩個(gè)表面具有不同的粘 附強(qiáng)度，并采用粘附強(qiáng)度較低的一個(gè)表面與支撐層相互粘貼，以有利于粘貼至焊盤(pán)后將支 撐層移除。
11.一種權(quán)利要求1所述封裝體的制造方法，其特征在于，包括如下步驟提供兩種晶圓，所述兩種晶圓分別具有多個(gè)待封裝的第一芯片或者第二芯片，每個(gè)芯 片的正面均設(shè)置有一源極和一柵極，背面設(shè)置有一漏極；在每個(gè)第一芯片的正面粘貼導(dǎo)電薄膜，所述導(dǎo)電薄膜的上下表面均具有粘性； 將兩種晶圓各自切割成獨(dú)立的第一芯片和第二芯片；將導(dǎo)電薄膜與引線框架對(duì)應(yīng)的引腳相互對(duì)準(zhǔn)，從而將第一芯片粘貼在引線框架上； 采用導(dǎo)電焊料將第二芯片焊接在引線框架對(duì)應(yīng)的引腳上，第二芯片背面的漏極與第一 芯片的源極貼裝在引線框架的同一引腳；將第一芯片的背面與第二芯片的正面的焊盤(pán)電學(xué)連接至引線框架對(duì)應(yīng)的引腳上。
12.根據(jù)權(quán) 利要求11所述的方法，其特征在于，所述將第二芯片焊盤(pán)焊接至引線框架 對(duì)應(yīng)的引腳上的步驟中，采用的是片式焊接工藝。
全文摘要
本發(fā)明提供了一種功率MOSFET封裝體，包括第一芯片、第二芯片和引線框架，所述第一和第二芯片均為功率MOSFET芯片，每個(gè)芯片的正面均設(shè)置有一源極和一柵極，背面設(shè)置有一漏極，所述引線框架具有多個(gè)引腳，兩個(gè)芯片并列貼裝在引線框架上，第一芯片的正面和第二芯片的背面朝向引線框架，第二芯片背面的漏極與第一芯片的源極貼裝在引線框架的同一引腳上。本發(fā)明將兩個(gè)MOSFET芯片顛倒貼裝在引線框架上，并將一個(gè)芯片的漏極和另一個(gè)芯片的源極貼裝在同一引腳上，通過(guò)此特別的封裝方式，實(shí)現(xiàn)了現(xiàn)有技術(shù)中兩個(gè)封裝體才能完成的功能，并使封裝體最小化；并節(jié)省了PCB的空間，簡(jiǎn)化了PCB的布線工藝和制造成本。
文檔編號(hào)H01L25/07GK101859755SQ201010177400
公開(kāi)日2010年10月13日 申請(qǐng)日期2010年5月14日 優(yōu)先權(quán)日2010年5月14日
發(fā)明者張江元, 李志寧, 柳丹娜 申請(qǐng)人:上海凱虹科技電子有限公司