專利名稱：用于場效應晶體管的柵極電極以及場效應晶體管的制作方法
技術領域：
本發(fā)明涉及一種集成電路制作，且特別涉及具有金屬柵極電極(metalgate electrode)的一種場效應晶體管(field effect transistor, FET)。
背景技術：
隨著晶體管尺寸的縮減，需要降低柵極氧化物(gate oxide)厚度以維持具有經縮 減柵極長度(gate length)的表現(xiàn)。然而，為了降低柵極漏電流(gateleakage)，因而采用 了高介電常數(shù)(high-k)柵極介電膜層，在維持較大技術節(jié)點中所采用的公知柵極氧化物 所具有的相同等效厚度時其可具有較高的物理厚度。此外，隨著技術節(jié)點縮減，在部分集成電路設計中，便需要采用金屬柵極電極以取 代公知多晶硅柵極電極，借以改善具有縮減特征尺寸的元件的表現(xiàn)。形成金屬柵極的工藝 之一是“后柵極(gate last)”工藝，其內金屬柵極最后制備形成，因而允許了柵極電極免于 受到某些高溫工藝的影響，例如受到源極/漏極回火程序的影響。圖1為一剖面圖，顯示了采用“后柵極”工藝所制造得到的用于場效應晶體管100 的公知柵極結構(gate structure) 120。在此，場效應晶體管100形成于基底102內且鄰 近于多個隔離區(qū)104的有源區(qū)103之上。場效應晶體管100包括形成于基底102的有源區(qū) 103內的多個源極/漏極區(qū)106與輕度摻雜區(qū)108、包括依序形成于基底120上的中間層 122、柵極介電層124與多膜層金屬柵極電極120a的柵極結構120、以及分別形成于柵極結 構120的兩側側壁上的柵極間隔物110。此外，于基底102之上也可形成有接觸蝕刻停止層 112與層間介電層114。該多膜層金屬柵極電極120a包括了依序形成于柵極介電層IM上方的下方部 (lower portion) 1 以及上方部(upper portion) 128。下方部126由作為功函數(shù)金屬層 (work-function metal layer)且具有第一電阻值的第一金屬材料所構成。上方部1 則 由作為一內連金屬層(interconnection metal layer)且具有低于上述第一電阻值的第二 電阻值的第二金屬材料所構成。由于具有較低電阻值的上方部1 僅占據(jù)了該多膜層金屬 柵極電極120a區(qū)域的一小部分，可以觀察到的是該多膜層金屬柵極電極120a將表現(xiàn)出較 高的柵極電阻值，如此將增加了電路的阻容延遲(RC delay)且劣化了裝置表現(xiàn)。如此，便需要用于柵極結構的具有較低柵極電阻值的金屬柵極電極(metal gate electrode)0

發(fā)明內容
本發(fā)明的目的在于提供用于柵極結構的具有較低柵極電阻值的金屬柵極電極，以 解決上述問題。在一實施例中，本發(fā)明提供了一種用于場效應晶體管的柵極電極，包括由第一金屬材料形成的下方部，具有凹口及第一電阻值；以及由第二金屬材料形 成的上方部，具有突出部以及第二電阻值，其中該突出部延伸進入該凹口內，且該第二電阻值低于該第一電阻值。在另一實施例中，本發(fā)明提供了一種場效應晶體管，包括基底，包括有源區(qū)；柵極結構，設置于該基底之上，其中該柵極結構包括柵極介電 層與柵極電極，其中該柵極電極包括由第一金屬材料所構成且具有凹口與第一電阻值的下 方部，以及由第二金屬材料所構成且具有突出部與第二電阻值的上方部，其中該突出部延 伸進入該凹口且該第二電阻值低于該第一電阻值；以及多個源極/漏極區(qū)，位于該柵極結 構的相對側的該有源區(qū)內。本發(fā)明提供的金屬柵極電極具有較低的柵極電阻值，如此可降低電路的阻容延遲 以及提升裝置的表現(xiàn)。為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配 合附圖，進行詳細說明。


圖1為一剖面圖，顯示了用于場效應晶體管的公知柵極結構；圖2為一流程圖，顯示了根據(jù)本發(fā)明的不同實施例的柵極結構的制造方法；以及圖3A-圖3H為一系列剖面圖，顯示了根據(jù)如圖2所示方法中的一實施例中的柵極 結構在不同工藝階段中的情形。其中，附圖標記說明如下100 場效應晶體管；102 基底；103 有源區(qū)；104 隔離區(qū)；106 源極/漏極區(qū)；108 輕度摻雜區(qū)；110 柵極間隔物；112 接觸蝕刻停止層；114 層間介電層；120 柵極結構；120a 多膜層金屬柵極電極；122 中間層；IM 柵極介電層；1 下方部；128 上方部；200 方法；202、204、206、208、210、212、214、216 步驟；300 場效應晶體管；302 半導體基底；303 有源區(qū)；304 隔離區(qū)；
306 源極/漏極區(qū)；308 輕度摻雜源極/漏極區(qū)；310 柵極間隔物；312 接觸蝕刻停止層；314 層間介電層；320 柵極結構；320a 經修正金屬柵極電極；322 中間層；3M 柵極介電層；325 溝槽；326 第一金屬材料；326a 第一金屬材料的第一凹口 ；326b 第一金屬材料的第二凹口 ；326c 下方部的最大高度；327 犧牲層；328 第二金屬材料；328a 第二金屬材料的突出部；328b 金屬帶狀物；328c 上方部的最小高度。
具體實施例方式可以理解的是在下文中提供了用于解說本發(fā)明的不同特征的多個不同實施例或 范例。為了簡化本發(fā)明的描述，在下文中描述了構件與設置方式的特定范例。而這些范例 僅作為范例之用而非用以限定本發(fā)明。舉例來說，關于第一構件在一第二構件之上或上方 的形成情形可能為第一構件與第二構件間的直接接觸，且也可能包括在第一構件與第二構 件之間形成有額外構件的情形，進而使得第一構件與第二構件之間可能不會產生直接接觸 情形?；诤唵吻宄哪康?，不同構件可能采用不同比例而任意地繪示表現(xiàn)。此外，本發(fā)明 提供了“后柵極(gate last)”的金屬柵極工藝的范例，然而本領域普通技術人員可將之應 用于其他工藝及或采用其他材料。請參照圖2至圖3H并配合下文以解說方法200以及場效應晶體管300。圖2為 一流程圖，顯示了根據(jù)本發(fā)明一實施例的制造柵極結構320的方法200。圖3A-圖3H則為 一系列示意圖，顯示了根據(jù)如圖2所示的制造方法的一實施例中柵極結構320在不同階段 中的情形?？梢岳斫獾氖?，部分的場效應晶體管300由互補型金屬氧化物半導體(CMOS)制 造技術制成。如此，可以理解的是，在圖2所示的方法200實施之前、之中與之后還可施行 額外工藝，且僅在此簡單描述了部分其他工藝。此外，為了較易了解本發(fā)明的發(fā)明概念，圖 2至圖3H也經過簡化。舉例來說，雖然以下附圖僅示出了用于場效應晶體管300的柵極結 構320，可以理解到，集成電路可包括如電阻、電容、電感或熔絲等許多其他裝置。請參照圖2與圖3A，方法200啟始于步驟202，首先提供包括柵極結構320的溝槽 325的半導體基底302。半導體基底302可包括硅基底。半導體基底302也可包括硅鍺、砷化鎵或其他適當半導體材料。半導體基底302還可包括其他構件，例如多個摻雜區(qū)、埋入膜 層和/或外延層。再者，半導體基底302可為絕緣層上覆半導體層的基底，例如絕緣層上覆 硅(SOI)基底。在其他實施例中，半導體基底302可包括經摻雜外延層、梯度半導體層和/ 或還包括覆蓋具有不同性質的其他半導體層的半導體層，例如位于硅鍺層上的硅層。在其 他范例中，可采用包括多重膜層硅結構的化合物半導體基底或可能具有多重膜層半導體結 構的硅基底。

半導體基底302可包括有源區(qū)303以及多個隔離區(qū)304。依照公知技術的設計需 求，有源區(qū)303可包括多個摻雜形態(tài)。在部分實施例中，有源區(qū)303可摻雜有P型或N型摻 質。舉例來說，有源區(qū)303可能摻雜有P型摻質，例如B或BF2，或者是摻雜有N型摻質，例 如磷或砷，和/或其組合。有源區(qū)303可用于N型金屬氧化物半導體晶體管(通稱為NM0S) 或用于P型金屬氧化物半導體晶體管(通稱為PM0S)。這些隔離區(qū)304可形成于半導體基底302之上，以隔離多個有源區(qū)303。這些隔 離區(qū)304可利用如局部硅氧化物(LOCOS)或淺溝槽隔離(STI)的隔離技術而形成，以定義 并電性絕緣多個有源區(qū)303。在本實施例中，隔離區(qū)304包括淺溝槽隔離物。這些隔離區(qū) 304可包括氧化硅、氮化硅、氮氧化硅、氟摻雜硅玻璃(FSG)、低介電常數(shù)介電材料、其他適 當材料和/或其組合。這些隔離區(qū)304以及本實施例中所采用的淺溝槽隔離物可通過任何 適當工藝形成。舉例來說，淺溝槽隔離物的制作可包括通過公知光刻程序圖案化半導體基 底302、蝕刻半導體基底302在其內形成溝槽(例如采用干蝕刻、濕蝕刻和/或等離子體干 蝕刻)、以及在溝槽內填入介電材料(例如通過化學氣相沉積程序)。在部分實施例中，經 回填的溝槽可具有多層結構，例如為包括熱氧化物襯層且由氮化硅或氧化硅填滿的多層結 構。值得注意的是，場效應晶體管300可采用“后柵極(gate last) ”工藝及其他CMOS 技術工藝以形成場效應晶體管300的多個構件。如此，在此僅簡短地描述其內的多個構件。 場效應晶體管的這些多個構件是在柵極結構320形成之前采用“前柵極(gate first) ”工 藝先行形成的。這些不同構件可包括位于有源區(qū)303內且位于柵極結構320相對側的多個 源極/漏極區(qū)(以下簡稱為N型與P型S/D) 306與輕度摻雜源極/漏極區(qū)(以下簡稱為N 型或P型LDD) 308。N型S/D 306以及LDD 308等區(qū)域內可摻雜有磷或砷，而P型S/D 306 以及LDD 308等區(qū)域則可摻雜有硼或銦。上述不同構件還可包括位于柵極結構320的對稱 側的柵極間隔物(gate spacer) 310、接觸蝕刻停止層(contact etchstop layer, CESL) 312 以及層間介電層314。柵極間隔物310可由氧化硅、氮化硅或其他適當材料形成。接觸蝕刻 停止層312可由氮化硅、氮氧化硅、或其他適當材料所形成。層間介電層314則可包括由高 深寬比工藝所形成和/或高密度等離子體沉積工藝所形成的氧化物。在“后柵極”工藝中，先行形成如多晶硅材質假柵極的假柵極結構(未顯示)，且 可接著采用CMOS工藝技術直到完成層間介電層314的沉積。接著在層間介電層314上實 施化學機械研磨(CMP)以露出該假柵極結構?？山又瞥摷贃艠O結構，進而形成一開口。 可以理解的是上述例子并不用于限定用于形成假柵極結構的工藝步驟?？梢岳斫獾氖牵?述假柵極結構可包括額外的介電層和/或導電層。舉例來說，假柵極結構可包括硬掩膜層、 中間層、上蓋層、擴散/阻擋層，其他適當膜層和/或其組合。請繼續(xù)參照圖3A，接著沉積柵極介電層324，部分填入于開口內以形成溝槽325。在部分實施例中，柵極介電層324可包括氧化硅、氮化硅、高介電常數(shù)介電層或其組合。高 介電常數(shù)介電層可包括氧化鉿(HfO2)、氧化鉿硅(HfSiO)、氮氧鉿硅(HfSiON)、氧化鉿鉭 (HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋅(HfZrO)、金屬氧化物、金屬氮化物、金屬硅化物、 過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬氮氧化物、金屬鋁酸鹽(metal aluminates)、娃酸錯(zirconium silicate)、招酸錯(zirconium aluminates)、氮化娃、氮 氧化硅、氧化鋯(zirconium oxide)、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、 其他適當?shù)母呓殡姵?shù)材料和/或其組合。在部分的實施例中，在開口內的高介電常數(shù)介 電材料具有少于2nm的厚度。柵極介電層324還可包括中間層322，以降低柵極介電層324 與半導體基底302間的毀損情形。中間層322可包括氮化硅、氮氧化硅、氮氧化硅、硅酸鉿 (Hf silicate)或氧化鋁基介電材料(Al2O3 based dielectric)。一般來說，溝槽325接著被多個金屬層所填入，且可施行金屬圖案化程序以形成 場效應晶體管100內的適當金屬膜層?？墒┬谢瘜W機械研磨(CMP)以移除溝槽325外的多 個金屬層，并形成場效應晶體管100的多膜層金屬柵極電極120a?；蛘撸部墒┬懈晌g刻或 濕蝕刻工藝?？梢杂^察到的是場效應晶體管100的多膜層金屬柵極電極120a內，由于具有 較低電阻值的金屬層128僅占據(jù)了多膜層金屬柵極電極120a區(qū)域的一小部分，因此使得多 膜層金屬柵極電極120a具有高柵極電阻值。如此將增加集成電路的阻容延遲(RCdelay)并 劣化裝置表現(xiàn)。如此，在下文中通過圖2與圖3B-3H解說經修改多膜層金屬柵極電極120a 以形成柵極結構320，借以降低其柵極電阻值至低于一個次方值。如此可降低集成電路的阻 容延遲并提升元件表現(xiàn)。請參照圖2與圖3B，方法200接著進行步驟204，將具有第一凹口 326a的第一金 屬材料326沉積并部分填入溝槽325內。第一金屬材料326包括選自由Ti、Ta、W、TiAl、 Co、其合金與包括C和/或N的化合物金屬所組成族群的材料。第一金屬材料326可由化 學氣相沉積(CVD)、物理氣相沉積(PVD)或其他適當技術所形成。第一金屬材料326具有第 一電阻值。第一金屬材料326具有介于30 150埃的厚度。第一金屬材料326可包括功 函數(shù)金屬的堆疊膜層。在一實施例中，用于NMOS的第一金屬材料326可包括Ti、Ta、TiAl、 其合金或包括C和/或N等功函數(shù)金屬的化合物。在另一實施例中，用于PMOS的第一金屬 材料326可包括Ti、Ta、Co、其合金或包括C和/或N等功函數(shù)金屬。在某些實施例中，上 述堆疊膜層可包括阻擋金屬(barrier metal)層、襯墊金屬(liner metal)層或增濕金屬 (wetting metal)層。請參照圖2與圖3C，方法200接著進行步驟206，沉積犧牲層327于第一金屬材料 326之上以填滿第一凹口 326a與溝槽325。犧牲層327可包括多晶硅、光阻或旋轉涂布介電 層，但并非限定于上述材料。犧牲層327可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、 原子層沉積(ALD)、旋轉涂布或其他適當技術所形成。犧牲層327的厚度則依照第一凹口 326a與溝槽325的深度而決定。如此，犧牲層327沉積直至大體填滿第一凹口 326a與溝槽 325。請參照圖2與圖3D，方法200接著進行步驟208，施行化學機械研磨(CMP)程序以 移除溝槽325外的犧牲層327、第一金屬材料326與柵極介電層324的一部分。如此，當?shù)?達層間介電層314處此化學機械研磨程序將停止并因而提供了一大體平坦表面。或者，上 述移除情形也可由干蝕刻和/或濕蝕刻程序實現(xiàn)。
請參照圖2與圖3E，方法200接著進行步驟210，經由蝕刻工藝移除第一金屬材料 326的上方部以形成該第一金屬材料326的第二凹口 326b。蝕刻工藝可包括干蝕刻工藝和 /或濕蝕刻工藝。舉例來說，濕蝕刻化學可包括SC-I或SPM，且可能具有如H2O2的氧化劑， 且在低于70°C的溫度施行以選擇性移除該第一金屬材料326的上方部。舉例來說，干蝕刻 所使用的蝕刻化學品可包括BCl3以選擇性地移除該第一金屬材料326的上方部。蝕刻工 藝形成了位于溝槽325的第一金屬材料326內的第二凹口 326b。位于溝槽325內第一金屬 材料326的第二凹口 326b可具有介于約50 2700埃的深度。該深度可通過調整蝕刻工 藝的不同參數(shù)而實現(xiàn)，例如是時間與蝕刻化學品。再者，犧牲層327在蝕刻工藝中可能不作為保護層之用，除非其移除率不夠大。在 一實施例中，蝕刻化學品對于第一金屬材料326以及犧牲層327之間的移除率比例優(yōu)選地 高于10。再者，當柵極介電層324經過蝕刻化學品的毀損后，在后續(xù)工藝中其將成為缺陷源 (defect source)并進而增加了漏電流的可能性。在一實施例中，蝕刻化學品對于第一金屬 材料326與柵極介電材料324的移除率比例優(yōu)選地高于20。在本實施例中，位于溝槽325 內的第一金屬材料326的剩余部形成了經修正金屬柵極電極320a的下方部。該下方部大 體為U形。請參照圖2與圖3F，方法200接著進行步驟212，經由另一蝕刻工藝以移除殘留于 溝槽325內的犧牲層327，以露出第一金屬材料326的第一凹口 326a。上述蝕刻工藝可包 括干蝕刻工藝和/或濕蝕刻工藝。舉例來說，用于選擇性地移除殘存于溝槽325內的犧牲 層327的干/濕蝕刻的蝕刻化學品可包括F、Cl及Br基化學品。當鄰近于第一凹口 326a 的第一金屬材料326被蝕刻化學品所侵蝕時，將改變金屬的功函數(shù)，并進而增加了裝置失 敗的可能性。在一實施例中，蝕刻化學品對于犧牲層327及第一金屬材料326的移除率比 例優(yōu)選地高于10。請參照圖2與圖3G，方法200接著施行步驟214，沉積第二金屬材料328于第一金 屬材料326之上，以填入第一金屬材料326的第一凹口 326a與第二凹口 326b內。第一金 屬材料的第一凹口 326a與第二凹口 326b在下文中統(tǒng)稱為溝槽325的上方部。在一實施例 中，可于第一金屬材料326上選擇性地形成阻擋層，借以在第二金屬材料328沉積之前部分 填入于溝槽325的上方部中。阻擋層可包括選自由Ti、Ta、TiN, TaN與WN所組成族群的材 料。阻擋層的厚度約介于5 50埃。阻擋層可通過CVD、PVD、ALD或其他適當技術所形成。 在部分實施例中，由于阻擋層也具有高電阻值，因此不使用阻擋層。請繼續(xù)參照圖2與圖3G，于第一金屬材料326之上沉積第二金屬材料328以填滿 溝槽325的上方部。在本實施例中，第二金屬材料328可包括選自由Al、Cu、Co與W所組成 族群的材料。第二金屬材料328可通過CVD、PVD、電鍍、旋轉涂布、原子層沉積或其他適當工 藝形成。第二金屬材料328具有第二電阻值。第二電阻值低于第一電阻值。舉例來說，Al 的電阻值(約2. 65 μ Ω-cm)低于TiN(約200 μ Ω-cm)的電阻值。第二金屬材料328的厚 度可依照溝槽325的上方部深度而定。如此，第二金屬材料328沉積直至大體填滿了溝槽 325的上方部。請參照圖2與圖3H，方法200接著進行步驟216，施行化學機械研磨(CMP)程序以 移除位于溝槽325外的第二金屬材料328。如此，該CMP程序在抵達層間介電層314處將停 止，因而提供大體平坦表面。在CMP程序施行之后，位于溝槽325內的第二金屬材料328的剩余部分形成了經修正金屬柵極電極320a的上方部。第二金屬材料328可包括延伸進入 第一金屬材料326的第一凹口 326a內的突出部328a。第二金屬材料328還包括延伸進入 于第一金屬材料326的第二凹口 326b的金屬帶狀物328b，且第二金屬材料328此時大體為 T形。經修正金屬柵極電極320a包括由具有第一凹口 326a與第一電阻值的第一金屬材 料326所構成的下方部。該下方部大體為U形。可以理解的是本發(fā)明并非以上述實施例加 以限定。下方部可為大體L形或其他形狀。該下方部具有介于300 2900埃的最大高度 326c。經修正金屬柵極電極320a還包括由具有突出部328a延伸進入凹口 326a內以及第 二電阻值的第二金屬材料328所構成的上方部。該上方部還可包括金屬帶狀物328b且大 體為T形?？梢岳斫獾氖潜景l(fā)明并非為上述實施例而加以限定。上方部可大體為L形或其 他形狀。上方部具有介于50 2700埃的最小高度328c。此外，突出部328a延伸進入凹口 326a。第二電阻值低于第一電阻值。與如圖1所示的公知金屬柵極電極120a相比較，此時 在經修正金屬柵極電極320a內具有較低電阻值的上方部328具有較大區(qū)域比例。如此，經 修正金屬柵極電極較公知金屬柵極電極120a具有較低的柵極電阻值。如此的較低柵極電 阻值可降低電路的阻容延遲以及提升裝置的表現(xiàn)?？梢岳斫獾氖菆鲂w管300還可通過其他CMOS制造流程的實施，以形成如接 觸物/介層物、內連金屬層、介電層、保護層等多個構件。可以觀察到的是采用經修正金屬 柵極電極320a作為柵極接觸材料降低了 NMOS與PMOS的柵極電阻值。雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何本領域普 通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作更動與潤飾，因此本發(fā)明的保護范圍 當視隨附的權利要求所界定的保護范圍為準。
權利要求
1.一種用于場效應晶體管的柵極電極，包括由第一金屬材料形成的下方部，具有凹口及第一電阻值；以及 由第二金屬材料形成的上方部，具有突出部以及第二電阻值，其中該突出部延伸進入 該凹口內，且該第二電阻值低于該第一電阻值。
2.如權利要求1所述的用于場效應晶體管的柵極電極，其中該下方部為大體U形。
3.如權利要求1所述的用于場效應晶體管的柵極電極，其中該第一金屬材料為包括功 函數(shù)金屬的膜層。
4.如權利要求1所述的用于場效應晶體管的柵極電極，其中該上方部為大體T形。
5.一種場效應晶體管，包括 基底，包括有源區(qū)；柵極結構，設置于該基底之上，其中該柵極結構包括柵極介電層與柵極電極，其中該柵 極電極包括由第一金屬材料所構成且具有凹口與第一電阻值的下方部，以及由第二金屬材 料所構成且具有突出部與第二電阻值的上方部，其中該突出部延伸進入該凹口且該第二電 阻值低于該第一電阻值；以及多個源極/漏極區(qū)，位于該柵極結構的相對側的該有源區(qū)內。
6.如權利要求5所述的場效應晶體管，其中該下方部為大體U形。
7.如權利要求5所述的場效應晶體管，其中該第一金屬材料為包括功函數(shù)金屬的膜層。
8.如權利要求5所述的場效應晶體管，其中該上方部為大體T形。
9.如權利要求5所述的場效應晶體管，其中該第二金屬材料包括選自由Al、Cu、Co與 W所組成族群的材料。
10.如權利要求5所述的場效應晶體管，其中該柵極介電層包括高介電常數(shù)介電層。
全文摘要
本發(fā)明涉及一種用于場效應晶體管的柵極電極以及場效應晶體管，且特別涉及一種具有低電阻值金屬柵極電極的場效應晶體管。在一實施例中，一種用于場效應晶體管的柵極電極，包括由第一金屬材料形成的下方部，具有凹口及第一電阻值；以及由第二金屬材料形成的上方部，具有突出部以及第二電阻值，其中該突出部延伸進入該凹口內，且該第二電阻值低于該第一電阻值。本發(fā)明提供的金屬柵極電極具有較低的柵極電阻值，如此可降低電路的阻容延遲以及提升裝置的表現(xiàn)。
文檔編號H01L29/78GK102104061SQ20101018554
公開日2011年6月22日 申請日期2010年5月19日 優(yōu)先權日2009年12月21日
發(fā)明者李達元, 林秉順, 許光源 申請人:臺灣積體電路制造股份有限公司