專利名稱：制造半導(dǎo)體裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路裝置，特別涉及一種制造半導(dǎo)體裝置的方法。
背景技術(shù)：
半導(dǎo)體集成電路產(chǎn)業(yè)已經(jīng)歷了快速的成長。隨著集成電路原料以及設(shè)計的技術(shù)精進，集成電路演進了多個世代，而每個世代比起前一個世代的集成電路更小且更復(fù)雜。然而，這些技術(shù)進步會讓集成電路制造工藝變得更復(fù)雜，因此，為了實現(xiàn)電路原料以及設(shè)計的技術(shù)精進，集成電路制造工藝也必須做更多研發(fā)。在集成電路演進的過程中，功能密度(例如單位芯片面積的內(nèi)連線元件密度)逐漸增加，而幾何尺寸(例如制造工藝所能制作出來最小的單元或線)卻是逐漸減小。此微縮工藝一般具有增加制作效率和減低相關(guān)成本等好處，此外微縮工藝也產(chǎn)生相對較高的能量消耗，而其可以通過使用低耗能元件(例如互補式金屬氧化物半導(dǎo)體CMOS元件)解決。 互補式金屬氧化物半導(dǎo)體元件一般形成有柵極氧化層和多晶硅柵電極。業(yè)界需要將柵極氧化層和多晶硅柵電極以高介電常數(shù)介電層和金屬柵電極取代，以在特征尺寸持續(xù)減小時， 改進元件性能。然而，金屬柵極電極的填充金屬在后續(xù)工藝中顯露出熱及形態(tài)的不穩(wěn)定性的現(xiàn)象被觀察到。因此，較差及不可預(yù)測的工藝控制會導(dǎo)致裝置性質(zhì)，像是柵極電阻值、臨界電壓、及漏極電流，產(chǎn)生大的偏差。

發(fā)明內(nèi)容
本發(fā)明的一實施例提供一種半導(dǎo)體裝置的制造方法。該方法包含提供一半導(dǎo)體基底；形成一柵極結(jié)構(gòu)于基底上，其中該柵極結(jié)構(gòu)包含一虛置柵極；由該柵極結(jié)構(gòu)移除該虛置柵極以形成一溝槽；形成一功函數(shù)金屬層部分填入該溝槽；形成一填充金屬層以填滿該溝槽的剩余部分；進行一化學(xué)機械研磨(CMP)以移除在該溝槽之外的該填充金屬層；以及，注入硅、碳、及鍺之一于該填充金屬層的剩余部分。本發(fā)明的又另一實施例提供一種半導(dǎo)體裝置的制造方法，該方法包括提供一半導(dǎo)體基底；形成一柵極堆疊于該基底上，其中該柵極堆疊包含一虛置柵極；由該柵極堆疊移除該虛置柵極以形成一溝槽；沉積一第一金屬層于該基底之上并部分填入該溝槽；沉積一第二金屬層于該第一金屬層之上并填滿該溝槽的剩余部分；進行一化學(xué)機械研磨(CMP) 以移除在該溝槽之外的該第一金屬層及該第二金屬層；以及，在沉積該第二金屬層時或進行化學(xué)機械研磨之后，摻入硅于第二金屬層之內(nèi)。本發(fā)明的又一實施例提供一種半導(dǎo)體裝置的制造方法，該方法包括提供一半導(dǎo)體基底；形成一柵極結(jié)構(gòu)于該基底之上，其中該柵極結(jié)構(gòu)包含一虛置電極；由該柵極結(jié)構(gòu)移除該虛置電極以形成一溝槽；形成一功函數(shù)金屬層部分填入該溝槽；形成一鋁層填滿該溝槽的剩余部分；進行一化學(xué)機械研磨(CMP)以移除在該溝槽之外的該功函數(shù)金屬層及該鋁層；以及，在形成該鋁層時或進行化學(xué)機械研磨之后，摻入硅、碳、及鍺之一于該鋁層之內(nèi)。
本發(fā)明能夠改善金屬柵極的熱及形態(tài)的穩(wěn)定性。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合附圖，作詳細說明如下。


圖1顯示一具有高介電常數(shù)金屬柵極半導(dǎo)體裝置的工藝流程圖，包括本發(fā)明的多個實施例。
圖2A 圖21為一系列剖面圖，用以說明圖1所述方法的各個步驟。
圖3顯示另一具有高介電常數(shù)金屬柵極半導(dǎo)體裝置的工藝流程圖，包括本發(fā)明的多個實施例。
主要附圖標記說明
100 〃具有金屬柵極的半導(dǎo)體裝置制造方法；
102 〃提供一半導(dǎo)體基底；
104 〃形成一高介電常數(shù)介電層于該基底之上；
106 〃形成一阻擋層于該高介電常數(shù)介電層之上；
108 〃形成一硅層于該阻擋層之上；
110 〃圖形化在基底之上的各種膜層以形成一柵極結(jié)構(gòu)；
112 〃由該柵極結(jié)構(gòu)移除該硅層以形成一溝槽；
114 〃形成一功函數(shù)金屬層部分填入該溝槽；
116 〃形成一填充金屬層于該功函數(shù)金屬層之上以填滿該溝槽的剩余部分；
118 〃進行一化學(xué)機械研磨(CMP)；
120 〃注入雜質(zhì)原子于該填充金屬層；
122 〃進行一低溫?zé)嶂圃旃に嚕?br> 124 〃完成該半導(dǎo)體裝置的制造；
200 〃半導(dǎo)體裝置；
202 〃基底；
204 -界面層；
206 〃高介電常數(shù)介電層；
208 〃阻擋層；
210 〃多晶層；
212 〃硬掩模層；
220 〃光致抗蝕劑層；
222 〃柵極結(jié)構(gòu)；
224 〃淺摻雜源/漏極區(qū)域；
226 〃側(cè)壁間隔層；
228 〃源/漏極區(qū)域；
230 -硅化元件；
240 〃內(nèi)層介電層；
242 々勾槽；
244 功函數(shù)層；246 鈦層；250 鋁層；260 離子注入工藝；270 低溫?zé)嶂圃旃に嚕?00 具有金屬柵極的半導(dǎo)體裝置制造方法；302 提供一半導(dǎo)體基底；304 形成一高介電常數(shù)介電層于該基底之上；306 形成一阻擋層于該高介電常數(shù)介電層之上；308 形成一硅層于該阻擋層之上；310 圖形化在基底之上的各種膜層以形成一柵極結(jié)構(gòu)；312 由該柵極結(jié)構(gòu)移除該硅層以形成一溝槽；314 形成一功函數(shù)金屬層部分填入該溝槽；316 沉積一填充金屬層于該功函數(shù)金屬層之上以填滿該溝槽的剩余部分以及在沉積的過程中摻入雜質(zhì)原子；318 進行一化學(xué)機械研磨(CMP)；以及320 完成該半導(dǎo)體裝置的制造。
具體實施例方式下述將提出許多實施例或范例以達成本發(fā)明在各式實施情形下的不同功能。為了簡化本發(fā)明，下述將描述組件或配置的特定范例。這些范例僅用以舉例說明，而并非對本發(fā)明的限定。另外下述會述及第一特征物形成于第二特征物之上的情形，這可包括第一特征物與第二特征物直接接觸的實施情況，也可包括有其他特征物生成并穿插于第一特征物與第二特征物之間，以致于第一特征物與第二特征物不直接接觸的實施情況。各種元件可能以任意不同比例顯示以使圖示清晰簡潔。此外，以下所述是以金屬柵極的后柵極制造工藝作為實施例，然而，本領(lǐng)域普通技術(shù)人員當可了解，也可以使用其他工藝以及/或其他材料請參照圖1，顯示根據(jù)本發(fā)明多個實施例的一具有金屬柵極的半導(dǎo)體裝置制造方法100的流程圖。該方法100以步驟102起始，在其中提供一半導(dǎo)體基底。在方法100的步驟104中，形成一高介電常數(shù)介電層于該基底之上。在方法100的步驟106中，形成一阻擋層于該高介電常數(shù)介電層之上。在方法100的步驟108中，形成一硅層于該阻擋層之上。 在方法100的步驟110中，對形成于該基底之上的各個膜層進行圖形化，以形成一柵極結(jié)構(gòu)。在方法100的步驟112中，由該柵極結(jié)構(gòu)中移除該硅層以形成一溝槽。在方法100 的步驟114中，形成一功函數(shù)金屬層填入部分溝槽中。在方法100的步驟116中，形成一填充金屬層以填滿該溝槽的剩余部分。在方法100的步驟118中，進行一化學(xué)機械研磨(CMP)。 在方法100的步驟120中，注入雜質(zhì)原子于該填充金屬層。在方法100的步驟122中，進行一低溫?zé)嶂圃旃に?。在方?00的步驟IM則可完成該半導(dǎo)體裝置的制造工藝。本發(fā)明以下內(nèi)容旨在闡明根據(jù)圖1所述的方法100所進行的半導(dǎo)體裝置制造工藝的多個實施方式。請參照圖2A至圖21，為一系列剖面圖，用以說明以圖1所述的形成半導(dǎo)體裝置
6200的方法的各個步驟。值得注意的是部分該半導(dǎo)體裝置200可以使用CMOS制造流程來形成。因此，在方法100之前、之中或之后可提供額外的制造工藝，且其中某些工藝在此會作些簡明的描述。該半導(dǎo)體裝置200可以利用后柵極制造工藝(也稱作為柵極置換制造工藝)來制造。在一后柵極制造工藝中，一開始先形成一虛置多晶柵極結(jié)構(gòu)，之后進行一般 CMOS制造流程直到沉積一內(nèi)層介電(ILD)層。接著，該虛置多晶柵極結(jié)構(gòu)可以被移除并以一金屬柵極結(jié)構(gòu)來取代。請參照圖2A，該半導(dǎo)體裝置200可包含一半導(dǎo)體基底202像是一硅基底。該基底 202可選擇性包含鍺化硅、砷化鎵、或其他合適的半導(dǎo)體材料。該基底202可進一步包含多個摻雜區(qū)像是一P型阱及一N型阱。該基底可進一步包含其他元件像是一埋藏層，及/或一外延層。此外，該基底202可為一絕緣層上覆半導(dǎo)體像是絕緣層上覆硅(SOI)。在其他實施例中，該半導(dǎo)體基底202可包含一摻雜的外延層、梯度半導(dǎo)體層、及/或還可包括半導(dǎo)體層覆蓋不同類型的另一半導(dǎo)體層的結(jié)構(gòu)，例如位于硅鍺層上的硅層的結(jié)構(gòu)。在其他實施例中， 一復(fù)合半導(dǎo)體基底可包含一多層硅結(jié)構(gòu)，或者是一硅基底可包含一多層復(fù)合半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體裝置200可進一步包含一絕緣結(jié)構(gòu)(未顯示)像是一淺溝槽隔離(STI) 區(qū)形成于該基底202中用以隔離該基底內(nèi)的有源區(qū)。舉例而言，淺溝槽隔離的形成可包含干蝕刻基底以形成一溝槽，然后以氧化硅、氮化硅、或氮氧化硅等絕緣材料填入上述溝槽。 淺溝槽隔離可包含多層結(jié)構(gòu)，例如一熱氧化物襯層加上氧化硅或氮化硅的填充材料。在一實施例中，淺溝槽隔離的形成的工藝可包含成長一墊氧化層、以低壓化學(xué)氣相沉積法 (Low-pressure chemical vapor exposition ;LPCVD)形成一氮化層、以光刻與蝕刻技術(shù)形成STI開口、蝕刻基底形成溝槽、視需要成長一熱氧化襯層以改善溝槽界面、以氧化物填入溝槽、以化學(xué)機械研磨(Chemical Mechanical Polishing ；CMP)進行回蝕及平坦化，及利用一氮化物剝除工藝去除氮化層。有源區(qū)204可用來形成NMOS元件(例如N型MOS場效應(yīng)晶體管)，或者有源區(qū)206可用來形成PMOS元件(例如P型MOS場效應(yīng)晶體管)。該半導(dǎo)體裝置200包含一界面層204形成于該基底202之上。該界面層204可包含一氧化硅層(例如以熱或化學(xué)氧化方式形成)，具有一厚度范圍介于約5至10埃(人)。 此外，該界面層204可包含硅氧化鉿(HfSiO)或氮氧化硅(SiON)，形成方法可包含以原子層沉積法(ALD)、化學(xué)氣相沉積(CVD)，物理氣相沉積(PVD)、熱氧化法、或其結(jié)合。該半導(dǎo)體裝置200還包含一高介電常數(shù)介電層206形成于該界面層之上。該高介電常數(shù)介電層206可以通過原子層沉積法(ALD)或其他合適的技術(shù)所形成。該高介電常數(shù)介電層206可具有一厚度范圍介于約5至20埃(A)。該高介電常數(shù)介電層206可包含氧化鉿(HfOx)。此外，該高介電常數(shù)介電層206可視需要包含其他高介電常數(shù)介電材料，像是硅氧化鉿(HfSiO)、氮氧硅鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯 (HfZrO)、及/或上述的組合。此外，該高介電常數(shù)介電層206也可包含鍶基(Sr-based)高介電常數(shù)材料或其他介電常數(shù)高于氧化鉿的高介電常數(shù)材料。該半導(dǎo)體裝置200可進一步包含一阻擋層208形成帶該高介電常數(shù)介電層206之上。該阻擋層208可包含氮化鈦(TiN)或氮化鉭(TaN)，并可具有一厚度范圍介于約10至 20埃(人)。該阻擋層可作為介于該高介電常數(shù)介電層206及一后續(xù)形成的虛置多晶柵極結(jié)構(gòu)間的障礙層，用以降低或消除制造工藝中該多晶及該高介電常數(shù)介電層之間的費米能階釘札(Fermi level pinning)風(fēng)險。該阻擋層208可以使用各種合適的沉積技術(shù)來形成，像是原子層沉積法(ALD)，物理氣相沉積(或濺鍍)、化學(xué)氣相沉積(CVD)、或其他合適的技術(shù)。此外，值得注意是，當以后述的方法形成該金屬柵極時，該障礙層也可以在后柵極制造工藝中形成。該半導(dǎo)體裝置200還包含一多晶硅(或多晶)層210通過合適的沉積技術(shù)形成于該阻擋層208之上。舉例來說，可以使用硅烷(SiH4)、硅乙烷(Si2H6)、或二氯硅烷(SiCl2H2) 作為化學(xué)氣體來進行一化學(xué)氣相沉積(CVD)工藝來形成該多晶層210。自從該多晶層210 將被一金屬柵極電極所取代(請參照后述內(nèi)容)，因此該多晶層210可被視為一虛置多晶層。該多晶層210可包含一厚度范圍介于約200至2000埃(A)。此外，一非晶硅層可視需要被形成來取代該多晶硅層。該半導(dǎo)體裝置200可進一步包含一硬掩模層212形成于該多晶層210之上。該硬掩模層212可包含氧化硅、氮化硅、氮氧化硅、碳化硅、及/或其他合適的介電材料，形成方式可為化學(xué)氣相沉積(CVD)或物理氣相沉積(PVD)。該硬掩模層212可包含一厚度范圍介于約100至400埃(人)。另一方面，可在硬掩模層250上形成現(xiàn)有的抗反射涂布層(antireflective coating layer)或底部抗反身寸涂布層(bottom antirefIective coating layer ；BARC)，以用于圖案化光致抗蝕劑層以使光學(xué)光刻工藝效果更佳。請參照圖2B及圖2C，顯示本發(fā)明一實施例所述用來圖形化位于基底之上各膜層以形成柵極結(jié)構(gòu)222的方法。一光致抗蝕劑層可通過合適的方法來形成于該硬掩模層之上，像是旋轉(zhuǎn)涂布法，接著以一合適的光刻圖形化方法圖形化該光致抗蝕劑層，以形成一圖形化光致抗蝕劑層。該圖形化光致抗蝕劑層220形成于該硬掩模層212之上。該圖形化光致抗蝕劑層220用來將圖案轉(zhuǎn)移至該硬掩模層212，并以該硬掩模層212將圖案再轉(zhuǎn)移至其他膜層(包含該多晶硅層及該高介電常數(shù)介電層)以形成該柵極結(jié)構(gòu)222。值得注意的是該柵極結(jié)構(gòu)222可包含一填隙層(sealing layer)或其他合適膜層形成于該柵極結(jié)構(gòu)的側(cè)壁。請參照圖2D，在形成該柵極結(jié)構(gòu)222之后，可以依據(jù)現(xiàn)有技術(shù)來對該半導(dǎo)體裝置 200進行額外的CMOS工藝，形成其他元件。以下簡短的說明可供形成的各種元件該元件可包含淺摻雜源/漏極區(qū)域(N型或P型LDD) 224、側(cè)壁間隔層226、源/漏極區(qū)域(N型或 P型)2 、以及硅化元件230。請參照圖2E，顯示對該半導(dǎo)體裝置200進行一化學(xué)機械研磨(CMP)及蝕刻工藝， 以露出該多晶層210。一接觸孔蝕刻停止層(未顯示)可形成于該基底202之上。一內(nèi)層介電(ILD)層240可形成于該基底202之上。該內(nèi)層介電(ILD)層240可包含一通過高深寬比工藝(high-aspect-ratio process ;HARP)、及 / 或高密度等離子體(high density plasma ；HDP)沉積工藝所形成的氧化層。接著，可對該內(nèi)層介電(ILD)層240進行一化學(xué)機械研磨(CMP)工藝，以平坦化或研磨該內(nèi)層介電(ILD)層240直到露出該柵極結(jié)構(gòu)222 的該多晶層210。該內(nèi)層介電(ILD)層240可包含一氧化層，形成方式可為一高深寬比工藝(high-aspect-ratio process ;HARP)、及 / 或高密度等離子體(high density plasma ； HDP)沉積工藝。請參照圖2F，由該柵極結(jié)構(gòu)222移除該多晶層210以形成一溝槽M2。該多晶層 210可通過濕蝕刻或干蝕刻工藝來移除。在一實施例中，濕蝕刻工藝包括暴露在含氫氧化物的溶液例如氫氧化銨(ammonium hydroxide)中、去離子水以及/或其他合適的蝕刻溶液中。在進行該蝕刻工藝時，該阻擋層208可作為一蝕刻阻擋層。請參照圖2G，多種金屬材料可適合用來形成一金屬柵極(或形成金屬柵極的一部分)，這些材料包含功函數(shù)層對4、填充金屬層、襯墊層、濕潤層、以及黏著層。在本發(fā)明一實施例中，一 P型功函數(shù)金屬柵極(P-金屬柵極)可以形成于該溝槽M2內(nèi)。該P-金屬柵極的形成方可包含原子層沉積法(ALD)、化學(xué)氣相沉積(CVD)，物理氣相沉積(PVD)、或其他合適的方法。此外，該P-金屬柵極層可包含一具有足夠的高有效功函數(shù)(EWF)值的單一金屬層或多層金屬層結(jié)構(gòu)，像是氮化鈦(TiN)、氮化鉭(TaN)JT (Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、及其結(jié)合。在本發(fā)明另一實施例中，一 N型功函數(shù)金屬柵極(N-金屬柵極)可以形成于該溝槽M2內(nèi)。該N-金屬柵極的形成方可包含原子層沉積法(ALD)、化學(xué)氣相沉積 (CVD)、物理氣相沉積(PVD)、或其他合適的方法。此外，該N-金屬柵極層可包含一具有足夠的低有效功函數(shù)(EWF)值的單一金屬層或多層金屬層結(jié)構(gòu)，像是鈦(Ti)、銀(Ag)、鋁(Al)、 氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮硅化鉭(TaSiN)、錳(Mn)、鋯(Zr)、及其結(jié)合。此外，可以沉積一鈦層246作為濕潤層，以利后續(xù)填充鋁。該鈦層246可以通過物理氣相沉積(PVD)或其他合適工藝來形成。一鋁層250可形成于該鈦層246之上，用以填滿該滿該溝槽M2的剩余部分。該鋁層250可以通過化學(xué)氣相沉積(CVD)、物理氣相沉積 (PVD)、或其他合適工藝來形成。此外，該填充金屬層可包含銅(Cu)及鎢(W)?？蓪ι鲜鲇脕硖畛湓摐喜?42并露出于該溝槽外的膜層進行一化學(xué)機械研磨 (CMP)工藝，以平坦化該半導(dǎo)體裝置200。該化學(xué)機械研磨工藝可具有高度的選擇性，以提供一大體上平坦的該柵極結(jié)構(gòu)222及內(nèi)層介電(ILD)層240表面。請參照圖2H，通過一離子注入工藝260將雜質(zhì)原子或離子摻入該鋁層250。該雜質(zhì)原子可選用不會劣化該內(nèi)層介電(ILD)層240及不會對該金屬柵極的功函數(shù)產(chǎn)生不利影響的雜質(zhì)原子。在本發(fā)明一較佳實施例中，硅原子可用來注入進入該鋁層250。在其他實施例中，碳原子可用來注入進入該鋁層250。在本發(fā)明其他佳實施例中，鍺原子也可以用來注入進入該鋁層250。該離子注入工藝260所使用的能量可約為2至7keV，所使用的劑量范圍可約從1E15到1E16原子/cm2。在完成該注入步驟后，該雜質(zhì)原子在該鋁層250內(nèi)所占的的百分比可約介于1Ε-5( —個雜質(zhì)原子在10，000個鋁原子中)至1Ε-8( —個雜質(zhì)原子在100，000, 000個鋁原子中)。值得注意是該摻雜劑量及能量可以視需要被調(diào)整，以確保所注入的雜質(zhì)原子不會將鋁進一步敲擊進入柵極中。當該鋁層被沉積于一具有多種晶格邊界的結(jié)晶結(jié)構(gòu)時，這些晶格邊界會成為擴散的脆弱點，于是可能導(dǎo)致該鋁層具有較差的熱及形態(tài)的穩(wěn)定性，進而對后續(xù)工藝產(chǎn)生不利的影響。舉例來說，在后段半導(dǎo)體制造工藝(BEOL)中，接觸窗被形成以使柵極與一內(nèi)連線結(jié)構(gòu)(即金屬層)進行連結(jié)。一用來形成該接觸窗的蝕刻劑可能會同時將部分的鋁層可移除。如此一來，柵極電阻值及橫過該芯片的臨界電壓的變異性將會增加，導(dǎo)致較差及不可預(yù)期的裝置性能表現(xiàn)。由于鋁層上懸鍵的高界面能，使得該雜質(zhì)原子傾向被該晶格邊界所隔開。因此，該雜質(zhì)原子將塞入這些晶格邊界以妨礙鋁向外擴散，以及與鋁鍵結(jié)形成金屬間相 (inter-metallic phases)。如此一來，通過雜質(zhì)原子的摻入可改善該鋁層的熱及形態(tài)的穩(wěn)定性。請參照圖21，可對該半導(dǎo)體裝置200進行一低溫?zé)嶂圃旃に?70。該熱工藝270可促進該雜質(zhì)原子的擴散，并堵塞該鋁層250的晶格邊界。該熱工藝270可在約200到400°C 的溫度范圍下被施行。該熱工藝270可為一快速熱退火(RTA)工藝或其他合適的技術(shù)。此外，可對半導(dǎo)體裝置200進行進一步的制造工藝以形成各種元件及結(jié)構(gòu)，例如現(xiàn)有的接觸點(contacts)/通孔(vias)、內(nèi)連線層、保護層等。請參照圖3，顯示根據(jù)本發(fā)明多個實施例的一具有金屬柵極的半導(dǎo)體裝置制造方法300的流程圖。該方法300以步驟302起始，在其中提供一半導(dǎo)體基底。在方法300的步驟304中，形成一高介電常數(shù)介電層于該基底之上。在方法300的步驟306中，形成一阻擋層于該高介電常數(shù)介電層之上。在方法300的步驟308中，形成一硅層于該阻擋層之上。 在方法300的步驟310中，圖形化在基底之上的各種膜層以形成一柵極結(jié)構(gòu)。在方法300的步驟312中，由該柵極結(jié)構(gòu)移除該硅層以形成一溝槽。在方法300 的步驟314中，形成一功函數(shù)金屬層部分填入該溝槽。在方法300的步驟316中，沉積一填充金屬層于以填滿該溝槽的剩余部分。此外，在該沉積步驟中，雜質(zhì)原子被摻入該填充金屬層中。在方法300的步驟318中，進行一化學(xué)機械研磨(CMP)。在方法300的步驟320則可完成該半導(dǎo)體裝置的制造工藝，與圖1所述的步驟1 相似。以圖3所示的方法300所制備而得的半導(dǎo)體裝置，除了以下差異外，相似于依據(jù)圖 2A至圖21所述方法所得的半導(dǎo)體裝置200。請參照圖2H，雜質(zhì)原子(像是硅(Si)J^ (C)、 或鍺(Ge))可以在進行沉積鋁層時被摻入該鋁填充層或是在CMP工藝后摻入該鋁填充層。 在本發(fā)明一實施例中，一包含該雜質(zhì)原子的前驅(qū)物可以在進行CVD工藝使被使用。在本發(fā)明另一實施例中，一包含該雜質(zhì)原子的濺鍍靶材可以在進行PVD工藝使被使用。該雜質(zhì)原子所占的百分比可大體上與圖2A至圖21所述的百分比相似，因此可同樣改善該鋁層在后續(xù)工藝中熱及形態(tài)的穩(wěn)定性。雖然本發(fā)明已以多個較佳實施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作任意的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求所界定的范圍為準。例如，本發(fā)明實施例已公開一后柵極制造工藝(或柵極置換工藝)，不過該半導(dǎo)體裝置也可以施行于后高介電常數(shù)介電工藝中， 或結(jié)合一前柵極制造及一后柵極制造工藝。此外，摻雜該雜質(zhì)原子/離子可以在沉積填充金屬層后進行，或是進一步與兩個或以上的制造步驟結(jié)合后加以進行。此外，本發(fā)明也可使用其他適合應(yīng)用于CMOS技術(shù)的雜質(zhì)原子/離子，以相似的方式來改善該金屬柵極的熱及形態(tài)的穩(wěn)定性。
權(quán)利要求
1.一種制造半導(dǎo)體裝置的方法，包含 提供一半導(dǎo)體基底；形成一柵極結(jié)構(gòu)于該基底之上，其中該柵極結(jié)構(gòu)包含一虛置柵極； 由該柵極結(jié)構(gòu)移除該虛置柵極以形成一溝槽； 形成一功函數(shù)金屬層部分填入該溝槽； 形成一填充金屬層以填滿該溝槽的剩余部分； 進行一化學(xué)機械研磨以移除在該溝槽之外的該填充金屬層；以及注入硅、碳、及鍺之一于該填充金屬層的剩余部分。
2.根據(jù)權(quán)利要求1所述的方法，其中形成該填充金屬層包含形成一鋁層，且注入硅、 碳、及鍺之一的步驟包含注入硅于該鋁層的剩余部分。
3.—種制造半導(dǎo)體裝置的方法，包含 提供一半導(dǎo)體基底；形成一柵極堆疊于該基底之上，其中該柵極堆疊包含一虛置柵極；由該柵極堆疊移除該虛置柵極以形成一溝槽；沉積一第一金屬層于該基底之上并部分填入該溝槽；沉積一第二金屬層于該第一金屬層之上并填滿該溝槽的剩余部分；進行一化學(xué)機械研磨以移除在該溝槽之外的該第一金屬層及該第二金屬層；以及在沉積該第二金屬層時或進行化學(xué)機械研磨之后，摻入硅于第二金屬層之內(nèi)。
4.根據(jù)權(quán)利要求3所述的方法，其中沉積該第二金屬層的步驟包含進行一化學(xué)氣相沉積工藝；其中摻入硅的步驟包含在物理氣相沉積工藝中提供一硅前趨物。
5.根據(jù)權(quán)利要求3所述的方法，其中沉積該第二金屬層的步驟包含進行一物理氣相沉積工藝；其中摻入硅的步驟包含在化學(xué)氣相沉積工藝中提供一含硅原子的濺鍍靶材。
6.一種制造半導(dǎo)體裝置的方法，包含 提供一半導(dǎo)體基底；形成一柵極結(jié)構(gòu)于該基底之上，其中該柵極結(jié)構(gòu)包含一虛置電極； 由該柵極結(jié)構(gòu)移除該虛置電極以形成一溝槽形成一功函數(shù)金屬層部分填入該溝槽； 形成一鋁層填滿該溝槽的剩余部分；進行一化學(xué)機械研磨以移除在該溝槽之外的該功函數(shù)金屬層及該鋁層；以及在形成該鋁層時或進行化學(xué)機械研磨之后，摻入硅、碳、及鍺之一于該鋁層之內(nèi)。
7.根據(jù)權(quán)利要求6所述的方法，其中摻入硅、碳、及鍺之一的步驟包含在進行化學(xué)機械研磨之后注入硅、碳、及鍺之一于該鋁層。
8.根據(jù)權(quán)利要求6所述的方法，其中摻入硅、碳、及鍺之一的步驟包含在以化學(xué)氣相沉積或物理氣相沉積形成鋁層時，摻入該硅、碳、及鍺之一。
9.根據(jù)權(quán)利要求6所述的方法，其中摻入硅、碳、及鍺之一的步驟包含摻入硅于該鋁層之內(nèi)。
10.根據(jù)權(quán)利要求6所述的方法，其中形成該柵極結(jié)構(gòu)包含以下步驟 形成一界面層于該基底上；形成一高介電常數(shù)介電層于該界面層上；形成一阻擋層于高介電常數(shù)介電層上； 形成一多晶硅層于該阻擋層上；以及圖形化該界面層、該高介電常數(shù)介電層、該阻擋層、及該多晶硅層以形成一柵極結(jié)構(gòu)， 其中該圖形化的多晶硅層作為該虛置電極。
全文摘要
本發(fā)明提供一種制造半導(dǎo)體裝置的方法。該方法包含提供一半導(dǎo)體基底；形成一柵極結(jié)構(gòu)于該基底之上，其中該柵極結(jié)構(gòu)包含一虛置柵極；由該柵極結(jié)構(gòu)移除該虛置柵極以形成一溝槽；形成一功函數(shù)金屬層部分填入該溝槽；形成一填充金屬層以填滿該溝槽的剩余部分；進行一化學(xué)機械研磨(CMP)以移除在該溝槽之外的該填充金屬層；以及，注入硅、碳、及鍺之一于該填充金屬層的剩余部分。本發(fā)明能夠改善金屬柵極的熱及形態(tài)的穩(wěn)定性。
文檔編號H01L21/28GK102194681SQ20101024383
公開日2011年9月21日 申請日期2010年8月2日 優(yōu)先權(quán)日2010年3月16日
發(fā)明者周漢源, 莊學(xué)理, 張立偉, 朱鳴, 陳意仁 申請人:臺灣積體電路制造股份有限公司