專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，尤其涉及一種混合載置有高耐壓M0SFET、低耐壓 M0SFET、靜電保護用MOSFET的半導(dǎo)體裝置。另外，本發(fā)明涉及上述半導(dǎo)體裝置的制造方法。
背景技術(shù)：
通常，半導(dǎo)體集成電路(IC =Integrated Circuit)不耐因靜電放電(ESD Electrostatic Discharge)產(chǎn)生的浪涌電壓，容易被破壞。因此，通常在IC內(nèi)設(shè)置有用于 保護IC不受浪涌電壓破壞的靜電保護用的電路。作為靜電保護用的電路的一個例子，提出了使用MOSFET的電路。例如，在如圖6 所示的電路例中是如下結(jié)構(gòu)具有N型M0SFET91作為靜電保護電路，該N型M0SFET91與作 為被保護電路的內(nèi)部電路92并聯(lián)連接。該N型M0SFET91使源極和柵極短路，在通常時，在 對信號線路SE施加有通常的信號電壓Vin的狀態(tài)下示出截止?fàn)顟B(tài)。但是，當(dāng)對該信號線路 SE施加遠大于Vin的過電壓Vsur時，N型M0SFET91的漏極和襯底間的pn結(jié)被反向偏置， 發(fā)生擊穿。此時，在漏極的正下方發(fā)生碰撞電離，產(chǎn)生許多空穴，從而使襯底的電位上升。與 此同時，許多電子從源極擴散到襯底，從而產(chǎn)生擴散電流。由于該擴散電流，將漏極作為集 電極、將源極作為發(fā)射極、將半導(dǎo)體襯底作為基極的寄生雙極晶體管變成工作狀態(tài)(驟回 (snapback)工作)。通過該工作，能夠使施加在漏極上的過電壓Vsur經(jīng)由寄生雙極晶體管 向連接有源極的接地線VSS放電。因此，來自過電壓Vsur的高電流不會在內(nèi)部電流92內(nèi) 流過，能夠保護內(nèi)部電路92。由加工技術(shù)微細化帶來的寄生電阻(接觸電阻)的增大妨礙IC的高速化。作為 其對策，必須通過自對準(zhǔn)硅化物(Self Aligned Silicide)技術(shù)降低寄生電阻。自對準(zhǔn)硅化物技術(shù)是指，對MOSFET的源極/漏極區(qū)域以及柵極電極自匹配地形成 金屬和硅的熱反應(yīng)層(硅化物)的技術(shù)。通過使金屬和硅反應(yīng)，從而與通常的硅層或多晶 硅層相比，能夠使電阻值下降。但是，該自對準(zhǔn)硅化物技術(shù)對于利用上述驟回工作后的MOSFET進行靜電保護的 靜電保護回路來說，有可能對其功能發(fā)揮造成不良影響。圖7是表示擊穿后的N型MOSFET中的漏極電壓Vd和漏極電流Id的關(guān)系的概念 圖。當(dāng)使漏極電壓Vd增加時，在擊穿電壓Va處發(fā)生MOSFET的擊穿，產(chǎn)生寄生雙極晶體管 開始工作的驟回現(xiàn)象。此時，出現(xiàn)漏極電壓Vd和漏極電流Id具有負的相關(guān)的負電阻區(qū)域 (參照圖內(nèi)的<1>)。并且，在產(chǎn)生驟回現(xiàn)象后，形成漏極電壓Vd和漏極電流Id具有正的相 關(guān)的電阻區(qū)域(參照圖內(nèi)的<Π>)。在源極/漏極區(qū)域中未形成有硅化物層的情況下，如圖7的(a)所示的實線那樣， 正電阻區(qū)域中的Id-Vd曲線的傾斜小。這是源極/漏極區(qū)域內(nèi)的電阻成分導(dǎo)致的。但是，在 源極/漏極區(qū)域中形成有硅化物層的情況下，該區(qū)域內(nèi)的電阻值較大地降低。因此，如(b) 所示的虛線那樣，正電阻區(qū)域中Id-Vd曲線的傾斜與(a)相比變大。因此，在靜電保護用的M0SFET91的源極/漏極區(qū)域中形成有硅化物層的情況下，當(dāng)對信號線路SE施加過電壓Vsur、執(zhí)行驟回工作時，與未形成有硅化物層的情況相比，由 于其電阻值小，所以在M0SFET91流經(jīng)非常高的電流。由此，產(chǎn)生非常大的焦耳熱，M0SFET91 容易被破壞。若M0SFET91—旦被破壞，已經(jīng)不具有保護內(nèi)部回路92的功能。也就是說， M0SFET91容易被破壞的結(jié)果是，存在內(nèi)部回路92的保護功能下降的問題。
另外，在高耐壓MOSFET中，在柵極電極的外側(cè)設(shè)置漂移區(qū)域的結(jié)構(gòu)的情況下，漂 移區(qū)域因硅化物層被低電阻化，從而無法發(fā)揮電場緩和的作用。因此，在組合自對準(zhǔn)硅化物 技術(shù)和高耐壓MOSFET的情況下，以往采用在柵極電極下形成漂移區(qū)域的結(jié)構(gòu)、所謂的“柵 極重疊結(jié)構(gòu)”。 但是，該結(jié)構(gòu)存在如下問題，即，柵極-漏極間電容或柵極-源極間電容變大而不 利于高速工作這樣的問題；以及柵極電極邊緣接近硅化物區(qū)域或高濃度的源極/漏極區(qū) 域，由此，使被稱為GIDL(Gate Induced Leakage)的從漏極流向襯底的漏電流增大這樣的 問題。為了解決這些問題，提出了雖然采用在柵極電極的外側(cè)設(shè)置漂移區(qū)域的結(jié)構(gòu)，但 僅對規(guī)定的區(qū)域不形成硅化物層的高耐壓M0SFET(例如參照日本特開平5-3173號公報 (以下稱為文獻1)、日本特開2004-47721號公報(以下稱為文獻2))。圖8是在文獻1中公開的半導(dǎo)體裝置的概略剖視圖，為了便于說明，示出在制造過 程中的某個工序的時間點的剖視圖。在半導(dǎo)體襯底100上通過元件分離區(qū)域101形成區(qū)域 Bl和B2，在區(qū)域Bl內(nèi)形成有作為被保護元件的M0SFET121，在區(qū)域B2內(nèi)形成有靜電保護用 的 MOSFET122。如圖8的(a)所示，在M0SFET121中，在低濃度的擴散區(qū)域103的上表面以及柵極 電極105的上表面分別形成有硅化物層107、108。此外，在柵極電極105以及硅化物層108 的側(cè)壁形成有側(cè)壁絕緣膜106。104為柵極氧化膜。在靜電保護用的M0SFET122中，也在低濃度的擴散區(qū)域113的上表面以及柵極電 極115的上表面分別形成有硅化物層117、118。但是，并不是用硅化物層117完全覆蓋擴散 區(qū)域113的上表面，而是在柵極電極115側(cè)的一部分區(qū)域上設(shè)置未形成硅化物層117的部 分。即，對硅化物層117和柵極電極115設(shè)置水平方向的間隔區(qū)域(XI)。此外，在M0SFET122 中，114為柵極氧化膜，116為側(cè)壁絕緣膜。為了做成這樣的結(jié)構(gòu)，在形成硅化物層117的工序的前階段，預(yù)先在不希望形成 硅化物層117的區(qū)域中成膜絕緣膜(硅化物阻擋層)120，在該狀態(tài)下進行硅化物化。由此， 能夠僅使擴散區(qū)域113的一部分硅化物化。此外，作為實際的工序，同時形成硅化物層108和硅化物層118，然后，在形成絕緣 膜120后，同時形成硅化物層107和硅化物層117。作為一例，由硅化鎢形成硅化物層108 和硅化物層118，由硅化鈦形成硅化物層107和硅化物層117。然后，如圖8的(b)所示，在除去絕緣膜120后，注入高濃度的雜質(zhì)離子，從而分別 形成高濃度擴散區(qū)域(源極/漏極區(qū)域)102、112，并且對柵極電極105、115進行雜質(zhì)摻雜。 由此，在MOSFET 121中，源極/漏極區(qū)域102完全被硅化物層107覆蓋，但是，在作為保護 元件的M0SFET122中，在源極/漏極區(qū)域112形成有一部分未覆蓋有硅化物層117的區(qū)域 (Xl)。由此，能夠?qū)E回工作后的電阻值大幅度下降進行抑制。圖9是在文獻2中公開的結(jié)構(gòu)的概略剖視圖，為了便于說明，示出制造過程中的某個工序的時間點的剖視圖。此外，在圖9中僅示出靜電保護用的M0SFET。在半導(dǎo)體襯底200上形成元件分離區(qū)域201、柵極氧化膜204、柵極電極205后，首 先進行低濃度離子注入。通過該離子注入，形成源極側(cè)的低濃度區(qū)域202以及在漏極側(cè)成 為LDD區(qū)域的低濃度區(qū)域203。接著，形成側(cè)壁絕緣膜208后，如圖9的(a)所示，使用抗 蝕劑圖案220進行高濃度離子注入。通過該離子注入，在低濃度區(qū)域203側(cè)，在從柵極電極 205的邊緣起在水平方向離開X2的位置形成漏極206。此時，同時形成源極207，對柵極電 極205進行雜質(zhì)摻雜。然后，在除去抗蝕劑圖案220后，如圖9的(b)所示，以使漏極206的上表面、源極 207的上表面以及柵極電極205的上表面的一部分露出那樣的構(gòu)圖形狀，形成作為硅化物 阻擋層的絕緣膜212，進行硅化物化。由此，在漏極206的上層、源極207的上層以及柵極電 極205的上層分別形成硅化物層209、210、211。在該情況下也與圖8同樣，由于未覆蓋有硅化物層的擴散區(qū)域203形成在間隔區(qū) 域X2內(nèi)，所以，能夠抑制驟回工作后的電阻值大幅度下降。但是，在利用文獻1記載的方法的情況下，需要分成兩次執(zhí)行硅化物化，并且需要 另外單獨成膜硅化物阻擋層用的絕緣膜120，工序數(shù)以及制造費用顯著增加。另外，在利用文獻2記載的方法的情況下，也需要另外單獨成膜硅化物阻擋層用 的絕緣膜212，工序數(shù)以及制造費用顯著增加。此外，該絕緣膜212需要以不覆蓋已經(jīng)形成 的漏極區(qū)域206的方式進行位置對準(zhǔn)，并不是自匹配地形成。因此，需要確保用于位置對準(zhǔn) 的對準(zhǔn)裕度(alignment margin)，導(dǎo)致晶體管尺寸的增大。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題而提出的，其目的在于提供一種在同一襯底上搭載了作為 被保護元件的M0SFET、和靜電保護用的MOSFET的半導(dǎo)體裝置，其具有高保護能力并且能夠 以少工序數(shù)制造。在實現(xiàn)在半導(dǎo)體襯底上搭載高耐壓的MOSFET和靜電保護用的MOSFET的 半導(dǎo)體裝置時特別有用。為實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體裝置，在同一半導(dǎo)體襯底上搭載了高耐壓的第 一 M0SFET、低耐壓的第二 MOSFET以及靜電保護用的第三M0SFET，其特征在于，在利用元件 分離區(qū)域劃分的第一 第三區(qū)域內(nèi)，分別形成有所述第一 第三M0SFET，在所述第一區(qū)域內(nèi)具有阱區(qū)域；第一低濃度擴散區(qū)域，在其表面處分離形成；第 一柵極電極，在所述半導(dǎo)體襯底上以隔著高耐壓的柵極氧化膜而位于所述第一低濃度擴散 區(qū)域的分離區(qū)域的上方的方式形成；第一絕緣膜，從所述第一柵極電極的一部分上方至所 述第一低濃度擴散區(qū)域的一部分上方進行重疊；第一高濃度擴散區(qū)域，在上方未形成有所 述第一絕緣膜的所述第一低濃度擴散區(qū)域的表面位置形成；以及第一硅化物層，在上方未 形成有所述第一絕緣膜之處的所述第一柵極電極的上層以及所述第一高濃度擴散區(qū)域的 上層形成，在所述第二區(qū)域內(nèi)具有阱區(qū)域；第二低濃度擴散區(qū)域，在其表面處分離形成；第 二柵極電極，在所述半導(dǎo)體襯底上以隔著低耐壓的柵極氧化膜位于所述第二低濃度擴散區(qū) 域的分離區(qū)域的上方的方式形成；第二絕緣膜，在所述第二柵極電極的側(cè)壁形成；第二高 濃度擴散區(qū)域，在上方未形成有所述第二絕緣膜的所述第二低濃度擴散區(qū)域的表面位置形成；以及第二硅化物層，在所述第二柵極電極的上層以及所述第二高濃度擴散區(qū)域的上層 形成，在所述第三區(qū)域內(nèi)具有阱區(qū)域；第三低濃度擴散區(qū)域，在其表面處分離形成；第 三柵極電極，以在所述半導(dǎo)體襯底上隔著柵極氧化膜位于所述第三低濃度擴散區(qū)域的分離 區(qū)域的上方的方式形成；第三絕緣膜，從所述第三柵極電極的一部分上方至所述第三低濃 度擴散區(qū)域的一部分上方重疊；第三高濃度擴散區(qū)域，在上方未形成有所述第三絕緣膜的 所述第三低濃度擴散區(qū)域的表面位置形成；以及第三硅化物層，在上方未形成有所述第三 絕緣膜之處的所述第三柵極電極的上層以及所述第三高濃度擴散區(qū)域的上層形成。通過這樣構(gòu)成，能夠通過同一工序形成第一 第三絕緣膜，這些能夠通過通常的 側(cè)壁絕緣膜的形成工序來實現(xiàn)。并且，在形成該第一 第三絕緣膜后，進行硅化物化，由此 該絕緣膜發(fā)揮作為硅化物阻擋層的功能。也就是說，根據(jù)本發(fā)明的半導(dǎo)體裝置，由于能夠?qū)?cè)壁絕緣膜追加硅化物阻擋層 的功能，所以不需要另外形成用于硅化物阻擋層的絕緣膜。由此，相比以往能夠削減制造時 的工序數(shù)。進而，通過將該第一 第三絕緣膜作為掩模進行高濃度離子注入，從而能夠形成 第一 第三高濃度擴散區(qū)域。也就是說，若在形成第一 第三絕緣膜時進行位置對準(zhǔn)，則構(gòu) 成源極/漏極區(qū)域的第一 第三高濃度擴散區(qū)域能夠自匹配地形成。因而，相比以往，由于 經(jīng)過需要考慮工藝時的偏差的因素，所以能夠減少應(yīng)確保的對準(zhǔn)裕度。此時，第一以及第三柵極電極的上方一部分開口，因而與用于形成第一 第三高 濃度擴散區(qū)域的離子注入同時地，能夠進行向柵極電極的雜質(zhì)摻雜。此外，可以采用使第一絕緣膜僅在左右任一方從所述第一柵極電極的一部分上方 至所述第一低濃度擴散區(qū)域的一部分上方重疊的結(jié)構(gòu)。這樣，即使在將第一MOSFET的電壓 施加方向固定為一個方向的情況下，也能夠應(yīng)對。另外，優(yōu)選使第一 第三低濃度擴散區(qū)域為比第一 第三高濃度擴散區(qū)域充分低 的(例如低1位以上)雜質(zhì)濃度。這樣，由于特別是第三低濃度擴散區(qū)域內(nèi)的電阻率上升， 所以即使減小重疊在第三低濃度擴散區(qū)域的第三絕緣膜的寬度，也能夠確保某種程度的電 阻值。也就是說，不招致在驟回工作時流過大電流這樣的事態(tài)，就能夠縮小第三低濃度擴散 區(qū)域的水平方向的寬度，謀求裝置尺寸的縮小化。根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)在同一襯底上搭載了作為被保護元件的M0SFET、靜電保護 用的MOSFET的半導(dǎo)體裝置，其中，不招致在驟回工作時流過大電流這樣的事態(tài)就具有高保 護能力，并且能夠以少的工序數(shù)進行制造。


圖1是本發(fā)明的半導(dǎo)體裝置的概略剖視圖。圖2是表示本發(fā)明的半導(dǎo)體裝置的制造工序的工序剖視圖。圖3是表示本發(fā)明的半導(dǎo)體裝置的制造工序的工序剖視圖。圖4是表示本發(fā)明的半導(dǎo)體裝置的制造工序的工序剖視圖。圖5是本發(fā)明的半導(dǎo)體裝置的另一個概略剖視圖。圖6是含有靜電保護電路的電路例。
圖7是表示擊穿后的N型MOSFET中的漏極電壓Vd和漏極電流Id的關(guān)系的概念 圖。圖8是以往的半導(dǎo)體裝置的概略剖視圖。圖9是以往的半導(dǎo)體裝置的另一個概略剖視圖。附圖標(biāo)記說明1 半導(dǎo)體襯底2 元件分離區(qū)域3:高耐壓用P型阱4 低耐壓用P型阱5:柵極氧化膜6 漂移區(qū)域8、9 柵極氧化膜11、12、13 柵極電極15、16:LDD 區(qū)域17 抗蝕劑圖案21 絕緣膜(掩模絕緣膜)21a.21b.21c 絕緣膜(掩模絕緣膜)22、23 抗蝕劑圖案31、32、33 源極/漏極區(qū)域31d:漏極31s 源極41、42、43、44、45、46:硅化物層51 層間絕緣膜52、53、54 接觸電極55、56、57 布線層61:高耐壓 MOSFET62 低耐壓 MOSFET63 靜電保護用MOSFET91 =MOSFET92:內(nèi)部電路100 半導(dǎo)體襯底101 元件分離區(qū)域102 高濃度擴散區(qū)域103 低濃度擴散區(qū)域104 柵極氧化膜105 柵極電極106 側(cè)壁絕緣膜107、108:硅化物層112:高濃度擴散區(qū)域
113低濃度擴散區(qū)域
114:柵極氧化膜
115柵極電極
116側(cè)壁絕緣膜
117、118 硅化物層
120硅化物阻擋層用絕緣.
121=MOSFET
122靜電保護用MOSFET
200半導(dǎo)體襯底
201元件分離區(qū)域
202低濃度擴散區(qū)域
203低濃度擴散區(qū)域
204 柵極氧化膜
205柵極電極
206漏極
207源極
208側(cè)壁絕緣膜
209,210,211 硅化物層
212硅化物阻擋層用絕緣.
220抗蝕劑圖案
Al、A2、A3 區(qū)域
B 1、B2 區(qū)域
B2 區(qū)域
dl、d3 分離區(qū)域
具體實施例方式(結(jié)構(gòu))在圖1中示出本發(fā)明的半導(dǎo)體裝置的概略剖視圖。本半導(dǎo)體裝置在同一半導(dǎo)體襯 底1上具有3個區(qū)域Al A3，在各區(qū)域內(nèi)形成有各自不同的M0SFET。區(qū)域Al對應(yīng)于第一 區(qū)域，區(qū)域A2對應(yīng)于第二區(qū)域，區(qū)域A3對應(yīng)于第三區(qū)域。并且，在區(qū)域Al內(nèi)形成有高耐壓M0SFET61，在區(qū)域A2內(nèi)形成有低耐壓M0SFET62， 在區(qū)域A3內(nèi)形成有作為靜電保護元件的M0SFET63。以下，將作為靜電保護元件的MOSFET稱 為“靜電保護M0SFET”。高耐壓M0SFET61對應(yīng)于第一 M0SFET，低耐壓M0SFET62對應(yīng)于第二 MOSFET，靜電保護M0SFET63對應(yīng)于第三MOSFET。此外，在此假設(shè)各MOSFET為N型MOSFET。在本實施方式中，將靜電保護M0SFET63作為低耐壓M0SFET62的保護用元件。也 就是說，在此，靜電保護M0SFET63與低耐壓M0SFET62同樣地形成在低耐壓的P型阱4上。高耐壓M0SFET61形成在高耐壓的P型阱3上。在P型阱3的表面區(qū)域具有一部 分間隔地形成有低濃度N型的漂移區(qū)域6。漂移區(qū)域6對應(yīng)于第一低濃度擴散區(qū)域。另外，高耐壓M0SFET61在P型阱3的上表面隔著高耐壓用的柵極氧化膜5具有柵極電極11。該柵極電極11以重疊的方式形成在被分離的漂移區(qū)域6夾持的區(qū)域、以及漂移 區(qū)域6的一部分上方。柵極電極11對應(yīng)于第一柵極電極。在漂移區(qū)域6的表面區(qū)域中的、與柵極電極11相反一側(cè)的元件分離區(qū)域2側(cè)的一 部分區(qū)域中，形成有高濃度N型的源極/漏極區(qū)域31。在該源極/漏極區(qū)域31的上表面形 成有硅化物層41。源極/漏極區(qū)域31對應(yīng)于第一高濃度擴散區(qū)域。高耐壓M0SFET61具有絕緣膜21a，該絕緣膜21a重疊在柵極電極11的一部分上表 面、以及在表面未形成有源極/漏極區(qū)域31的漂移區(qū)域6的上方。該絕緣膜21a不僅沿垂 直方向形成在柵極電極11的側(cè)壁部分，而且沿與半導(dǎo)體襯底1平行的水平方向上也有某種 程度延伸。利用該絕緣膜21a，確保柵極電極11和源極/漏極區(qū)域31上的硅化物層41在 水平方向的間隔dl。并且，該絕緣膜21a并不是完全覆蓋柵極電極11的上表面，而是僅在從邊緣起具 有一定寬度的區(qū)域中形成，未形成在其中央部。在未形成有該絕緣膜21a的柵極電極11的 上表面，形成有硅化物層42，有助于降低接觸電阻。此外，硅化物層41以及42對應(yīng)于第一 硅化物層，絕緣膜21a對應(yīng)于第一絕緣膜。在高濃度M0SFET61內(nèi)形成的漂移區(qū)域6是為了發(fā)揮電場緩和效果而形成的，但是 為了發(fā)揮該效果，在柵極電極11下方和源極/漏極區(qū)域31之間需要某種程度的水平方向 的間隔。在圖1的結(jié)構(gòu)中，由于形成在間隔區(qū)域(dl)的漂移區(qū)域6的存在，能夠緩和在源 極/漏極區(qū)域31和柵極電極11之間產(chǎn)生高電場。但是，即使確保該距離，當(dāng)在該間隔位置的漂移區(qū)域6的上表面形成了硅化物層 41時，源極/漏極區(qū)域31和漂移區(qū)域6都形成在同一硅化物層41的下層，在該位置，兩者 的電位幾乎沒有差。也就是說，此時，無法充分發(fā)揮漂移區(qū)域6的緩和柵極電極11間的電 場這樣的功能。因此，在本發(fā)明的半導(dǎo)體裝置中，如圖1所示，在未形成有源極/漏極區(qū)域31的漂 移區(qū)域6的上表面不形成硅化物層41，取而代之，形成絕緣膜21a。并且，以覆蓋柵極電極11、絕緣膜21a、硅化物層41、42的方式形成層間絕緣膜51， 在該層間絕緣膜51內(nèi)形成有用于與源極/漏極區(qū)域31上的硅化物層41電連接的接觸電 極52。并且，在層間絕緣膜51的上層形成有與接觸電極52電連接的布線層55。此外，雖 然沒有圖示，但是用于與柵極電極11上的硅化物層42電連接的接觸電極也形成在其他位 置。低耐壓M0SFET62形成在區(qū)域A2內(nèi)的低耐壓的P型阱4上。在P型阱4的表面區(qū) 域具有一部分間隔地形成低濃度N型的LDD區(qū)域15。LDD區(qū)域15對應(yīng)于第二低濃度擴散 區(qū)域。低耐壓M0SFET62在P型阱4的上表面隔著低耐壓用的柵極氧化膜8具有柵極電 極12。該柵極電極12以重疊的方式形成在被分離的低濃度LDD區(qū)域15夾持的區(qū)域、以及 低濃度LDD區(qū)域15的一部分上方。柵極電極12對應(yīng)于第二柵極電極。在低濃度LDD區(qū)域15的表面區(qū)域中的、與柵極電極12相反一側(cè)的元件分離區(qū)域 2側(cè)的一部分區(qū)域中，形成有高濃度N型的源極/漏極區(qū)域32。在該源極/漏極區(qū)域32的 上表面形成有硅化物層43。另外，在柵極電極12的上表面也形成有硅化物層44。源極/ 漏極區(qū)域32對應(yīng)于第二高濃度擴散區(qū)域，硅化物層43以及44對應(yīng)于第二硅化物層。
低耐壓M0SFET62在柵極電極12的側(cè)壁部分具有絕緣膜21b。該絕緣膜21b形成 為與在表面未形成有源極/漏極區(qū)域32的低濃度LDD區(qū)域15的上方重疊。但是，該絕緣 膜21b與高耐壓M0SFET61具有的絕緣膜21a相比較，水平方向的擴展少。即，在柵極電極 12的上表面幾乎或完全沒有形成，即使在絕緣膜21b與柵極氧化膜接觸的高度位置，也與 絕緣膜21a相比在水平方向的延伸小。絕緣膜21b對應(yīng)于第二絕緣膜。形成在低耐壓M0SFET62內(nèi)的LDD區(qū)域15也與形成在高濃度M0SFET61內(nèi)的漂移 區(qū)域6同樣，設(shè)置的目的在于，緩和在柵極電極12和源極/漏極區(qū)域32之間產(chǎn)生高電場。 但是，低耐壓M0SFET62與高耐壓M0SFET61相比所要求的耐壓低。因此，為了謀求占有面積 縮小，在低耐壓M0SFET62中，與高耐壓M0SFET61相比較，柵極電極和源極/漏極區(qū)域的水 平方向的分離距離變短。并且，在低耐壓M0SFET61的情況下，利用形成在柵極電極12的側(cè) 壁的絕緣膜21b來實現(xiàn)確保該距離。上述的層間絕緣膜51形成為覆蓋柵極電極12、絕緣膜21b、硅化物層43、44，在該 層間絕緣膜51內(nèi)形成有用于與源極/漏極區(qū)域32上的硅化物層43電連接的接觸電極53。 并且，在層間絕緣膜51的上層形成有與接觸電極53電連接的布線層56。此外，雖然沒有圖 示，但是，用于與柵極電極12上的硅化物層44電連接的接觸電極也形成在其他位置。低耐壓的靜電保護M0SFET63形成在區(qū)域A3內(nèi)的低耐壓的P型阱4上。在P型阱 4的表面區(qū)域具有一部分間隔地形成有低濃度N型的LDD區(qū)域16。LDD區(qū)域16對應(yīng)于第三 低濃度擴散區(qū)域。靜電保護M0SFET63在P型阱4的上表面隔著低耐壓用的柵極氧化膜9而具有柵 極電極13。該柵極電極13以重疊的方式形成在被分離的低濃度LDD區(qū)域16夾持的區(qū)域、 以及低濃度LDD區(qū)域16的一部上方。柵極電極13對應(yīng)于第三柵極電極。在低濃度LDD區(qū)域16的表面區(qū)域中的、與柵極電極13相反一側(cè)的元件分離區(qū)域 2側(cè)的一部分區(qū)域中，形成有高濃度N型的源極/漏極區(qū)域33。在該源極/漏極區(qū)域33的 上表面形成有硅化物層45。源極/漏極區(qū)域33對應(yīng)于第三高濃度擴散區(qū)域。靜電保護M0SFET63具有絕緣膜21c，該絕緣膜21c重疊在柵極電極13的一部分 上表面、以及在表面未形成有源極/漏極區(qū)域33的低濃度LDD區(qū)域16的上方。該絕緣膜 21c以如下方式形成不僅沿垂直方向形成在柵極電極13的側(cè)壁部分，而且沿與半導(dǎo)體襯 底1平行的水平方向也有某種程度延伸。借助該絕緣膜21c，確保柵極電極13和源極/漏 極區(qū)域33上的硅化物層45在水平方向的間隔d3。如上所述，在靜電保護用的MOSFET中，當(dāng)在擴散區(qū)域形成硅化物層時，由于驟回 工作后的寄生晶體管的電阻值顯著降低，因而當(dāng)施加過電壓時流過高電流，容易破壞。因 此，在本發(fā)明的半導(dǎo)體裝置中，在區(qū)域A3內(nèi)，對作為擴散區(qū)域的低濃度LDD區(qū)域16不形成 硅化物層45，從而在源極/漏極33和柵極電極13之間、即間隔區(qū)域d3的位置設(shè)置未形成 有硅化物層45的低濃度LDD區(qū)域16。由此，能夠抑制驟回工作后的電阻值大幅度降低。并且，該絕緣膜21c并不是完全覆蓋柵極電極13的上表面，而是僅形成在從邊緣 起具有一定寬度的區(qū)域中，未形成在其中央部。在未形成有該絕緣膜21c的柵極電極13的 上表面形成有硅化物層46。此外，硅化物層45以及46對應(yīng)于第三硅化物層，絕緣膜21c對 應(yīng)于第三絕緣膜。上述的層間絕緣膜51形成為覆蓋柵極電極13、絕緣膜21c、硅化物層45、46，在該層間絕緣膜51內(nèi)形成有用于與源極/漏極區(qū)域33上的硅化物層45電連接的接觸電極54。 并且，在層間絕緣膜51的上層形成有與接觸電極54電連接的布線層57。此外，雖然沒有 圖示，但是用于與柵極電極13上的硅化物層46電連接的接觸電極也形成在其他位置。另 外，靜電保護M0SFET63為了在通常時處于截止?fàn)顟B(tài)，將柵極電極13、源極/漏極33內(nèi)的一 方的擴散區(qū)域(源極)電連接。根據(jù)圖1的結(jié)構(gòu)，高耐壓M0SFET61相比低耐壓M0SFET62能夠?qū)崿F(xiàn)高耐壓，靜電保 護M0SFET63能夠在不容易被破壞的情況下從過電壓中保護低耐壓M0SFET62。并且，如以下 說明那樣，絕緣膜21a、21b、21c全部能夠以同一工序形成，因而不需要另外追加用于形成 作為硅化物阻擋層的絕緣膜的工序。另外，硅化物層41 46也以同一工序形成，因而，不 需要通過另外的工序形成在柵極電極的上層形成的硅化物層和在源極/漏極區(qū)域的上層 形成的硅化物層。因此，與現(xiàn)有技術(shù)相比，能夠以大幅減少的工序數(shù)進行制造。進而，絕緣膜21a、21b、21c分別作為用于形成源極/漏極區(qū)域31、32、33的掩模而 發(fā)揮功能。因而，在形成絕緣膜21a、21c的時間點，若在形成抗蝕劑圖案時進行位置對準(zhǔn)， 則源極/漏極區(qū)域能夠自匹配地形成。因而，與現(xiàn)有技術(shù)相比，由于經(jīng)過需要考慮工藝時的 偏差的因素，所以，能夠減小應(yīng)確保的對準(zhǔn)裕度。以下，將絕緣膜21a、21b、21c適當(dāng)總稱為 “掩模絕緣膜”。此外，在圖1中，對在P型半導(dǎo)體襯底1上形成N型MOSFET的情況了說明，但是， 對通過使各雜質(zhì)離子的導(dǎo)電型反轉(zhuǎn)而形成P型MOSFET的情況，也能夠同樣地說明。(制法)參照在圖2 圖4中示意性地示出的工序剖視圖來說明本半導(dǎo)體裝置的制造方 法。此外，為了便于繪圖，將工序剖視圖分為三幅圖。另外，為了便于說明，對各工序標(biāo)注 #1 #15的步驟號。首先，如圖2的(a)所示，在P型半導(dǎo)體襯底1上，使用公知的STI (Shallow Trench Isolation,淺溝槽隔離)技術(shù)，形成深度為0. 3 1. 0 μ m左右的元件分離區(qū)域2 (步驟#1)。 由此，形成由元件分離區(qū)域2劃分的活性區(qū)域。本發(fā)明的半導(dǎo)體裝置為在同一襯底上混合搭載了高耐壓M0SFET、低耐壓MOSFET 以及作為靜電保護元件的M0SFET(以下稱為靜電保護M0SFET)這3個元件的結(jié)構(gòu)。因此， 在步驟#1中，形成至少三個區(qū)域以上的活性區(qū)域。在圖2的(a)中，圖示了形成3個活性 區(qū)域的情況，分別形成在區(qū)域A1、A2、A3內(nèi)。此外，在本實施方式中，區(qū)域Al是用于形成高耐壓MOSFET的區(qū)域，區(qū)域A2是用于 形成低耐壓MOSFET的區(qū)域，區(qū)域A3是用于形成靜電保護MOSFET的區(qū)域。S卩，形成各區(qū)域 Al A3內(nèi)的活性區(qū)域用作在各區(qū)域中形成的MOSFET的活性區(qū)域。接著，如圖2的(b)所示，在區(qū)域Al內(nèi)形成高耐壓用的P型阱3，在區(qū)域A2以及 A3內(nèi)分別形成低耐壓用的P型阱4(步驟#2)。具體地說，在各個阱的形成中，通過在注入 P型雜質(zhì)離子(例如B離子)后進行熱處理來形成。通過對區(qū)域A2以及A3同時進行離子 注入，由此，低耐壓MOSFET和靜電保護MOSFET共用P型阱4。然后，在整個表面上通過熱氧 化或CVD法形成膜厚為30 60nm左右的高耐壓用柵極氧化膜5 (步驟#3)。接著，如圖2的(C)所示，通過對高耐壓用阱3的一部分表面進行離子注入，從而 形成高耐壓MOSFET用的漂移區(qū)域6 (步驟#4)。具體地說，在不進行離子注入的區(qū)域、即區(qū)域A2以及A3內(nèi)的整個表面和區(qū)域Al內(nèi)的一部分形成有抗蝕劑圖案7的狀態(tài)下，以摻雜量 5X1012ions/cm2、注入能量IOOkeV注入N型雜質(zhì)離子(例如P離子)。然后除去抗蝕劑圖案7。接著，如圖2的(d)所示，除去在低耐壓用阱4上形成的高耐壓用柵極氧化膜5后 (步驟#5)，在該區(qū)域通過熱氧化法生長膜厚7nm左右的低耐壓用柵極氧化膜(步驟#6)。 具體地說，在區(qū)域A2內(nèi)形成低耐壓用柵極氧化膜8，在區(qū)域A3內(nèi)形成柵極氧化膜9。接著，如圖3的(a)所示，在區(qū)域Al內(nèi)的柵極氧化膜5上的規(guī)定區(qū)域、區(qū)域A2內(nèi) 的柵極氧化膜8上的規(guī)定區(qū)域、區(qū)域A3內(nèi)的柵極氧化膜9上的規(guī)定區(qū)域，分別形成由多晶 硅構(gòu)成的柵極電極11、12、13(步驟#7)。具體地說，在整個面上形成多晶硅膜后，實施蝕刻 處理而形成。接著，如圖3的(b)所示，通過對低耐壓用阱4的一部分表面進行離子注入，由此， 形成低耐壓MOSFET用的低濃度LDD區(qū)域15以及靜電保護MOSFET用的LDD區(qū)域16 (步驟 #8)。具體地說，在不進行離子注入的區(qū)域、即區(qū)域Al整個表面形成有抗蝕劑圖案17的狀 態(tài)下，以摻雜量2X1013ions/cm2、注入能量20keV注入N型雜質(zhì)離子(例如P離子)。由于 在低耐壓用阱4上形成有柵極電極12、13，所以，該柵極電極成為掩模，在該柵極電極的下 方?jīng)]有被注入離子，而注入到其外側(cè)。接著，如圖3的(c)所示，在整個面上成膜絕緣膜21 (步驟#9)。具體地說，通過 CVD法形成IOOnm左右的由例如SiN或SiO2構(gòu)成的絕緣膜。該絕緣膜21對應(yīng)于掩模絕緣 膜，利用后面的工序形成該絕緣膜21，由此，構(gòu)成M0SFET61的第一絕緣膜21a、M0SFET62的 絕緣膜21b、M0SFET63的絕緣膜21c。接著，如圖3的(d)所示，在區(qū)域Al內(nèi)以及A3內(nèi)的規(guī)定區(qū)域形成抗蝕劑圖案22、 23 (步驟#10)。此時，在區(qū)域Al內(nèi)，以從柵極電極11的一部分上方至漂移區(qū)域6的一部分 上方進行重疊方式形成抗蝕劑圖案22。同樣，在區(qū)域A3內(nèi)，以從柵極電極13的一部分上方 至低濃度LDD區(qū)域16的一部分上方進行重疊的方式形成抗蝕劑圖案23。S卩，通過步驟#10，在區(qū)域Al內(nèi)，在形成在柵極電極11的中央部的上方、以及形成 在漂移區(qū)域6的上方中的與柵極電極11側(cè)相反的元件分離區(qū)域2側(cè)的絕緣膜21上，未形 成抗蝕劑圖案22。另外，在區(qū)域A3內(nèi)，在形成在柵極電極13的中央部的上方、以及形成在 低濃度LDD區(qū)域16的上方中的與柵極電極13側(cè)相反的元件分離區(qū)域2側(cè)的絕緣膜21上， 未形成抗蝕劑圖案23。在這樣的狀態(tài)下，通過各向異性的干蝕刻(例如RIE :Reactive Ion Etching 反 應(yīng)性離子蝕刻)，對絕緣膜21進行蝕刻(步驟#11)。由此，如圖4的(a)所示，在區(qū)域Al 中，被抗蝕劑圖案22覆蓋的區(qū)域的絕緣膜21a殘存，其他部分被除去。在區(qū)域A2中，在柵 極電極12的側(cè)壁部分殘存絕緣膜21b，其他部分被除去。另外，在區(qū)域A3中，被抗蝕劑圖 案23覆蓋的區(qū)域的絕緣膜21c殘存，其他部分被除去。此外，在元件分離區(qū)域2上形成的 絕緣膜21也被除去。通過本步驟，在區(qū)域Al內(nèi)，漂移區(qū)域6中的在上方形成有絕緣膜21a的部分的區(qū) 域沿水平方向以dl的寬度形成。同樣地，在區(qū)域A3內(nèi)，LDD區(qū)域16中的在上方形成有絕緣 膜21c的部分的區(qū)域沿水平方向以d3的寬度形成。該絕緣膜21a以及21c在后述的硅化 物化的工序(步驟#13 #14)中，發(fā)揮阻擋與這些絕緣膜重疊的位置的漂移區(qū)域6或LDD區(qū)域16的硅化物化的功能。進而，在后述的高濃度雜質(zhì)離子的注入工序(步驟#12)中，也 作為用于在區(qū)域Al以及A3內(nèi)形成源極/漏極區(qū)域的掩模而發(fā)揮功能。另一方面，在區(qū)域A2內(nèi)，LDD區(qū)域15中的在上方形成有絕緣膜21b的部分區(qū)域， 是與作為側(cè)壁絕緣膜而殘存在高的柵極電極12的側(cè)壁上的絕緣膜21b的膜厚相當(dāng)?shù)膶挾龋?與dl以及d3相比充分短。因此，在后述的硅化物化的工序中，幾乎整個LDD區(qū)域15被硅 化物化。此外，絕緣膜21b與絕緣膜21a以及21c同樣，在用于形成源極/漏極區(qū)域的高濃 度雜質(zhì)離子的注入工序中發(fā)揮掩模的功能。另外，在區(qū)域Al內(nèi)和A3內(nèi)，絕緣膜21a以及21c以在柵極電極的上方開口一部分 的方式而形成。因此，在后述的步驟#12中，在形成源極/漏極區(qū)域時，也能夠同時進行對 這些柵極電極11以及13的雜質(zhì)摻雜。在柵極電極上表面上未形成有絕緣膜21b的區(qū)域A2 內(nèi)，當(dāng)然能夠?qū)艠O電極12進行雜質(zhì)摻雜。此外，在對該絕緣膜21進行蝕刻的步驟#11中，一起對柵極氧化膜5、8、9也進行 蝕刻。由此，如圖4的(a)所示，在步驟#11結(jié)束時，柵極氧化膜僅殘存在于絕緣膜(21a、 21b,21c)或柵極電極(11、12、13)的下層。也就是說，在絕緣膜21被除去的位置的正下方， 在各擴散區(qū)域(6、15、16)的上層成膜的柵極氧化膜(5、8、9)通過本步驟被除去。接著，如圖4的(b)所示，對區(qū)域Al、A2、A3內(nèi)的表面進行離子注入，從而形成各 MOSFET的源極/漏極區(qū)域31、32、33(步驟#12)。具體地說，以摻雜量5 X 1015ions/cm2、注 入能量40keV注入N型雜質(zhì)離子(例如As離子)。此時，在區(qū)域Al內(nèi)，柵極電極11和絕緣膜21a作為掩模發(fā)揮功能，在漂移區(qū)域6 的位于柵極電極11以及絕緣膜21a的外側(cè)的表面區(qū)域形成源極/漏極區(qū)域31。在區(qū)域A2 內(nèi)，柵極電極12和形成在其側(cè)壁的絕緣膜21b作為掩模發(fā)揮功能，在低濃度LDD區(qū)域15的 位于柵極電極12以及絕緣膜21b的外側(cè)的表面區(qū)域形成源極/漏極區(qū)域32。在區(qū)域A3 內(nèi)，柵極電極13和絕緣膜21c作為掩模發(fā)揮功能，在低濃度LDD區(qū)域16的位于柵極電極13 以及絕緣膜21c的外側(cè)的表面區(qū)域形成源極/漏極區(qū)域33。另外，如上所述，通過本步驟#12，一起進行對各柵極電極11、12、13的雜質(zhì)摻雜。接著，在露出的柵極電極11、12、13的上表面以及源極/漏極區(qū)域31、32、33的上 表面分形成硅化物層。具體地說，首先，在整個表面上通過濺射法或CVD法成膜Ti、Co等高 介電常數(shù)金屬膜(步驟#13)。然后，進行RTA(Rapid Thermal Annealing 快速熱退火)等 熱處理(步驟#14)。如上所述，在步驟#11的蝕刻工序中，在上方未形成有絕緣膜21的位置的各擴散 區(qū)域(6、15、16)的上層成膜的柵極氧化膜(5、8、9)被除去。因此，該區(qū)域的硅襯底(活性 區(qū)域)露出，能夠使該襯底面與在步驟#13形成的金屬膜接觸。另外，露出的柵極電極的上 表面也與該金屬膜接觸。并且，通過步驟#14的熱處理，在金屬膜和硅襯底的接觸區(qū)域以及 金屬膜和多晶硅膜(柵極電極)的接觸區(qū)域，進行硅化物化。另一方面，在絕緣膜上形成的金屬膜即使通過熱處理也不發(fā)生反應(yīng)而殘存。通過 使用H2S04、H202等的藥液處理，有選擇地除去該未反應(yīng)的金屬膜(步驟#15)。由此，如圖4 的(c)所示，在區(qū)域Al內(nèi)形成硅化物層41、42，在區(qū)域A2內(nèi)形成硅化物層43、44，在該區(qū)域 A3內(nèi)形成硅化物層45、46。更具體地說，如下所述。在區(qū)域Al中，在上方未形成有絕緣膜21a的源極/漏極區(qū)域31的上表面形成有硅化物層41，在柵極電極11的上表面中的未形成有絕緣膜21a的 區(qū)域形成硅化物層42。另一方面，關(guān)于在上方形成有絕緣膜21a的區(qū)域dl的漂移區(qū)域6， 由于該絕緣膜21a作為硅化物阻擋層而發(fā)揮功能，所以在該表面未形成硅化物層。在區(qū)域A2中，在上方未形成有絕緣膜21b的源極/漏極區(qū)域32的上表面形成硅化 物層43，在柵極電極12的上表面形成硅化物層44。在區(qū)域A2內(nèi)，LDD區(qū)域15中的在上方 形成有絕緣膜21b的部分的區(qū)域為與作為側(cè)壁絕緣膜殘存在高的柵極電極12的側(cè)壁上的 絕緣膜21b的膜厚相當(dāng)?shù)膶挾龋冉^緣膜21a短。也就是說，在區(qū)域A2內(nèi)，幾乎在整個活性 區(qū)域上形成硅化物層43。另外，由于在柵極電極12的上表面也幾乎沒有殘存絕緣膜21b， 所以該柵極電極12的上表面幾乎被硅化物化。在區(qū)域A3中，在源極/漏極區(qū)域33的上表面中的未形成有絕緣膜21c的區(qū)域形 成有硅化物層45，在柵極電極13的上表面中的未形成有絕緣膜21c的區(qū)域形成有硅化物層 46。另一方面，關(guān)于在上方形成有絕緣膜21c的區(qū)域d3的LDD區(qū)域16，由于該絕緣膜21c 作為硅化物阻擋層而發(fā)揮功能，所以，在該表面未形成有硅化物層。然后通過公知的方法，在成膜層間絕緣膜51后，通過例如W等高介電常數(shù)金屬形 成接觸柱塞52、53、54以及布線層55、56、57。經(jīng)由以上的各工序，形成圖1所示的半導(dǎo)體裝 置。下面對其他實施方式進行說明。(1)在上述的實施方式中，對在同一襯底上搭載高耐壓M0SFET、低耐壓M0SFET、用 于保護低耐壓MOSFET的靜電保護MOSFET的情況進行了說明，但是，在搭載用于保護高耐壓 MOSFET的靜電保護MOSFET的情況下也能夠通過同樣的方法來實現(xiàn)。(2)在上述的實施方式中，對于高耐壓M0SFET61，假定了在電壓施加方向上沒有 限定的情況。而即使在將電壓施加方向限定為一個方向的情況下，也能夠通過同樣的工序 來實現(xiàn)。圖5是這種半導(dǎo)體裝置的結(jié)構(gòu)例。與圖1相比較，絕緣膜21a的形狀不同。絕緣 膜21a在漏極31d側(cè)與圖1的情況同樣，以重疊的方式形成在柵極電極11的一部分上表面 以及表面未形成有漏極區(qū)域31d的漂移區(qū)域6d的上方。另一方面，在源極31s側(cè)，與區(qū)域 A2同樣，作為側(cè)壁絕緣膜形成在柵極電極11的側(cè)壁部分。關(guān)于圖5的結(jié)構(gòu)，除了在上述的步驟#10中，以僅覆蓋在漏極31d側(cè)的方式形成抗 蝕劑圖案22之外，能夠以與上述的實施方式同樣的方法來實現(xiàn)。在該情況下，作為漏極發(fā)揮功能的擴散區(qū)域和作為源極發(fā)揮功能的擴散區(qū)域是分 別確定的結(jié)構(gòu)，在耐壓性上成為問題的是漏極側(cè)，所以關(guān)于源極側(cè)，不需要像漏極側(cè)那樣確 保用于緩和高電場的漂移區(qū)域的寬度。因此，相比圖1具有能夠縮小裝置尺寸的效果。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置在同一半導(dǎo)體襯底上搭載了高耐壓的第 一 M0SFET、低耐壓的第二 MOSFET以及靜電保護用的第三M0SFET，其特征在于，在半導(dǎo)體襯底上形成元件分離區(qū)域，由此，分別劃分出形成所述第一 MOSFET的第一區(qū) 域、形成所述第二 MOSFET的第二區(qū)域、以及形成所述第三MOSFET的第三區(qū)域，在所述第一區(qū)域內(nèi)，形成構(gòu)成所述第一 MOSFET的阱區(qū)域，在該阱區(qū)域的規(guī)定的表面位 置形成第一低濃度擴散區(qū)域，在所述半導(dǎo)體襯底上隔著高耐壓用的柵極氧化膜形成第一柵 極電極，在所述第二區(qū)域內(nèi)，形成構(gòu)成所述第二 MOSFET的阱區(qū)域，在該阱區(qū)域的規(guī)定的表面位 置形成第二低濃度擴散區(qū)域，在所述半導(dǎo)體襯底上隔著低耐壓用的柵極氧化膜形成第二柵 極電極，在所述第三區(qū)域內(nèi)，形成構(gòu)成所述第三MOSFET的阱區(qū)域，在該阱區(qū)域的規(guī)定的表面位 置形成第三低濃度擴散區(qū)域，在所述半導(dǎo)體襯底上隔著柵極氧化膜形成第三柵極電極，在形成有所述第一 第三柵極電極、所述第一 第三低濃度擴散區(qū)域的狀態(tài)下，在整 個表面成膜掩模絕緣膜，然后，形成抗蝕劑圖案，該抗蝕劑圖案在所述第一區(qū)域內(nèi)從所述第一柵極電極的一部 分上方至所述第一低濃度擴散區(qū)域的一部分上方進行重疊，并且在所述第三區(qū)域內(nèi)從所述 第三柵極電極的一部分上方至所述第三低濃度擴散區(qū)域的一部分上方進行重疊，然后，將所述抗蝕劑圖案作為掩模，對所述掩模絕緣膜進行各向異性蝕刻，在所述第一 區(qū)域以及所述第三區(qū)域內(nèi)的被所述抗蝕劑圖案覆蓋之處、以及所述第二區(qū)域內(nèi)的所述第二 柵極電極的側(cè)壁部分殘存所述掩模絕緣膜，然后，將殘存的所述掩模絕緣膜以及所述第一 第三柵極電極作為掩模進行高濃度離 子注入，在未被所述掩模絕緣膜覆蓋的所述第一 第三低濃度擴散區(qū)域的表面區(qū)域分別形 成第一 第三高濃度擴散區(qū)域，并且，對所述第一 第三柵極電極進行摻雜，然后，在整個表面上成膜高熔點金屬膜后，進行熱處理，在所述第一 第三高濃度擴散 區(qū)域的上表面、未被所述掩模絕緣膜覆蓋之處的第一以及第三柵極電極的上表面、以及所 述第二柵極電極的上表面形成硅化物層，然后，有選擇地除去在所述掩模絕緣膜上以及所述元件分離區(qū)域上殘存的未反應(yīng)的所 述高融點金屬膜。
2.如權(quán)利要求1所述的制造方法，其中，在形成所述抗蝕劑圖案時，在所述第一區(qū)域內(nèi)，僅在左右任意一方，從所述第一柵極電 極的一部分上方至所述第一低濃度擴散區(qū)域的一部分上方進行重疊。
3.如權(quán)利要求1或2所述的制造方法，其中，在對所述掩模絕緣膜進行各向異性蝕刻時，將所述抗蝕劑圖案以及所述第一 第三柵 極電極作為掩模，一起蝕刻除去柵極氧化膜。
4.一種半導(dǎo)體裝置，在同一半導(dǎo)體襯底上搭載了高耐壓的第一 M0SFET、低耐壓的第二 MOSFET以及靜電保護用的第三M0SFET，其特征在于，在利用元件分離區(qū)域劃分的第一 第三區(qū)域內(nèi)，分別形成有所述第一 第三M0SFET， 在所述第一區(qū)域內(nèi)具有阱區(qū)域；第一低濃度擴散區(qū)域，在其表面處分離形成；第一柵 極電極，在所述半導(dǎo)體襯底上以隔著高耐壓的柵極氧化膜位于所述第一低濃度擴散區(qū)域的間隔區(qū)域的上方的方式形成；第一絕緣膜，從所述第一柵極電極的一部分上方至所述第一 低濃度擴散區(qū)域的一部分上方進行重疊；第一高濃度擴散區(qū)域，在上方未形成有所述第一 絕緣膜的所述第一低濃度擴散區(qū)域的表面位置形成；以及第一硅化物層，在上方未形成有 所述第一絕緣膜之處的所述第一柵極電極的上層以及所述第一高濃度擴散區(qū)域的上層形 成，在所述第二區(qū)域內(nèi)具有阱區(qū)域；第二低濃度擴散區(qū)域，在其表面處分離形成；第二柵 極電極，在所述半導(dǎo)體襯底上以隔著低耐壓的柵極氧化膜位于所述第二低濃度擴散區(qū)域的 間隔區(qū)域的上方的方式形成；第二絕緣膜，在所述第二柵極電極的側(cè)壁形成；第二高濃度 擴散區(qū)域，在上方未形成有所述第二絕緣膜的所述第二低濃度擴散區(qū)域的表面位置形成； 以及第二硅化物層，在所述第二柵極電極的上層以及所述第二高濃度擴散區(qū)域的上層形 成，在所述第三區(qū)域內(nèi)具有阱區(qū)域；第三低濃度擴散區(qū)域，在其表面處分離形成；第三柵 極電極，在所述半導(dǎo)體襯底上以隔著柵極氧化膜位于所述第三低濃度擴散區(qū)域的間隔區(qū)域 的上方的方式形成；第三絕緣膜，從所述第三柵極電極的一部分上方至所述第三低濃度擴 散區(qū)域的一部分上方進行重疊；第三高濃度擴散區(qū)域，在上方未形成有所述第三絕緣膜的 所述第三低濃度擴散區(qū)域的表面位置形成；以及第三硅化物層，在上方未形成有所述第三 絕緣膜之處的所述第三柵極電極的上層以及所述第三高濃度擴散區(qū)域的上層形成。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述第一 第三絕緣膜都在同一工序下形成。
6.如權(quán)利要求4或5所述的半導(dǎo)體裝置，其中，所述第一 第三硅化物層都在同一工序下形成。
7.如權(quán)利要求4 6中任一項所述的半導(dǎo)體裝置，其中，所述第一 第三高濃度擴散區(qū)域通過將所述第一 第三絕緣膜作為掩模的離子注入 來形成。
8.如權(quán)利要求4 7中任一項所述的半導(dǎo)體裝置，其中，所述第一絕緣膜僅在左右任意一方從所述第一柵極電極的一部分上方至所述第一低 濃度擴散區(qū)域的一部分上方進行重疊。
9.一種半導(dǎo)體裝置，在同一半導(dǎo)體襯底上搭載了高耐壓的第一 M0SFET、低耐壓的第二 MOSFET以及靜電保護用的第三M0SFET，其特征在于，在利用元件分離區(qū)域劃分的第一 第三區(qū)域內(nèi)分別形成有所述第一 第三M0SFET，所述第一 第三MOSFET分別具有阱區(qū)域；低濃度擴散區(qū)域，在其表面處分離形成；柵 極電極，在所述半導(dǎo)體襯底上以隔著柵極氧化膜位于所述低濃度擴散區(qū)域的間隔區(qū)域的上 方的方式形成；掩模絕緣膜，在所述柵極電極的側(cè)壁形成；高濃度擴散區(qū)域，在上方未形成 有所述掩模絕緣膜的所述低濃度擴散區(qū)域的表面位置形成；以及硅化物層，在所述柵極電 極的上層以及所述高濃度擴散區(qū)域的上層形成，在所述第一以及第三區(qū)域內(nèi)，所述掩模絕緣膜以從所述柵極電極的一部分上方至所述 低濃度擴散區(qū)域的一部分上方進行重疊的方式形成。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置及其制造方法。本發(fā)明提供的半導(dǎo)體裝置在同一襯底上搭載了作為被保護元件的MOSFET、靜電保護用的MOSFET，其中，具有高保護能力并且能夠以少的工序數(shù)制造。在形成低濃度區(qū)域(6、15、16)、柵極電極(11、12、13)后，在整個表面上成膜絕緣膜。然后，將抗蝕劑圖案作為掩模進行蝕刻，在區(qū)域(A1)以及(A3)內(nèi)，以從柵極電極的一部分上方至低濃度區(qū)域的一部分上方進行重疊的方式殘存絕緣膜(21a、21c)，在區(qū)域(A2)內(nèi)，在柵極電極的側(cè)壁上殘存絕緣膜(21b)。然后，將柵極電極(11～13)以及絕緣膜(21a～21c)作為掩模，進行高濃度離子注入后，進行硅化物化的工序。
文檔編號H01L29/06GK101996995SQ201010257988
公開日2011年3月30日 申請日期2010年8月18日 優(yōu)先權(quán)日2009年8月18日
發(fā)明者疋田智之 申請人:夏普株式會社