專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，更具體而言，涉及具有層疊的多個(gè)個(gè)體芯片半導(dǎo)體
直ο
背景技術(shù)：
半導(dǎo)體裝置設(shè)計(jì)為高速操作并具有大容量的數(shù)據(jù)儲(chǔ)存區(qū)。為了順應(yīng)這些發(fā)展趨勢，已經(jīng)開發(fā)了將晶片級的個(gè)體芯片層疊并封裝來制造單獨(dú)的產(chǎn)品的技術(shù)。通常，層疊的個(gè)體芯片被分配有地址，并且根據(jù)分配的地址將數(shù)據(jù)儲(chǔ)存在芯片中。為了向這些層疊的個(gè)體芯片指定地址，具有多個(gè)比特的編碼的值被順序地增大或順序地減小。這種將個(gè)體芯片層疊起來并將順序增大或順序減小的編碼值分配給每個(gè)個(gè)體芯片作為其地址的技術(shù)是基于個(gè)體芯片均未失效這一假設(shè)來被應(yīng)用的。事實(shí)上，如果層疊的個(gè)體芯片中的一個(gè)個(gè)體芯片失效，則所有的個(gè)體芯片均不可用。例如，在層疊并封裝有八個(gè)層的半導(dǎo)體裝置中，如果層疊的個(gè)體芯片中只有一個(gè)個(gè)體芯片失效，則其余的七個(gè)未失效芯片都不可用。就這點(diǎn)而言，現(xiàn)有技術(shù)缺乏效率和生產(chǎn)率。

發(fā)明內(nèi)容
因此，本發(fā)明的各個(gè)示例性實(shí)施例可以提供一種半導(dǎo)體裝置，在所述半導(dǎo)體裝置中層疊有多個(gè)個(gè)體芯片，并且當(dāng)層疊的個(gè)體芯片中的至少一個(gè)已失效時(shí)，所述半導(dǎo)體裝置能夠用額外的芯片替代失效的芯片。在本發(fā)明的一個(gè)實(shí)施例中，提供了一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括個(gè)體芯片指定碼設(shè)置模塊，被配置為響應(yīng)于多個(gè)芯片熔絲信號來產(chǎn)生多個(gè)芯片指定碼組，其中，每個(gè)芯片指定碼組具有不同的編碼值或者至少兩個(gè)芯片指定碼組具有相同的編碼值；控制模塊，被配置為響應(yīng)于所述多個(gè)芯片熔絲信號和所述多個(gè)個(gè)體芯片指定碼組中的每個(gè)個(gè)體芯片指定碼組的最高有效比特來產(chǎn)生多個(gè)使能控制信號；以及個(gè)體芯片激活模塊，被配置為響應(yīng)于所述多個(gè)使能控制信號，將所述多個(gè)個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼與芯片選擇地址進(jìn)行比較，并基于比較結(jié)果將多個(gè)個(gè)體芯片激活信號中的一個(gè)使能。在本發(fā)明的另一個(gè)實(shí)施例中，提供了一種半導(dǎo)體裝置，所述半導(dǎo)體裝置適用于產(chǎn)生第一個(gè)體芯片指定碼組、第二個(gè)體芯片指定碼組、第三個(gè)體芯片指定碼組、第四個(gè)體芯片指定碼組、第一個(gè)體芯片激活信號、第二個(gè)體芯片激活信號、第三個(gè)體芯片激活信號和第四個(gè)體芯片激活信號；當(dāng)芯片熔絲信號被使能時(shí)，將第一至第三個(gè)體芯片指定碼與芯片選擇地址進(jìn)行比較，并將第一至第三個(gè)體芯片激活信號中的一個(gè)使能，所述半導(dǎo)體裝置包括個(gè)體芯片指定碼設(shè)置模塊，被配置為當(dāng)所述芯片熔絲信號被禁止時(shí)，產(chǎn)生具有與第一個(gè)體芯片指定碼組相同的編碼值的第二個(gè)體芯片指定碼組；以及個(gè)體芯片激活模塊，被配置為當(dāng)所述個(gè)體芯片指定碼設(shè)置模塊產(chǎn)生具有與第一個(gè)體芯片指定碼組相同的編碼值的第二個(gè)體芯片指定碼組時(shí)，將第一個(gè)體芯片指定碼組、第三個(gè)體芯片指定碼組以及第四個(gè)體芯片指定碼組與所述芯片選擇地址進(jìn)行比較，并將第一個(gè)體芯片激活信號、第三個(gè)體芯片激活信號以及第四個(gè)體芯片激活信號中的一個(gè)使能。


結(jié)合附圖描述本發(fā)明的特征、方面和實(shí)施例，在附圖中圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置的結(jié)構(gòu)；圖2是圖1所示的個(gè)體芯片指定碼設(shè)置模塊的結(jié)構(gòu)；圖3是圖2所示的個(gè)體芯片指定地址設(shè)置單元的結(jié)構(gòu)；圖4是圖3所示的第一輸出選擇觸發(fā)器的結(jié)構(gòu)；圖5是圖2所示的編碼單元的結(jié)構(gòu)；圖6是圖1所示的控制模塊的結(jié)構(gòu)；以及圖7是圖1所示的個(gè)體芯片激活模塊的結(jié)構(gòu)。
具體實(shí)施例方式下面參照附圖并結(jié)合示例性實(shí)施例來描述根據(jù)本發(fā)明的半導(dǎo)體裝置。參見圖1，根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體裝置包括個(gè)體芯片指定碼設(shè)置模塊 100、控制模塊200和個(gè)體芯片激活模塊300。個(gè)體芯片指定碼設(shè)置模塊100被配置為響應(yīng)于第一至第五芯片熔絲信號SLICE_ fuse<0:4>,產(chǎn)生第一至第五個(gè)體芯片指定碼組 SLICE_set0<0:2>、SLICE_setl<0 2>、 SLICE_set2<0 2>、SLICE_set3<0 2> 和 SLICE_set4<0 2>，所述第一至第五個(gè)體芯片指定碼組 SLICE_set0<0:2>、SLICE_setl<0 2>、SLICE_set2<0 2>、SLICE_set3<0 2> 和 SLICE_ set4<0:2>具有不同的編碼值，或者所述第一至第五個(gè)體芯片指定碼組SLICE_set0<0:2>、 SLICE_setl<0 2>、SLICE_set2<0 2>、SLICE_set3<0 2> 和 SLICE_set4<0 2> 中的至少兩組編碼具有相同的編碼值。個(gè)體芯片指定碼設(shè)置模塊100被配置為當(dāng)?shù)谝恢恋谖逍酒劢z信號SLICE_fuse<0:4>全部被使能時(shí)，使所述第一至第五個(gè)體芯片指定碼SLICE_Set0<0:2>、 SLICE_setl<0 2>、SLICE_set2<0 2>、SLICE_set3<0 2> 和 SLICE_set4<0 2> 的各自的編碼值順序增大。此外，個(gè)體芯片指定碼設(shè)置模塊100被配置為響應(yīng)于第一至第五芯片熔絲信號SLICE_fUse<0:4>中被禁止的芯片熔絲信號來確定具有相同的編碼值的個(gè)體芯片指定碼組的數(shù)量。例如，當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被禁止時(shí)，個(gè)體芯片指定碼設(shè)置模塊100將第一個(gè)體芯片指定碼SLICE_fuSe<0:2>初始化。當(dāng)?shù)诙酒劢z信號SLICE_ fuse<l>被禁止時(shí)，個(gè)體芯片指定碼設(shè)置模塊100產(chǎn)生具有與第一個(gè)體芯片指定碼SLICE_ set0<0:2>相同的編碼值的第二個(gè)體芯片指定碼SLICE_setl<0:2>。當(dāng)?shù)谌酒劢z信號 SLICE_fuse<2>被禁止時(shí)，個(gè)體芯片指定碼設(shè)置模塊100產(chǎn)生具有與第二個(gè)體芯片指定碼SLICE_setl<0:2>相同的編碼值的第三個(gè)體芯片指定碼SLICE_set2<02>。當(dāng)?shù)谒男酒劢z信號SLICE_fUse<3>被禁止時(shí)，個(gè)體芯片指定碼設(shè)置模塊100產(chǎn)生具有與第三個(gè)體芯片指定碼SLICE_set2<0:2>相同的編碼值的第四個(gè)體芯片指定碼SLICE_set3<0 2>。當(dāng)?shù)谖逍酒劢z信號SLICE_fUse<4>被禁止時(shí)，個(gè)體芯片指定碼設(shè)置模塊100產(chǎn)生具有與第四個(gè)體芯片指定碼SLICE_set3<0:2>相同的編碼值的第五個(gè)體芯片指定碼SLICE_set4<0 2>。控制模塊200被配置為響應(yīng)于第一至第五芯片熔絲信號SLICE_fuse<0:4>以及第一至第五個(gè)體芯片指定碼 SLICE_set0<0:2>、SLICE_setl<02>、SLICE_set2<02>、 SLICE_set3<0:2> 和 SLICE_set4<02> 的最高有效比特 SLICE_setO<2>、SLICE_setl<2>、 SLICE_set2<2>、SLICE_set3<2> 和 SLICE_set4<2> 來產(chǎn)生第一至第五使能控制信號 en_ ctrl<0:4>o個(gè)體芯片激活模塊300被配置為響應(yīng)于第一至第五使能控制信號en_ctrl<0:4>， 將第一至第五個(gè)體芯片指定碼 SLICE_set0<0:2>、SLICE_setl<02>、SLICE_set2<02>、 SLICE_set3<0:2> 和 SLICE_set4<0 2> 中除最高有效比特 SLICE_setO<2>、SLICE_setl<2>、 SLICE_set2<2>、SLICE_set3<2> 和 SLICE_set4<2> 之外的編碼 SLICE_set0<0 1>、SLICE_ setl<0:l>、SLICE_set2<0:l>、SLICE_set3<0 1> 和 SLICE_set4<0 1> 與芯片選擇地址 SLICE_add<0:l>進(jìn)行比較，并基于比較結(jié)果將第一至第五個(gè)體芯片激活信號SLICE_enO至 SLICE_en4中的一個(gè)使能。參見圖2，個(gè)體芯片指定碼設(shè)置模塊100包括個(gè)體芯片指定地址設(shè)置單元110和編碼單元120。個(gè)體芯片指定地址設(shè)置單元110被配置為響應(yīng)于第一至第五芯片熔絲信號 SLICE_fuse<0:4>，產(chǎn)生第一至第五指定地址組 addset0<0 4>、addsetl<0 4>、 addset2<0:4>、addset3<0:4> 和 addset4<04>。例如，當(dāng)?shù)谝恢恋谖逍酒劢z信號 SLICE_ fUSe<0:4>全部被使能時(shí)，個(gè)體芯片指定地址設(shè)置單元110產(chǎn)生具有不同值的第一至第五指定地址組 addset0<0:4>、addsetl<0:4>、addset2<0:4>、addset3<0:4> 和 addset4<0 4>。 當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被禁止時(shí)，個(gè)體芯片指定地址設(shè)置單元110將第一指定地址組addSet0<0 4>初始化；而當(dāng)?shù)诙酒劢z信號SLICE_fuse< 1 >被禁止時(shí)， 個(gè)體芯片指定地址設(shè)置單元110產(chǎn)生具有與第一指定地址組addSet0<0:4>相同的值的第二指定地址組addsetl<0:4>。當(dāng)?shù)谌酒劢z信號SLICE_fuse<2>被禁止時(shí)，個(gè)體芯片指定地址設(shè)置單元110產(chǎn)生具有與第二指定地址組addSetl<0:4>相同的值的第三指定地址組addset2<0:4> ；當(dāng)?shù)谒男酒劢z信號SLICE_fuse<3>被禁止時(shí)，個(gè)體芯片指定地址設(shè)置單元110產(chǎn)生具有與第三指定地址組addSet2<0:4>相同的值的第四指定地址組addset3<0:4> ；而當(dāng)?shù)谖逍酒劢z信號SLICE_fuse<4>被禁止時(shí)，個(gè)體芯片指定地址設(shè)置單元110產(chǎn)生具有與第四指定地址組addSet3<0:4>相同的值的第五指定地址組 addset4<0:4>。編碼單元120被配置為對第一至第五指定碼組addset0<0:4>、addsetl<04>、 addset2<0:4>、addset3<0:4>和addset4<0:4>進(jìn)行編碼，并產(chǎn)生第一至第五個(gè)體芯片指定碼 SLICE_set0<0:2>、SLICE_setl<0 2>、SLICE_set2<0 2>、SLICE_set3<0 2> 和 SLICE_ set4<0:2>。參見圖3，個(gè)體芯片指定地址設(shè)置單元110包括第一至第五指定地址組發(fā)生部111至 115。第一指定地址組發(fā)生部111被配置為響應(yīng)于第一芯片熔絲信號SLICE_fuse<0>來產(chǎn)生第一指定地址組addSet0<0:4>。第一指定地址組發(fā)生部111包括第一輸出選擇觸發(fā)器111-1和第一至第四觸發(fā)器 111-2 至 111-5。當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被禁止時(shí)，第一輸出選擇觸發(fā)器111_1將地址設(shè)置開始脈沖addSet_Start輸出作為第一指定地址組addSet0<0:4>中的第一指定地址addSet0<0>，或者當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被使能時(shí)，第一輸出選擇觸發(fā)器
111-1在時(shí)鐘CLK的一個(gè)周期之后將地址設(shè)置開始脈沖addsetjtart輸出作為第一指定地址組addset0<0:4>中的第一指定地址addset0<0>。第一觸發(fā)器111-2接收第一輸出選擇觸發(fā)器111-1的輸出，并在時(shí)鐘CLK的一個(gè)周期之后輸出所接收的輸出作為第一指定地址組addSet0<0:4>中的第二指定地址 addset0〈l>o第二觸發(fā)器111-3接收第一觸發(fā)器111-2的輸出，并在時(shí)鐘CLK的一個(gè)周期之后輸出所接收的輸出作為第一指定地址組addSet0<0:4>中的第三指定地址addSetO<2>。第三觸發(fā)器111-4接收第二觸發(fā)器111-3的輸出，并在時(shí)鐘CLK的一個(gè)周期之后輸出所接收的輸出作為第一指定地址組addSet0<0:4>中的第四指定地址addSetO<3>。第四觸發(fā)器111-5接收第三觸發(fā)器111-4的輸出，并在時(shí)鐘CLK的一個(gè)周期之后輸出所接收的輸出作為第一指定地址組addSet0<0:4>中的第五指定地址addSetO<4>。第二指定地址組發(fā)生部112被配置為響應(yīng)于第二芯片熔絲信號SLICE_fuse<l>來產(chǎn)生第二指定地址組addsetl<0 4>。第二指定地址組發(fā)生部112包括第二輸出選擇觸發(fā)器112-1和第五至第八觸發(fā)器
112-2至 112-5。當(dāng)?shù)诙酒劢z信號SLICE_fuse<l>被禁止時(shí)，第二輸出選擇觸發(fā)器112_1輸出第一輸出選擇觸發(fā)器111-1的輸出作為第二指定地址組addsetl<0:4>中的第一指定地址addsetKO〉，或者當(dāng)?shù)诙酒劢z信號SLICE_fUse<l>被使能時(shí)，第二輸出選擇觸發(fā)器 112-1在時(shí)鐘CLK的一個(gè)周期之后輸出第一輸出選擇觸發(fā)器111-1的輸出作為第二指定地址組addsetl<0 4>中的第一指定地址addset 1<0>。第五觸發(fā)器112-2在時(shí)鐘CLK的一個(gè)周期之后輸出第二輸出選擇觸發(fā)器112_1的輸出作為第二指定地址組addsetKO :4>中的第二指定地址addsetl<l>。第六觸發(fā)器112-3在時(shí)鐘CLK的一個(gè)周期之后輸出第五觸發(fā)器112_2的輸出作為第二指定地址組addsetKO :4>中的第三指定地址addsetl<2>。第七觸發(fā)器112-4在時(shí)鐘CLK的一個(gè)周期之后輸出第六觸發(fā)器112_3的輸出作為第二指定地址組addsetl<0:4>中的第四指定地址addsetl<3>。第八觸發(fā)器112-5在時(shí)鐘CLK的一個(gè)周期之后輸出第七觸發(fā)器112_4的輸出作為第二指定地址組addsetKO :4>中的第五指定地址addsetl<4>。第三指定地址組發(fā)生部113被配置為響應(yīng)于第三芯片熔絲信號SLICE_fuse<2>來產(chǎn)生第三指定地址組addSet2<0:4>。第三指定地址組發(fā)生部113包括第三輸出選擇觸發(fā)器113-1和第九至第十二觸發(fā)器 113-2 至 113-5。當(dāng)?shù)谌酒劢z信號SLICE_fuse<2>被禁止時(shí)，第三輸出選擇觸發(fā)器113_1輸出第二輸出選擇觸發(fā)器112-1的輸出作為第三指定地址組addSet2<0:4>中的第一指定地址addSet2<0>，或者當(dāng)?shù)谌酒劢z信號SLICE_fUse<2>被使能時(shí)，第三輸出選擇觸發(fā)器
113-1在時(shí)鐘CLK的一個(gè)周期之后輸出第二輸出選擇觸發(fā)器112-1的輸出作為第三指定地址組addset2<0:4>中的第一指定地址addset2<0>。第九觸發(fā)器113-2在時(shí)鐘CLK的一個(gè)周期之后輸出第三輸出選擇觸發(fā)器113_1的輸出作為第三指定地址組addset2<0:4>中的第二指定地址addset2<l>。第十觸發(fā)器113-3在時(shí)鐘CLK的一個(gè)周期之后輸出第九觸發(fā)器113_2的輸出作為第三指定地址組addset2<0:4>中的第三指定地址addset2<2>。第十一觸發(fā)器113-4在時(shí)鐘CLK的一個(gè)周期之后輸出第十觸發(fā)器113_3的輸出作為第三指定地址組addset2<0:4>中的第四指定地址addset2<3>。第十二觸發(fā)器113-5在時(shí)鐘CLK的一個(gè)周期之后輸出第十一觸發(fā)器113_4的輸出作為第三指定地址組addset2<0:4>中的第五指定地址addset2<4>。第四指定地址組發(fā)生部114被配置為響應(yīng)于第四芯片熔絲信號SLICE_fuse<3>來產(chǎn)生第四指定地址組addset3<0 4>。第四指定地址組發(fā)生部114包括第四輸出選擇觸發(fā)器114-1和第十三至第十六觸發(fā)器 114-2 至 114-5。當(dāng)?shù)谒男酒劢z信號SLICE_fUSe<3>被禁止時(shí)，第四輸出選擇觸發(fā)器114_1輸出第三輸出選擇觸發(fā)器113-1的輸出作為第四指定地址組addSet3<0:4>中的第一指定地址addSet3<0>，或者當(dāng)?shù)谒男酒劢z信號SLICE_fUse<3>被使能時(shí)，第四輸出選擇觸發(fā)器
114-1在時(shí)鐘CLK的一個(gè)周期之后輸出第三輸出選擇觸發(fā)器113-1的輸出作為第四指定地址組addset3<0:4>中的第一指定地址addset3<0>。第十三觸發(fā)器114-2在時(shí)鐘CLK的一個(gè)周期之后輸出第四輸出選擇觸發(fā)器114_1 的輸出作為第四指定地址組addset3<0:4>中的第二指定地址addset3<l>。第十四觸發(fā)器114-3在時(shí)鐘CLK的一個(gè)周期之后輸出第十三觸發(fā)器114_2的輸出作為第四指定地址組addset3<0:4>中的第三指定地址addset3<2>。第十五觸發(fā)器114-4在時(shí)鐘CLK的一個(gè)周期之后輸出第十四觸發(fā)器114_3的輸出作為第四指定地址組addset3<0:4>中的第四指定地址addset3<3>。第十六觸發(fā)器114-5在時(shí)鐘CLK的一個(gè)周期之后輸出第十五觸發(fā)器114_4的輸出作為第四指定地址組addset3<0:4>中的第五指定地址addset3<4>。第五指定地址組發(fā)生部115被配置為響應(yīng)于第五芯片熔絲信號SLICE_fuse<4>來產(chǎn)生第五指定地址組addSet4<0:4>。第五指定地址組發(fā)生部115包括第五輸出選擇觸發(fā)器115-1和第十七至第二十觸發(fā)器 115-2 至 115-5。當(dāng)?shù)谖逍酒劢z信號SLICE_fuse<4>被禁止時(shí)，第五輸出選擇觸發(fā)器115_1輸出第四輸出選擇觸發(fā)器114-1的輸出作為第五指定地址組addSet4<0:4>中的第一指定地址addSet4<0>，或者當(dāng)?shù)谖逍酒劢z信號SLICE_fUse<4>被使能時(shí)，第五輸出選擇觸發(fā)器
115-1在時(shí)鐘CLK的一個(gè)周期之后輸出第四輸出選擇觸發(fā)器114-1的輸出作為第五指定地址組addset4<0:4>中的第一指定地址addset4<0>。第十七觸發(fā)器115-2在時(shí)鐘CLK的一個(gè)周期之后輸出第五輸出選擇觸發(fā)器115_1 的輸出作為第五指定地址組addset4<0:4>中的第二指定地址addset4<l>。第十八觸發(fā)器115-3在時(shí)鐘CLK的一個(gè)周期之后輸出第十七觸發(fā)器115_2的輸出作為第五指定地址組addset4<0:4>中的第三指定地址addset4<2>。第十九觸發(fā)器115-4在時(shí)鐘CLK的一個(gè)周期之后輸出第十八觸發(fā)器115_3的輸出作為第五指定地址組addset4<0:4>中的第四指定地址addset4<3>。第二十觸發(fā)器115-5在時(shí)鐘CLK的一個(gè)周期之后輸出第十九觸發(fā)器115_4的輸出作為第五指定地址組addset4<0:4>中的第五指定地址addset4<4>。由于第一至第五輸出選擇觸發(fā)器111-1、112-1、113-1、114-1和115-1的內(nèi)部結(jié)構(gòu)相同，因此下面只描述第一輸出選擇觸發(fā)器111-1的結(jié)構(gòu)。參見圖4，第一輸出選擇觸發(fā)器111-1包括時(shí)鐘控制部件111-1-1、觸發(fā)器部件 111-1-2和多路復(fù)用器111-1-3。時(shí)鐘控制部111-1-1被配置為當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被使能為高電平時(shí)將時(shí)鐘CLK反相并輸出，而當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被禁止為低電平時(shí)輸出固定為高電平的信號而不論時(shí)鐘CLK如何。時(shí)鐘控制部111-1-1包括與非門ND11。與非門NDll接收時(shí)鐘CLK和第一芯片熔絲信號SLICE_fUSe<0>，并且與非門NDll的輸出被提供給觸發(fā)器部件111_1_2。觸發(fā)器部件111-1-2被配置為當(dāng)時(shí)鐘控制部件111-1-1的輸出為高電平時(shí)接收并儲(chǔ)存地址設(shè)置開始脈沖addSet_Start，而當(dāng)時(shí)鐘控制部件111_1_1的輸出為低電平時(shí)輸出所儲(chǔ)存的信號。觸發(fā)器部件111-1-2包括第一至第五反相器IVll至IV15、第一傳輸門PGll和第二傳輸門PG12。第一反相器IVll接收與非門NDll的輸出信號。第一傳輸門PGll在第一控制端子接收第一反相器IVll的輸出信號，在第二控制端子接收與非門NDll的輸出信號，并在輸入端子接收地址設(shè)置開始脈沖addsetjtart。第二反相器IV12接收第一傳輸門PGll 的輸出信號。第三反相器IV13在輸入端子接收第二反相器IV12的輸出信號，并將自身的輸出提供作為第二反相器IV12的輸入。第二傳輸門PG12在第一控制端子接收第一反相器 IVll的輸出信號，在第二控制端子接收與非門NDll的輸出信號，并在輸入端子接收第二反相器IV12的輸出信號。第四反相器IV14接收第二傳輸門PG12的輸出信號。第五反相器 IV15接收第四反相器IV14的輸出信號，并將自身的輸出提供作為第四反相器IV14的輸入。多路復(fù)用器111-1-3被配置為當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被使能為高電平時(shí)將觸發(fā)器部件111-1-2的輸出輸出作為第一指定地址組addset0<0:4>中的第一指定地址addset0<0>，而當(dāng)?shù)谝恍酒劢z信號SLICE_fuse<0>被禁止為低電平時(shí)將地址設(shè)置開始脈沖addSet_Start輸出作為第一指定地址組addSet0<0:4>中的第一指定地址 addset0<0>。多路復(fù)用器111-1-3包括第六反相器IV16、第三傳輸門PG13和第四傳輸門 PG14。第六反相器IV16接收第一芯片熔絲信號SLICE_fUSe<0>。第三傳輸門PG13在第一控制端子接收第一芯片熔絲信號SLICE_fUSe<0>，在第二控制端子接收第六反相器IV16 的輸出信號，并在輸入端子接收觸發(fā)器部件111-1-2的輸出信號。第四傳輸門PG14在第一控制端子接收第六反相器IV16的輸出信號，在第二控制端子接收第一芯片熔絲信號 SLICE_fuse<0>,并在輸入端子接收地址設(shè)置開始脈沖addSet_Start。從第三傳輸門PG13 與第四傳輸門PG14耦合的節(jié)點(diǎn)輸出第一指定地址組addset0<0:4>中的第一指定地址 addset0<0>。參見圖5，圖2所示的編碼單元120包括第一至第五編碼器121至125。第一編碼器121被配置為對第一指定地址組addSet0<0:4>進(jìn)行編碼，并產(chǎn)生第一個(gè)體芯片指定碼SLICE_set0<0:2>。第二編碼器122被配置為對第二指定地址組addSetl<0:4>進(jìn)行編碼，并產(chǎn)生第二個(gè)體芯片指定碼SLICE_setl<0:2>。第三編碼器123被配置為對第三指定地址組addSet2<0:4>進(jìn)行編碼，并產(chǎn)生第三個(gè)體芯片指定碼SLICE_set2<0:2>。第四編碼器IM被配置為對第四指定地址組addSet3<0 4>進(jìn)行編碼，并產(chǎn)生第四個(gè)體芯片指定碼SLICE_set3<0:2>。第五編碼器125被配置為對第五指定地址組addSet4<0:4>進(jìn)行編碼，并產(chǎn)生第五個(gè)體芯片指定碼SLICE_set4<0:2>。參見圖6，圖1所示的控制模塊200包括第一至第五使能控制信號發(fā)生單元210至 250。第一使能控制信號發(fā)生單元210被配置為當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0> 被禁止為低電平時(shí)或者當(dāng)?shù)谝粋€(gè)體芯片指定碼SLICE_Set0<0:2>的最高有效比特SLICE_ set0<2>具有特定的電平或者具體地是高電平時(shí)，將第一使能控制信號en_Ctrl<0>禁止。 此外，第一使能控制信號發(fā)生單元210被配置為當(dāng)?shù)谝恍酒劢z信號SLICE_fUSe<0>被使能為高電平并且第一個(gè)體芯片指定碼SLICE_Set0<0:2>的最高有效比特SLICE_setO<2>具有相反的電平或者具體地是低電平時(shí)，將第一使能控制信號en_Ctrl<0>使能。第一使能控制信號發(fā)生單元210包括第七反相器IV21和第一或非門N0R21。第七反相器IV21接收第一芯片熔絲信號SLICE_fUSe<0>。第一或非門N0R21接收第七反相器IV21的輸出信號和第一個(gè)體芯片指定碼SLICE_Set0<0:2>的最高有效比特SLICE_ set0<2>,并輸出第一使能控制信號en_ctrl<0>。第二使能控制信號發(fā)生單元220被配置為當(dāng)?shù)诙酒劢z信號SLICE_fUSe<l> 被禁止為低電平時(shí)或者當(dāng)?shù)诙€(gè)體芯片指定碼SLICE_setl<0:2>的最高有效比特SLICE_ setl<2>具有特定的電平或者具體地是高電平時(shí)，將第二使能控制信號en_Ctrl<l>禁止。 此外，第二使能控制信號發(fā)生單元220被配置為當(dāng)?shù)诙酒劢z信號SLICE_fUse<l>被使能為高電平并且第二個(gè)體芯片指定碼SLICE_setl<0:2>的最高有效比特SLICE_setl<2>具有相反的電平或者具體地是低電平時(shí)，將第二使能控制信號en_Ctrl<l>使能。第二使能控制信號發(fā)生單元220包括第八反相器IV22和第二或非門N0R22。第八反相器IV22接收第二芯片熔絲信號SLICE_fUse<l>。第二或非門N0R22接收第八反相器IV22的輸出信號和第二個(gè)體芯片指定碼SLICE_setl<0:2>的最高有效比特SLICE_ setl<2>,并輸出第二使能控制信號en_ctrl<l>。第三使能控制信號發(fā)生單元230被配置為當(dāng)?shù)谌酒劢z信號SLICE_fUSe<2> 被禁止為低電平時(shí)或者當(dāng)?shù)谌齻€(gè)體芯片指定碼SLICE_set2<0:2>的最高有效比特SLICE_
15set2<2>具有特定的電平或者具體地是高電平時(shí)，將第三使能控制信號en_Ctrl<2>禁止。 此外，第三使能控制信號發(fā)生單元230被配置為當(dāng)?shù)谌酒劢z信號SLICE_fUse<2>被使能為高電平并且第三個(gè)體芯片指定碼SLICE_set2<0:2>的最高有效比特SLICE_set2<2>具有相反的電平或者具體地是低電平時(shí)，將第三使能控制信號en_Ctrl<2>使能。第三使能控制信號發(fā)生單元230包括第九反相器IV23和第三或非門N0R23。第九反相器IV23接收第三芯片熔絲信號SLICE_fUse<2>。第三或非門N0R23接收第九反相器IV23的輸出信號和第三個(gè)體芯片指定碼SLICE_set2<0:2>的最高有效比特SLICE_ set2<2>,并輸出第三使能控制信號en_ctrl<2>。第四使能控制信號發(fā)生單元240被配置為當(dāng)?shù)谒男酒劢z信號SLICE_fUSe<3> 被禁止為低電平時(shí)或者當(dāng)?shù)谒膫€(gè)體芯片指定碼SLICE_set3<0:2>的最高有效比特SLICE_ set3<2>具有特定的電平或者具體地是高電平時(shí)，將第四使能控制信號en_Ctrl<3>禁止。 此外，第四使能控制信號發(fā)生單元240被配置為當(dāng)?shù)谒男酒劢z信號SLICE_fUse<3>被使能為高電平并且第四個(gè)體芯片指定碼SLICE_set3<0:2>的最高有效比特SLICE_set3<2>具有相反的電平或者具體地是低電平時(shí)，將第四使能控制信號en_Ctrl<3>使能。第四使能控制信號發(fā)生單元240包括第十反相器IVM和第四或非門N0R24。第十反相器IVM接收第四芯片熔絲信號SLICE_fUse<3>。第四或非門NORM接收第十反相器IVM的輸出信號和第四個(gè)體芯片指定碼SLICE_set3<0:2>的最高有效比特SLICE_ set3<2>,并輸出第四使能控制信號en_ctrl<3>。第五使能控制信號發(fā)生單元250被配置為當(dāng)?shù)谖逍酒劢z信號SLICE_fUSe<4> 被禁止為低電平時(shí)或者當(dāng)?shù)谖鍌€(gè)體芯片指定碼SLICE_set4<0:2>的最高有效比特SLICE_ set4<2>具有特定的電平或者具體地是高電平時(shí)，將第五使能控制信號en_Ctrl<4>禁止。 此外，第五使能控制信號發(fā)生單元250被配置為當(dāng)?shù)谖逍酒劢z信號SLICE_fUse<4>被使能為高電平并且第五個(gè)體芯片指定碼SLICE_set4<0:2>的最高有效比特SLICE_set4<2>具有相反的電平或者具體地是低電平時(shí)，將第五使能控制信號en_Ctrl<4>使能。第五使能控制信號發(fā)生單元250包括第十一反相器IV25和第五或非門N0R25。第十一反相器IV25接收第五芯片熔絲信號SLICE_fUse<4>。第五或非門N0R25接收第十一反相器IV25的輸出信號和第五個(gè)體芯片指定碼SLICE_set4<0:2>的最高有效比特SLICE_ set4<2>,并輸出第五使能控制信號en_ctrl<4>。參見圖7，圖1所示的個(gè)體芯片激活模塊300包括第一至第五比較單元310至350。第一比較單元310被配置為當(dāng)?shù)谝皇鼓芸刂菩盘杄n_Ctrl<0>被使能時(shí)，如果芯片選擇地址SLICE_add<0:1>與除最高有效比特SLICE_setO<2>之外的第一個(gè)體芯片指定碼SLICE_Set0<0:1>相同，則將第一個(gè)體芯片激活信號SLICE_enO使能；而當(dāng)?shù)谝皇鼓芸刂菩盘杄n_ctrl<0>被禁止時(shí)，不論芯片選擇地址SLICE_add<0 1>和除最高有效比特SLICE_ set0<2>之外的第一個(gè)體芯片指定碼SLICE_Set0<0:1>如何，都將第一個(gè)體芯片激活信號 SLICE_enO 禁止。第二比較單元320被配置為當(dāng)?shù)诙鼓芸刂菩盘杄n_Ctrl<l>被使能時(shí)，如果芯片選擇地址SLICE_add<0:1>與除最高有效比特SLICE_setl<2>之外的第二個(gè)體芯片指定碼SLICE_setl<0:1>相同，則將第二個(gè)體芯片激活信號SLICE_enl使能；而當(dāng)?shù)诙鼓芸刂菩盘杄n_ctrl<l>被禁止時(shí)，不論芯片選擇地址SLICE_add<0 1>和除最高有效比特SLICE_setl<2>之外的第二個(gè)體芯片指定碼SLICE_setl<0:1>如何，都將第二個(gè)體芯片激活信號 SLICE_enl 禁止。第三比較單元330被配置為當(dāng)?shù)谌鼓芸刂菩盘杄n_Ctrl<2>被使能時(shí)，如果芯片選擇地址SLICE_add<0:1>與除最高有效比特SLICE_set2<2>之外的第三個(gè)體芯片指定碼SLICE_set2<0:1>相同，則將第三個(gè)體芯片激活信號SLICE_en2使能；而當(dāng)?shù)谌鼓芸刂菩盘杄n_ctrl<2>被禁止時(shí)，不論芯片選擇地址SLICE_add<0 1>和除最高有效比特SLICE_ set2<2>之外的第三個(gè)體芯片指定碼SLICE_set2<0:1>如何，都將第三個(gè)體芯片激活信號 SLICE_en2 禁止。第四比較單元340被配置為當(dāng)?shù)谒氖鼓芸刂菩盘杄n_Ctrl<3>被使能時(shí)，如果芯片選擇地址SLICE_add<0:1>與除最高有效比特SLICE_set3<2>之外的第四個(gè)體芯片指定碼SLICE_set3<0 1>相同，則將第四個(gè)體芯片激活信號SLICE_en3使能；而當(dāng)?shù)谒氖鼓芸刂菩盘杄n_ctrl<3>被禁止時(shí)，不論芯片選擇地址SLICE_add<0 1>和除最高有效比特SLICE_ set3<2>之外的第四個(gè)體芯片指定碼SLICE_set3<0:l>如何，都將第四個(gè)體芯片激活信號 SLICE_en3 禁止。第五比較單元350被配置為當(dāng)?shù)谖迨鼓芸刂菩盘杄n_Ctrl<4>被使能時(shí)，如果芯片選擇地址SLICE_add<0:1>與除最高有效比特SLICE_set4<2>之外的第五個(gè)體芯片指定碼SLICE_set4<0:l>相同，則將第五個(gè)體芯片激活信號SLICE_en4使能；而當(dāng)?shù)谖迨鼓芸刂菩盘杄n_ctrl<4>被禁止時(shí)，不論芯片選擇地址SLICE_add<0 1>和除最高有效比特SLICE_ set4<2>之外的第五個(gè)體芯片指定碼SLICE_set4<0:l>如何，將第五個(gè)體芯片激活信號 SLICE_en4 禁止。如上述配置的根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置的操作如下。假設(shè)根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置是層疊有5個(gè)芯片(第一至第五個(gè)體芯片)的半導(dǎo)體裝置。如果第一個(gè)體芯片激活信號SLICE_enO被使能，則第一個(gè)體芯片被激活；如果第二個(gè)體芯片激活信號SLICE_enl被使能，則第二個(gè)體芯片被激活；如果第三個(gè)體芯片激活信號SLICE_en2被使能，則第三個(gè)體芯片被激活；如果第四個(gè)體芯片激活信號 SLICE_en3被使能，則第四個(gè)體芯片被激活；如果第五個(gè)體芯片激活信號SLICE_en4被使能，則第五個(gè)體芯片被激活。例如，如果在第一至第五個(gè)體芯片中沒有出現(xiàn)失效，則第一至第五芯片熔絲信號 SLICE_fuse<0:4> 全部被使能。如果第一至第五芯片熔絲信號SLICE_fuSe<0:4>全部被使能，則個(gè)體芯片指定碼設(shè)置模塊100產(chǎn)生彼此具有不同值的第一至第五個(gè)體芯片指定碼SLICE_set0<0:2>、 SLICE_setl<02>、SLICE_set2<02>、SLICE_set3<02> 和 SLICE_set4<02>。參照圖2和3詳細(xì)描述產(chǎn)生第一至第五個(gè)體芯片指定碼SLICE_set0<0 2>、SLICE_ setl<0 2>、SLICE_set2<0 2>、SLICE_set3<0 2> 和 SLICE_set4<0 2> 的過程。當(dāng)?shù)谝恢恋谖鍌€(gè)體芯片熔絲信號SLICE_fUSe<0:4>全部被使能時(shí)，地址設(shè)置開始脈沖addsetjtart被輸入，并且經(jīng)過時(shí)鐘CLK的五個(gè)周期。當(dāng)經(jīng)過了時(shí)鐘CLK的五個(gè)周期時(shí)，地址設(shè)置開始脈沖addSet_Start被輸出作為第一指定地址組addSet0<0:4>中的第五指定地址addSetO<4>。因此，第一指定地址組 addset0<0:4> 變?yōu)?‘00001，。
在地址設(shè)置開始脈沖addSet_Start被輸入之后，經(jīng)過時(shí)鐘CLK的五個(gè)周期，第一指定地址組addSet0<0:4>中的第一指定地址addset0<0>被輸出作為第二指定地址組 addsetl<0:4>中的第四指定地址addsetl<3>。因此，第二指定地址組addsetl<04>變?yōu)?‘00010，。在地址設(shè)置開始脈沖addSet_Start被輸入之后，經(jīng)過時(shí)鐘CLK的五個(gè)周期，第二指定地址組addsetl<0:4>中的第一指定地址addsetl<0>被輸出作為第三指定地址組 addset2<0:4>中的第三指定地址addset2<2>。因此，第三指定地址組addset2<0 4>變?yōu)?‘00100，。在地址設(shè)置開始脈沖addSet_Start被輸入之后，經(jīng)過時(shí)鐘CLK的五個(gè)周期，第三指定地址組addset2<0:4>中的第一指定地址addset2<0>被輸出作為第四指定地址組 addset3<0 4>中的第二指定地址addset3<l>。因此，第四指定地址組addset3<0 4>變?yōu)?‘01000，。在地址設(shè)置開始脈沖addSet_Start被輸入之后，經(jīng)過時(shí)鐘CLK的五個(gè)周期，第四指定地址組addset3<0:4>中的第一指定地址addset3<0>被輸出作為第五指定地址組 addset4<0:4>中的第一指定地址addset4<0>。因此，第五指定地址組addset4<0 4>變?yōu)?‘10000，。隨著具有值‘00001，的第一指定地址組addSet0<0:4>被編碼，產(chǎn)生具有值‘000， 的第一個(gè)體芯片指定碼SLICE_set0<0:2>。隨著具有值‘00010，的第二指定地址組addsetl<0:4>被編碼，產(chǎn)生具有值‘001， 的第二個(gè)體芯片指定碼SLICE_setl<0:2>。隨著具有值‘00100，的第三指定地址組addset2<0:4>被編碼，產(chǎn)生具有值‘010， 的第三個(gè)體芯片指定碼SLICE_set2<0:2>。隨著具有值‘01000，的第四指定地址組addset3<0:4>被編碼，產(chǎn)生具有值‘011， 的第四個(gè)體芯片指定碼SLICE_set3<0:2>。隨著具有值‘10000，的第五指定地址組addset4<0:4>被編碼，產(chǎn)生具有值‘100， 的第五個(gè)體芯片指定碼SLICE_set4<0:2>。結(jié)合圖1和6描述產(chǎn)生第一至四五使能控制信號en_ctrl<0:4>的過程。由于第一芯片熔絲信號SLICE_fUSe<0>被使能為高電平并且第一個(gè)體芯片指定碼SLICE_Set0<0:2>的最高有效比特SLICE_setO<2>具有低電平，因此第一使能控制信號 en_ctrl<0>被使能為高電平。由于第二芯片熔絲信號SLICE_fUSe<l>被使能為高電平并且第二個(gè)體芯片指定碼SLICE_setl<0:2>的最高有效比特SLICE_setl<2>具有低電平，因此第二使能控制信號 en_Ctrl<l>被使能為高電平。由于第三芯片熔絲信號SLICE_fUSe<2>被使能為高電平并且第三個(gè)體芯片指定碼SLICE_set2<0:2>的最高有效比特SLICE_set2<2>具有低電平，因此第三使能控制信號 en_ctrl<2>被使能為高電平。由于第四芯片熔絲信號SLICE_fUSe<3>被使能為高電平并且第四個(gè)體芯片指定碼SLICE_set3<0:2>的最高有效比特SLICE_set3<2>具有低電平，因此第四使能控制信號 en_ctrl<3>被使能為高電平。
由于第五芯片熔絲信號SLICE_fUSe<4>被使能為高電平并且第五個(gè)體芯片指定碼SLICE_set4<0:2>的最高有效比特SLICE_set4<2>具有高電平，因此第五使能控制信號 en_ctrl<4>被禁止為低電平。因此，在第一至第五使能控制信號en_Ctrl<0:4>之中，只有第五使能控制信號 en_ctrl<4>被禁止，而其余的使能控制信號en_Ctrl<0:3>均被使能。因此，在圖7所示的第一至第五比較單元310至350之中，第一至第四比較單元310至340被激活，而第五比較單元350被去激活。結(jié)果，在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置中，當(dāng)?shù)谝恢恋谖逍酒劢z信號 SLICE_fuse<0:4>全部被使能時(shí)，將第一至第四個(gè)體芯片指定碼SLICE_set0<0 2>、SLICE_ setl<0:2>、SLICE_set2<0:2> 和 SLICE_set3<02> 中除最高有效比特 SLICE_setO<2>、 SLICE_setl<2>、SLICE_set2<2> 和 SLICE_set3<2> 之外的個(gè)體芯片指定碼 SLICE_ set0<0:l>、SLICE_setl<0:l>、SLICE_set2<0 1> 和 SLICE_set3<0 1> 與芯片選擇地址 SLICE_add<0:l>進(jìn)行比較，并將第一至第四個(gè)體芯片激活信號SLICE_enO至SLICE_en3 中的一個(gè)選擇性地使能。不論芯片選擇地址SLICE_add<0:1>或第五芯片指定碼SLICE_ set4<0:2>如何，第五個(gè)體芯片激活信號SLICE_en4都被禁止。下面將描述當(dāng)?shù)谝恢恋谖鍌€(gè)體芯片中的一個(gè)個(gè)體芯片出現(xiàn)失效時(shí)，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置的操作。例如，當(dāng)?shù)诙€(gè)體芯片出現(xiàn)失效時(shí)，第一至第五芯片熔絲信號 SLICE_fuse<0:4>之中的第二芯片熔絲信號SLICE_fuse<l>被禁止，而其余的芯片熔絲信號 SLICE_fuse<0> 和 SLICE_fuse<2 4> 被使能。如果在第一至第五芯片熔絲信號SLICE_fUSe<0:4>之中只有第二芯片熔絲信號 SLICE_fuse<l>被禁止，則第一個(gè)體芯片指定碼SLICE_Set0<0 2>變?yōu)椤?00，；第二個(gè)體芯片指定碼SLICE_setl<0 2>變?yōu)椤?00，；第三個(gè)體芯片指定碼SLICE_set2<0 2>變?yōu)椤?01，； 第四個(gè)體芯片指定碼SLICE_set3<0:2>變?yōu)椤?10，；第五個(gè)體芯片指定碼SLICE_set4<0 2> 變?yōu)椤?11’。因?yàn)榈谝恢付ǖ刂方Maddset0<0:4>被設(shè)置為‘00001，并被編碼，第二指定地址組addSetl<0:4>被設(shè)置為‘00001，并被編碼，第三指定地址組addset2<0:4>被設(shè)置為 ‘00010’并被編碼，第四指定地址組addset3<0:4>被設(shè)置為‘00100’并被編碼，第五指定地址組addset4<0:4>被設(shè)置為‘01000，并被編碼，所以第一至第五個(gè)體芯片指定碼SLICE_ set0<02>、SLICE_setl<02>、SLICE_set2<02>、SLICE_set3<02> 和 SLICE_set4<02> 的值被如上所述地設(shè)置。在第一至第五使能控制信號en_ctrl<0:4>之中，第二使能控制信號en_ctrl<l> 通過被禁止的第二芯片熔絲信號SLICE_fUse<l>而被禁止，而其余的使能控制信號en_ ctrl<0> 和 en_ctrl<2:4> 被使能。因此，在第一至第五比較單元310至350之中，只有第二比較單元320被去激活， 而其余的比較單元310和比較單元330至350被激活。結(jié)果，在根據(jù)本發(fā)明的此實(shí)施例的半導(dǎo)體裝置中，將第一個(gè)體芯片指定碼、第三至第五個(gè)體芯片指定碼中除最高有效比特之外的第一個(gè)體芯片指定碼SLICE_set0<0:l>、第三至第五個(gè)體芯片指定碼LICE_set2<0:1>、SLICE_set3<0 1>和SLICE_set4<0 1>與芯片選擇地址SLICE_add<0:1>進(jìn)行比較，并將第一個(gè)體芯片激活信號SLICE_enO和第三至第五個(gè)體芯片激活信號SLICE_en2至SLICE_en4中的一個(gè)選擇性地使能。
在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置中，當(dāng)?shù)谝恢恋谖逍酒劢z信號SLICE_ fuse<0:4>全部被使能時(shí)，如果芯片選擇地址SLICE_add<0:l>為‘00’，則第一個(gè)體芯片激活信號SLICE_enO被使能；如果芯片選擇地址SLICE_add<0 1>為‘01，，則第二個(gè)體芯片激活信號SLICE_enl被使能；如果芯片選擇地址SLICE_add<0 1>為‘ 10’，則第三個(gè)體芯片激活信號SLICE_en2被使能；如果芯片選擇地址SLICE_add<0 1>為‘11’，則第四個(gè)體芯片激活信號SLICE_en3被使能。另外，在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置中，當(dāng)?shù)谝恢恋谖逍酒劢z信號 SLICE_fuse<0:4>之中只有第二芯片熔絲信號SLICE_fuse<l>被禁止時(shí)，如果芯片選擇地址SLICE_add<0:1>為‘00’，則第一個(gè)體芯片激活信號SLICE_enO被使能；如果芯片選擇地址SLICE_add<0:1>為‘01，，則第三個(gè)體芯片激活信號SLICE_en2被使能；如果芯片選擇地址SLICE_add<0:l>為‘ 10，，則第四個(gè)體芯片激活信號SLICE_en3被使能；如果芯片選擇地址SLICE_add<0 1>為‘ 11’，則第五個(gè)體芯片激活信號SLICE_en4被使能?？傊诟鶕?jù)本發(fā)明的一個(gè)實(shí)施例的總共堆疊有5個(gè)個(gè)體芯片的半導(dǎo)體裝置中， 根據(jù)芯片選擇地址選擇4個(gè)個(gè)體芯片中的一個(gè)個(gè)體芯片。根據(jù)芯片選擇地址只選擇上述總共5個(gè)個(gè)體芯片中的4個(gè)，1個(gè)用作額外的個(gè)體芯片。如果根據(jù)芯片選擇地址選擇上述4個(gè)個(gè)體芯片中的一個(gè)并且上述4個(gè)個(gè)體芯片中的一個(gè)出現(xiàn)失效，則利用上述額外的個(gè)體芯片儲(chǔ)存數(shù)據(jù)。因此，在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置中，不論在層疊的個(gè)體芯片之中是否存在失效的個(gè)體芯片，數(shù)據(jù)都可以儲(chǔ)存在相同數(shù)量的個(gè)體芯片中。雖然在根據(jù)本發(fā)明的實(shí)施例的圖示并描述的半導(dǎo)體裝置中，只有一個(gè)失效的個(gè)體芯片被額外的芯片替代，但是本領(lǐng)域普通技術(shù)人員將容易意識(shí)到，當(dāng)兩個(gè)或更多個(gè)個(gè)體芯片出現(xiàn)失效時(shí)，可以用與失效的個(gè)體芯片相同數(shù)量的額外的個(gè)體芯片來替代這些失效的個(gè)體芯片。雖然以上已經(jīng)描述了一些實(shí)施例，但是本領(lǐng)域技術(shù)人員將會(huì)理解的是，描述的實(shí)施例僅僅是示例性的。因此，本文描述的半導(dǎo)體裝置不應(yīng)當(dāng)基于所描述的實(shí)施例來被限定。 確切地說，本文描述的半導(dǎo)體裝置應(yīng)當(dāng)僅僅根據(jù)所附權(quán)利要求書并結(jié)合以上描述和附圖來被限定。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括個(gè)體芯片指定碼設(shè)置模塊，所述個(gè)體芯片指定碼設(shè)置模塊被配置為響應(yīng)于多個(gè)芯片熔絲信號來產(chǎn)生多個(gè)個(gè)體芯片指定碼組，所述多個(gè)個(gè)體芯片指定碼組具有不同的編碼值或者所述多個(gè)個(gè)體芯片指定碼組中的至少兩個(gè)個(gè)體芯片指定碼組具有相同的編碼值；控制模塊，所述控制模塊被配置為響應(yīng)于所述多個(gè)芯片熔絲信號和所述多個(gè)個(gè)體芯片指定碼組的最高有效比特來產(chǎn)生多個(gè)使能控制信號；以及個(gè)體芯片激活模塊，所述個(gè)體芯片激活模塊被配置為響應(yīng)于所述多個(gè)使能控制信號來將所述多個(gè)個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼與芯片選擇地址進(jìn)行比較，并基于比較結(jié)果將多個(gè)個(gè)體芯片激活信號中的一個(gè)使能。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定碼設(shè)置模塊被配置為當(dāng)所述多個(gè)芯片熔絲信號中的每個(gè)均被使能時(shí)，產(chǎn)生具有順序增大的編碼值的所述多個(gè)個(gè)體芯片指定碼組，以及所述個(gè)體芯片指定碼設(shè)置模塊被配置為響應(yīng)于所述多個(gè)芯片熔絲信號中被禁止的芯片熔絲信號來確定具有相同編碼值的個(gè)體芯片指定碼組的數(shù)量。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述多個(gè)個(gè)體芯片指定碼組包括第一個(gè)體芯片指定碼組至第五個(gè)體芯片指定碼組，所述多個(gè)芯片熔絲信號包括第一芯片熔絲信號至第五芯片熔絲信號，以及所述個(gè)體芯片指定碼設(shè)置模塊在所述第一芯片熔絲信號被禁止時(shí)將所述第一個(gè)體芯片指定碼組初始化，在所述第二芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第一個(gè)體芯片指定碼組相同的編碼值的所述第二個(gè)體芯片指定碼組，在所述第三芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第二個(gè)體芯片指定碼組相同的編碼值的所述第三個(gè)體芯片指定碼組，在所述第四芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第三個(gè)體芯片指定碼組相同的編碼值的所述第四個(gè)體芯片指定碼組，并且在所述第五芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第四個(gè)體芯片指定碼組相同的編碼值的所述第五個(gè)體芯片指定碼組。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定碼設(shè)置模塊包括個(gè)體芯片指定地址設(shè)置單元，所述個(gè)體芯片指定地址設(shè)置單元被配置為響應(yīng)于所述第一芯片熔絲信號至所述第五芯片熔絲信號來產(chǎn)生第一指定地址組至第五指定地址組；以及編碼單元，所述編碼單元被配置為對所述第一指定地址組至所述第五指定地址組進(jìn)行編碼，并產(chǎn)生所述第一個(gè)體芯片指定碼組至所述第五個(gè)體芯片指定碼組。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定地址設(shè)置單元在所述第一芯片熔絲信號至所述第五芯片熔絲信號中的每個(gè)均被使能時(shí)產(chǎn)生具有不同值的所述第一指定地址組至所述第五指定地址組，在所述第一芯片熔絲信號被禁止時(shí)將所述第一指定地址組初始化，在所述第二芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第一指定地址組相同的編碼值的所述第二指定地址組，在所述第三芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第二指定地址組相同的編碼值的所述第三指定地址組，在所述第四芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第三指定地址組相同的編碼值的所述第四指定地址組，在所述第五芯片熔絲信號被禁止時(shí)產(chǎn)生具有與所述第四指定地址組相同的編碼值的所述第五指定地址組。
6.如權(quán)利要求5所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定地址設(shè)置單元包括第一指定地址組發(fā)生部，所述第一指定地址組發(fā)生部被配置為響應(yīng)于所述第一芯片熔絲信號來產(chǎn)生所述第一指定地址組；第二指定地址組發(fā)生部，所述第二指定地址組發(fā)生部被配置為響應(yīng)于所述第二芯片熔絲信號來產(chǎn)生所述第二指定地址組；第三指定地址組發(fā)生部，所述第三指定地址組發(fā)生部被配置為響應(yīng)于所述第三芯片熔絲信號來產(chǎn)生所述第三指定地址組；第四指定地址組發(fā)生部，所述第四指定地址組發(fā)生部被配置為響應(yīng)于所述第四芯片熔絲信號來產(chǎn)生所述第四指定地址組；以及第五指定地址組發(fā)生部，所述第五指定地址組發(fā)生部被配置為響應(yīng)于所述第五芯片熔絲信號來產(chǎn)生所述第五指定地址組。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其中，所述第一指定地址組發(fā)生部包括第一輸出選擇觸發(fā)器，所述第一輸出選擇觸發(fā)器被配置為響應(yīng)于地址設(shè)置開始脈沖和所述第一芯片熔絲信號，傳送所述地址設(shè)置開始脈沖作為第一指定地址組中的第一指定地址、或者在時(shí)鐘的一個(gè)周期之后傳送所述地址設(shè)置開始脈沖作為第一指定地址組中的第一指定地址；第一觸發(fā)器，所述第一觸發(fā)器被配置為接收所述第一輸出選擇觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第一指定地址組中的第二指定地址；第二觸發(fā)器，所述第二觸發(fā)器被配置為接收所述第一觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第一指定地址組中的第三指定地址；第三觸發(fā)器，所述第三觸發(fā)器被配置為接收所述第二觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第一指定地址組中的第四指定地址；以及第四觸發(fā)器，所述第四觸發(fā)器被配置為接收所述第三觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第一指定地址組中的第五指定地址。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其中，所述第二指定地址組發(fā)生部包括第二輸出選擇觸發(fā)器，所述第二輸出選擇觸發(fā)器被配置為響應(yīng)于所述第二芯片熔絲信號，傳送所述第一輸出選擇觸發(fā)器的輸出作為所述第二指定地址組中的第一指定地址、或者在所述時(shí)鐘的一個(gè)周期之后傳送所述第一輸出選擇觸發(fā)器的輸出作為所述第二指定地址組中的第一指定地址；第五觸發(fā)器，所述第五觸發(fā)器被配置為接收所述第二輸出選擇觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第二指定地址組中的第二指定地址；第六觸發(fā)器，所述第六觸發(fā)器被配置為接收所述第五觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第二指定地址組中的第三指定地址；第七觸發(fā)器，所述第七觸發(fā)器被配置為接收所述第六觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第二指定地址組中的第四指定地址；以及第八觸發(fā)器，所述第八觸發(fā)器被配置為接收所述第七觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第二指定地址組中的第五指定地址。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，所述第三指定地址組發(fā)生部包括第三輸出選擇觸發(fā)器，所述第三輸出選擇觸發(fā)器被配置為響應(yīng)于所述第三芯片熔絲信號，傳送所述第二輸出選擇觸發(fā)器的輸出作為所述第三指定地址組中的第一指定地址、或者在所述時(shí)鐘的一個(gè)周期之后傳送所述第二輸出選擇觸發(fā)器的輸出作為所述第三指定地址組中的第一指定地址；第九觸發(fā)器，所述第九觸發(fā)器被配置為接收所述第三輸出選擇觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第三指定地址組中的第二指定地址；第十觸發(fā)器，所述第十觸發(fā)器被配置為接收所述第九觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為第三指定地址組中的第三指定地址；第十一觸發(fā)器，所述第十一觸發(fā)器被配置為接收所述第十觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第三指定地址組中的第四指定地址；以及第十二觸發(fā)器，所述第十二觸發(fā)器被配置為接收所述第十一觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第三指定地址組中的第五指定地址。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述第四指定地址組發(fā)生部包括第四輸出選擇觸發(fā)器，所述第四輸出選擇觸發(fā)器被配置為響應(yīng)于所述第四芯片熔絲信號，傳送所述第三輸出選擇觸發(fā)器的輸出作為所述第四指定地址組中的第一指定地址、或者在所述時(shí)鐘的一個(gè)周期之后傳送所述第三輸出選擇觸發(fā)器的輸出作為所述第四指定地址組中的第一指定地址；第十三觸發(fā)器，所述第十三觸發(fā)器被配置為接收所述第四輸出選擇觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第四指定地址組中的第二指定地址；第十四觸發(fā)器，所述第十四觸發(fā)器被配置為接收所述第十三觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第四指定地址組中的第三指定地址；第十五觸發(fā)器，所述第十五觸發(fā)器被配置為接收所述第十四觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第四指定地址組中的第四指定地址；以及第十六觸發(fā)器，所述第十六觸發(fā)器被配置為接收所述第十五觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第四指定地址組中的第五指定地址。
11.如權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述第五指定地址組發(fā)生部包括第五輸出選擇觸發(fā)器，所述第五輸出選擇觸發(fā)器被配置為響應(yīng)于所述第五芯片熔絲信號，傳送所述第四輸出選擇觸發(fā)器的輸出作為所述第五指定地址組中的第一指定地址、或者在所述時(shí)鐘的一個(gè)周期之后傳送所述第四輸出選擇觸發(fā)器的輸出作為所述第五指定地址組中的第一指定地址；第十七觸發(fā)器，所述第十七觸發(fā)器被配置為接收所述第五輸出選擇觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第五指定地址組中的第二指定地址；第十八觸發(fā)器，所述第十八觸發(fā)器被配置為接收所述第十七觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第五指定地址組中的第三指定地址；第十九觸發(fā)器，所述第十九觸發(fā)器被配置為接收所述第十八觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第五指定地址組中的第四指定地址；以及第二十觸發(fā)器，所述第二十觸發(fā)器被配置為接收所述第十九觸發(fā)器的輸出，并在所述時(shí)鐘的一個(gè)周期之后傳送所接收的輸出作為所述第五指定地址組中的第五指定地址。
12.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述編碼單元包括第一編碼器，所述第一編碼器被配置為對所述第一指定地址組進(jìn)行編碼，并產(chǎn)生所述第一個(gè)體芯片指定碼組；第二編碼器，所述第二編碼器被配置為對所述第二指定地址組進(jìn)行編碼，并產(chǎn)生所述第二個(gè)體芯片指定碼組；第三編碼器，所述第三編碼器被配置為對所述第三指定地址組進(jìn)行編碼，并產(chǎn)生所述第三個(gè)體芯片指定碼組；第四編碼器，所述第四編碼器被配置為對所述第四指定地址組進(jìn)行編碼，并產(chǎn)生所述第四個(gè)體芯片指定碼組；以及第五編碼器，所述第五編碼器被配置為對所述第五指定地址組進(jìn)行編碼，并產(chǎn)生所述第五個(gè)體芯片指定碼組。
13.如權(quán)利要求3所述的半導(dǎo)體裝置，其中，所述多個(gè)使能控制信號包括第一使能控制信號至第五使能控制信號，以及所述控制模塊包括第一使能控制信號發(fā)生單元，所述第一使能控制信號發(fā)生單元被配置為當(dāng)所述第一芯片熔絲信號被禁止或所述第一個(gè)體芯片指定碼組的最高有效比特具有規(guī)定電平時(shí)，將所述第一使能控制信號禁止；第二使能控制信號發(fā)生單元，所述第二使能控制信號發(fā)生單元被配置為當(dāng)所述第二芯片熔絲信號被禁止或所述第二個(gè)體芯片指定碼組的最高有效比特具有所述規(guī)定電平時(shí)，將所述第二使能控制信號禁止；第三使能控制信號發(fā)生單元，所述第三使能控制信號發(fā)生單元被配置為當(dāng)所述第三芯片熔絲信號被禁止或所述第三個(gè)體芯片指定碼組的最高有效比特具有所述規(guī)定電平時(shí)，將所述第三使能控制信號禁止；第四使能控制信號發(fā)生單元，所述第四使能控制信號發(fā)生單元被配置為當(dāng)所述第四芯片熔絲信號被禁止或所述第四個(gè)體芯片指定碼組的最高有效比特具有所述規(guī)定電平時(shí)，將所述第四使能控制信號禁止；以及第五使能控制信號發(fā)生單元，所述第五使能控制信號發(fā)生單元被配置為當(dāng)所述第五芯片熔絲信號被禁止或所述第五個(gè)體芯片指定碼組的最高有效比特具有所述規(guī)定電平時(shí)，將所述第五使能控制信號禁止。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述第一使能控制信號發(fā)生單元被配置為當(dāng)所述第一芯片熔絲信號被使能且所述第一個(gè)體芯片指定碼組的最高有效比特具有與所述規(guī)定電平相反的電平時(shí)，將所述第一使能控制信號使能，所述第二使能控制信號發(fā)生單元被配置為當(dāng)所述第二芯片熔絲信號被使能且所述第二個(gè)體芯片指定碼組的最高有效比特具有與所述規(guī)定電平相反的電平時(shí)，將所述第二使能控制信號使能，所述第三使能控制信號發(fā)生單元被配置為當(dāng)所述第三芯片熔絲信號被使能且所述第三個(gè)體芯片指定碼組的最高有效比特具有與所述規(guī)定電平相反的電平時(shí)，將所述第三使能控制信號使能，所述第四使能控制信號發(fā)生單元被配置為當(dāng)所述第四芯片熔絲信號被使能且所述第四個(gè)體芯片指定碼組的最高有效比特具有與所述規(guī)定電平相反的電平時(shí)，將所述第四使能控制信號使能，以及所述第五使能控制信號發(fā)生單元被配置為當(dāng)所述第五芯片熔絲信號被使能且所述第五個(gè)體芯片指定碼組的最高有效比特具有與所述規(guī)定電平相反的電平時(shí)，將所述第五使能控制信號使能。
15.如權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述多個(gè)個(gè)體芯片激活信號包括第一個(gè)體芯片激活信號至第五個(gè)體芯片激活信號，以及所述個(gè)體芯片激活模塊包括第一比較單元，所述第一比較單元被配置為響應(yīng)于所述第一使能控制信號、所述芯片選擇地址和所述第一個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼來產(chǎn)生所述第一個(gè)體芯片激活信號；第二比較單元，所述第二比較單元被配置為響應(yīng)于所述第二使能控制信號、所述芯片選擇地址和所述第二個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼來產(chǎn)生所述第二個(gè)體芯片激活信號；第三比較單元，所述第三比較單元被配置為響應(yīng)于所述第三使能控制信號、所述芯片選擇地址和所述第三個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼來產(chǎn)生所述第三個(gè)體芯片激活信號；第四比較單元，所述第四比較單元被配置為響應(yīng)于所述第四使能控制信號、所述芯片選擇地址和所述第四個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼來產(chǎn)生所述第四個(gè)體芯片激活信號；以及第五比較單元，所述第五比較單元被配置為響應(yīng)于所述第五使能控制信號、所述芯片選擇地址和所述第五個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼來產(chǎn)生所述第五個(gè)體芯片激活信號。
16.如權(quán)利要求15所述的半導(dǎo)體裝置，其中，當(dāng)所述第一使能控制信號被使能時(shí)，如果所述芯片選擇地址與所述第一個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼相同，則所述第一比較單元將所述第一個(gè)體芯片激活信號使能，當(dāng)所述第二使能控制信號被使能時(shí)，如果所述芯片選擇地址與所述第二個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼相同，則所述第二比較單元將所述第二個(gè)體芯片激活信號使能，當(dāng)所述第三使能控制信號被使能時(shí)，如果所述芯片選擇地址與所述第三個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼相同，則所述第三比較單元將所述第三個(gè)體芯片激活信號使能，當(dāng)所述第四使能控制信號被使能時(shí)，如果所述芯片選擇地址與所述第四個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼相同，則所述第四比較單元將所述第四個(gè)體芯片激活信號使能，以及當(dāng)所述第五使能控制信號被使能時(shí)，如果所述芯片選擇地址與所述第五個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片指定碼相同，則所述第五比較單元將所述第五個(gè)體芯片激活信號使能。
17.一種半導(dǎo)體裝置，所述半導(dǎo)體裝置適用于產(chǎn)生第一個(gè)體芯片指定碼組、第二個(gè)體芯片指定碼組、第三個(gè)體芯片指定碼組、第四個(gè)體芯片指定碼組、第一個(gè)體芯片激活信號、 第二個(gè)體芯片激活信號、第三個(gè)體芯片激活信號和第四個(gè)體芯片激活信號；當(dāng)芯片熔絲信號被使能時(shí)，將所述第一個(gè)體芯片指定碼組至所述第三個(gè)體芯片指定碼組與芯片選擇地址進(jìn)行比較；并將所述第一個(gè)體芯片激活信號至所述第三個(gè)體芯片激活信號中的一個(gè)使能， 所述半導(dǎo)體裝置包括個(gè)體芯片指定碼設(shè)置模塊，所述個(gè)體芯片指定碼設(shè)置模塊被配置為當(dāng)所述芯片熔絲信號被禁止時(shí)，產(chǎn)生具有與所述第一個(gè)體芯片指定碼組相同的編碼值的所述第二個(gè)體芯片指定碼組；以及個(gè)體芯片激活模塊，所述個(gè)體芯片激活模塊被配置為當(dāng)所述個(gè)體芯片指定碼設(shè)置模塊產(chǎn)生具有與所述第一個(gè)體芯片指定碼組相同的編碼值的所述第二個(gè)體芯片指定碼組時(shí)將所述第一個(gè)體芯片指定碼組、所述第三個(gè)體芯片指定碼組以及所述第四個(gè)體芯片指定碼組與所述芯片選擇地址進(jìn)行比較，并將所述第一個(gè)體芯片激活信號、所述第三個(gè)體芯片激活信號以及所述第四個(gè)體芯片激活信號中的一個(gè)使能。
18.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定碼設(shè)置模塊被配置為當(dāng)所述芯片熔絲信號被使能時(shí)，使所述第一個(gè)體芯片指定碼組至所述第五個(gè)體芯片指定碼組具有順序增大的編碼值，以及所述個(gè)體芯片指定碼設(shè)置模塊被配置為當(dāng)所述芯片熔絲信號被禁止時(shí)，使所述第一個(gè)體芯片指定碼組與所述第二個(gè)體芯片指定碼組具有相同的編碼值，并使所述第一個(gè)體芯片指定碼組、第三個(gè)體芯片指定碼組和第四個(gè)體芯片指定碼組具有順序增大的編碼值。
19.如權(quán)利要求18所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定碼設(shè)置模塊包括個(gè)體芯片指定地址設(shè)置單元，所述個(gè)體芯片指定地址設(shè)置單元被配置為當(dāng)?shù)刂吩O(shè)置開始脈沖被輸入且經(jīng)過時(shí)鐘的預(yù)定周期時(shí)，響應(yīng)于所述芯片熔絲信號，產(chǎn)生第一指定地址組至第四指定地址組；以及編碼單元，所述編碼單元被配置為對所述第一指定地址組至所述第四指定地址組進(jìn)行編碼，并產(chǎn)生所述第一個(gè)體芯片指定碼組至所述第四個(gè)體芯片指定碼組。
20.如權(quán)利要求19所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片指定地址設(shè)置單元包括第一指定地址組發(fā)生部，所述第一指定地址組發(fā)生部具有串聯(lián)耦合的第一觸發(fā)器組，串聯(lián)耦合的所述第一觸發(fā)器組中的第一觸發(fā)器被配置為接收所述地址設(shè)置開始脈沖；第二指定地址組發(fā)生部，所述第二指定地址組發(fā)生部具有輸出選擇觸發(fā)器和串聯(lián)耦合的第二觸發(fā)器組，其中，當(dāng)所述芯片熔絲信號被使能時(shí)，所述輸出選擇觸發(fā)器在所述時(shí)鐘的一個(gè)周期之后傳送所述第一觸發(fā)器組中的所述第一觸發(fā)器的輸出，而當(dāng)所述芯片熔絲信號被禁止時(shí)，所述輸出選擇觸發(fā)器傳送所述第一觸發(fā)器組中的所述第一觸發(fā)器的輸出而不論所述時(shí)鐘如何，串聯(lián)耦合的所述第二觸發(fā)器組中的第一觸發(fā)器被配置為接收所述輸出選擇觸發(fā)器的輸出；第三指定地址組發(fā)生部，所述第三指定地址組發(fā)生部具有串聯(lián)耦合的第三觸發(fā)器組， 串聯(lián)耦合的所述第三觸發(fā)器組中的第一觸發(fā)器被配置為接收所述輸出選擇觸發(fā)器的輸出； 以及第四指定地址組發(fā)生部，所述第四指定地址組發(fā)生部具有串聯(lián)耦合的第四觸發(fā)器組，串聯(lián)耦合的所述第四觸發(fā)器組中的第一觸發(fā)器被配置為接收所述第三觸發(fā)器組中的第一觸發(fā)器的輸出。
21.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片激活模塊在所述個(gè)體芯片指定碼設(shè)置模塊產(chǎn)生具有與所述第一個(gè)體芯片指定碼組不同的編碼值的所述第二個(gè)體芯片指定碼組時(shí)將所述第一個(gè)體芯片指定碼組至所述第三個(gè)體芯片指定碼組與所述芯片選擇地址進(jìn)行比較，并選擇性地將所述第一個(gè)體芯片激活信號至所述第三個(gè)體芯片激活信號中的一個(gè)使能，以及所述個(gè)體芯片激活模塊在所述個(gè)體芯片指定碼設(shè)置模塊產(chǎn)生具有與所述第一個(gè)體芯片指定碼組相同的編碼值的所述第二個(gè)體芯片指定碼組時(shí)將所述第一個(gè)體芯片指定碼組、 所述第三個(gè)體芯片指定碼組以及所述第四個(gè)體芯片指定碼組與所述芯片選擇地址進(jìn)行比較，并選擇性地將所述第一個(gè)體芯片激活信號、所述第三個(gè)體芯片激活信號和所述第四個(gè)體芯片激活信號中的一個(gè)使能。
22.如權(quán)利要求21所述的半導(dǎo)體裝置，其中，所述個(gè)體芯片激活模塊包括第一比較單元，所述第一比較單元被配置為當(dāng)所述第一個(gè)體芯片指定碼組與所述芯片選擇地址相同時(shí)，將所述第一個(gè)體芯片激活信號使能；第二比較單元，所述第二比較單元被配置為當(dāng)所述第二個(gè)體芯片指定碼組與所述芯片選擇地址相同時(shí)，將所述第二個(gè)體芯片激活信號使能；第三比較單元，所述第三比較單元被配置為當(dāng)所述第三個(gè)體芯片指定碼組與所述芯片選擇地址相同時(shí)，將所述第三個(gè)體芯片激活信號使能；以及第四比較單元，所述第四比較單元被配置為當(dāng)所述第四個(gè)體芯片指定碼組與所述芯片選擇地址相同時(shí)，將所述第四個(gè)體芯片激活信號使能，其中，所述第二比較單元在所述個(gè)體芯片指定碼設(shè)置模塊產(chǎn)生具有與所述第一個(gè)體芯片指定碼組相同的編碼值的所述第二個(gè)體芯片指定碼組時(shí)，將所述第二個(gè)體芯片激活信號禁止，而不論所述芯片選擇地址如何；以及所述第四比較單元在所述個(gè)體芯片指定碼設(shè)置模塊產(chǎn)生具有與所述第一個(gè)體芯片指定碼組不同的編碼值的所述第二個(gè)體芯片指定碼組時(shí)，將所述第四個(gè)體芯片激活信號禁止，而不論所述芯片選擇地址如何。
全文摘要
一種半導(dǎo)體裝置，包括個(gè)體芯片指定碼設(shè)置模塊，被配置為響應(yīng)于多個(gè)芯片熔絲信號來產(chǎn)生多個(gè)個(gè)體芯片指定碼組，所述多個(gè)個(gè)體芯片指定碼組具有不同的編碼值或者所述多個(gè)個(gè)體芯片指定碼組中的至少兩個(gè)個(gè)體芯片指定碼組具有相同的編碼值；控制模塊，被配置為響應(yīng)于所述多個(gè)芯片熔絲信號和所述多個(gè)個(gè)體芯片指定碼組的最高有效比特來產(chǎn)生多個(gè)使能控制信號；以及個(gè)體芯片激活模塊，被配置為響應(yīng)于所述多個(gè)使能控制信號，將所述多個(gè)個(gè)體芯片指定碼組中除最高有效比特之外的個(gè)體芯片碼與芯片選擇地址進(jìn)行比較，并基于比較結(jié)果將多個(gè)個(gè)體芯片激活信號中的一個(gè)使能。
文檔編號H01L25/065GK102237345SQ20101026346
公開日2011年11月9日 申請日期2010年8月26日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者邊相鎮(zhèn), 高在范 申請人:海力士半導(dǎo)體有限公司