專利名稱：芯片尺寸封裝件及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā) 明涉及一種半導(dǎo)體封裝件及其制法，特別是涉及一種芯片尺寸封裝件及其制法。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的演進，半導(dǎo)體產(chǎn)品已開發(fā)出不同封裝產(chǎn)品型態(tài)，而為追求半導(dǎo)體封裝件的輕薄短小，因而發(fā)展出一種芯片尺寸封裝件(chip scale package, CSP)，其特征在于此種芯片尺寸封裝件僅具有與芯片尺寸相等或略大的尺寸。美國專利第5，892，179,6, 103，552,6, 287，893,6, 350，668 及 6，433，427 號公開一種傳統(tǒng)的CSP結(jié)構(gòu)，是直接在芯片上形成增層而無需使用如基板或?qū)Ь€架等芯片承載件， 且利用重布線(redistribution layer, RDL)技術(shù)重配芯片上的焊墊至所欲位置。然而上述CSP結(jié)構(gòu)的缺點在于重布線技術(shù)的施用或布設(shè)于芯片上的導(dǎo)電跡線往往受限于芯片的尺寸或其作用面的面積大小，尤其當(dāng)芯片的集成度提升且芯片尺寸日趨縮小的情況下，芯片甚至無法提供足夠表面以安置更多數(shù)量的焊球來與外界電性連接。鑒此，美國專利第6，271，469號公開一種晶圓級芯片尺寸封裝件WLCSP (Wafer Level CSP)的制法，是在芯片上形成增層的封裝件，可提供較為充足的表面區(qū)域以承載較多的輸入/輸出端或焊球。如圖IA所示，準備一膠膜11，并將多個芯片12以作用面121粘貼于該膠膜11上， 該膠膜11例如為熱感應(yīng)膠膜；如圖IB所示，進行封裝模壓工藝，利用一如環(huán)氧樹脂的封裝膠體13包覆住芯片12的非作用面122及側(cè)面，再加熱移除該膠膜11，以外露出該芯片作用面121 ；如圖IC所示，然后利用重布線(RDL)技術(shù)，敷設(shè)一介電層14于芯片12的作用面 121及封裝膠體13的表面上，并開設(shè)多個貫穿介電層14的開口以露出芯片上的焊墊120， 接著在該介電層14上形成線路層15，并使線路層15電性連接至焊墊120，再在線路層15 上敷設(shè)拒焊層16及線路層15預(yù)定位置植設(shè)焊球17，之后進行切割作業(yè)。通過前述制造工藝，因包覆芯片12的封裝膠體13的表面可提供較芯片12作用面 121大的表面區(qū)域而能安置較多焊球17以有效達成與外界的電性連接。然而，上述制造工藝的缺點在于將芯片12以作用面121粘貼于膠膜11上而固定的方式，常因膠膜11在工藝中受熱而發(fā)生伸縮問題，造成粘置于膠膜11上的芯片12位置發(fā)生偏移，甚至在封裝模壓時因膠膜11受熱軟化而造成芯片12位移，如此導(dǎo)致后續(xù)在重布線工藝時，線路層15無法連接到芯片12焊墊120上而造成電性不良。請參閱圖2，在另一封裝模壓中，因膠膜11’遇熱軟化，封裝膠體13易發(fā)生溢膠130 至芯片12作用面121，甚或污染焊墊120，造成后續(xù)重布線工藝的線路層與芯片焊墊接觸不良，而導(dǎo)致廢品問題。請參閱圖3A，前述封裝模壓工藝僅通過膠膜11支撐多個芯片12，該膠膜11及封裝膠體13易發(fā)生嚴重翹曲(Warpage)IlO問題，尤其是當(dāng)封裝膠體13的厚度很薄時，翹曲問題更為嚴重，從而導(dǎo)致后續(xù)重布線工藝時，在芯片12上涂布介電層時會有厚度不均問題；如此即需要額外再提供一硬質(zhì)載具18(如圖3B所示)，以將封裝膠體13通過一粘膠19 固定在該硬質(zhì)載具18來進行整平，但當(dāng)完成重布線工藝而移除該載具18時，易發(fā)生在封裝膠體13上會有先前固定在載具18上的殘留粘膠190問題(如圖3C所示)。其它相關(guān)現(xiàn)有技術(shù)的公開如美國專利第6，498，387,6, 586，822,7, 019，406及7，238，602號。 因此，如何提供一種芯片尺寸封裝件及制法，從而能確保線路層與焊墊間的電性連接品質(zhì)，并提升產(chǎn)品的可靠度，減少制造成本，實為一重要課題。

發(fā)明內(nèi)容
鑒于上述現(xiàn)有技術(shù)的種種缺陷，本發(fā)明的目的是一種芯片尺寸封裝件及其制法， 以確保線路層與焊墊間的電性連接品質(zhì)，并提升產(chǎn)品的可靠度，且減少制造成本。為達到上述目的，本發(fā)明提供一種芯片尺寸封裝件的制法，包括提供一承載板， 且該承載板上形成有粘著層；提供至少一具有相對的作用面及非作用面的芯片，該芯片作用面上具有多個電極墊，將該芯片以其作用面結(jié)合于該粘著層上；提供一復(fù)合板，包括硬質(zhì)層及具有相對的第一及第二表面的軟質(zhì)層，而該硬質(zhì)層是形成于該軟質(zhì)層的第二表面上， 且將該軟質(zhì)層的第一表面結(jié)合至該粘著層上以嵌埋該芯片；移除該承載板與粘著層，以露出該芯片作用面及該軟質(zhì)層的部分第一表面；在該軟質(zhì)層的第一表面及芯片作用面上形成第一介電層，并使該第一介電層形成開口以外露出該電極墊；以及在該第一介電層上形成第一線路層，并使該第一線路層電性連接至該電極墊。前述的制法中，形成該軟質(zhì)層的材料為Ajinomoto Build-up Film(ABF)、聚酰亞胺(Polyimide，PI)或硅氧樹脂(polymerized siloxanes，silicone)。而形成該硬質(zhì)層的材料為硅質(zhì)材料、金屬、預(yù)浸體(Pr印reg，PP)或銅箔基板(Copper Clad Lamniated，CCL)。 該軟質(zhì)層與硬質(zhì)層的楊氏系數(shù)相差五倍以上。前述的制法還包括切單工藝；以及在該導(dǎo)電元件上接置電子元件。前述的制法還包括在該第一介電層及第一線路層上形成拒焊層，并使該拒焊層形成多個開孔以植設(shè)導(dǎo)電元件。另可利用重布線技術(shù)在該第一介電層及第一線路層上形成增層(build-up)結(jié)構(gòu)，再在該增層結(jié)構(gòu)上形成拒焊層，并使該拒焊層形成多個開孔以植設(shè)導(dǎo)電元件。又前述的制法還包括貫穿該第一介電層、軟質(zhì)層及硬質(zhì)層以形成通孔；以及在該硬質(zhì)層上形成第二線路層，并在該通孔中形成電性連接該第一及第二線路層的導(dǎo)電通孔。依前述制法，可在該硬質(zhì)層及第二線路層上形成拒焊層，并使該拒焊層形成多個開孔，以植設(shè)導(dǎo)電元件。也可在該硬質(zhì)層及第二線路層上形成增層結(jié)構(gòu)，并在該增層結(jié)構(gòu)上形成拒焊層，且使該拒焊層形成多個開孔以植設(shè)導(dǎo)電元件。前述的制法還包括在植設(shè)導(dǎo)電元件前或植設(shè)導(dǎo)電元件后進行切單工藝；以及在該導(dǎo)電元件上接置電子元件。通過前述制法，本發(fā)明還提供一種芯片尺寸封裝件，包括軟質(zhì)層，具有相對的第一表面及第二表面；至少一芯片，嵌埋于該軟質(zhì)層的第一表面內(nèi)，該芯片具有相對的作用面、非作用面及多個設(shè)于該芯片作用面的電極墊，且該芯片作用面外露于該軟質(zhì)層的第一表面；硬質(zhì)層，設(shè)于該軟質(zhì)層的第二表面上；第一介電層，設(shè)于該軟質(zhì)層的第一表面及芯片作用面上，且該第一介電層具多個開口以外露該電極墊；以及第一線路層，設(shè)于該第一介電層上且電性連接至該電極墊。前述的封裝件中，該軟質(zhì)層的材料為Ajinomoto Build-up Film(ABF)、聚酰亞胺或硅氧樹脂。而該硬質(zhì)層的材料為硅質(zhì)材料、金屬、預(yù)浸體或銅箔基板。該軟質(zhì)層與硬質(zhì)層的楊氏系數(shù)相差五倍以上。該封裝件還包括拒焊層，設(shè)于該第一 介電層及第一線路層上，且該拒焊層形成有多個外露部分該第一線路層的開孔；以及導(dǎo)電元件，植設(shè)于該開孔處的第一線路層上。另外，該封裝件還可包括增層結(jié)構(gòu)，設(shè)于該第一介電層及第一線路層上。此外，還可包括拒焊層，設(shè)于該增層結(jié)構(gòu)上，且該拒焊層形成有多個開孔；以及導(dǎo)電元件，植設(shè)于該開孔處并電性連接該第一線路層。前述的封裝件中，該導(dǎo)電元件上接置電子元件。在另一實施例中，該封裝件還包括第二線路層，設(shè)于該硬質(zhì)層上；以及導(dǎo)電通孔， 貫穿該第一介電層、軟質(zhì)層及硬質(zhì)層，以電性連接該第一及第二線路層。依上述結(jié)構(gòu)，該封裝件還包括拒焊層，設(shè)于該硬質(zhì)層及第二線路層上，且該拒焊層形成有多個外露部分該第二線路層的開孔；以及導(dǎo)電元件，植設(shè)于該開孔處的第二線路層上。亦或該封裝件可包括增層結(jié)構(gòu)，設(shè)于該硬質(zhì)層及第二線路層上；又可包括設(shè)于該增層結(jié)構(gòu)上的拒焊層，且該拒焊層形成有多個開孔；以及導(dǎo)電元件，植設(shè)于該開孔處并電性連接該第二線路層。由上可知，本發(fā)明的芯片尺寸封裝件及制法主要先將芯片設(shè)于承載板上，再將該芯片嵌埋于軟質(zhì)層的第一表面，而將硬質(zhì)層設(shè)于該軟質(zhì)層的第二表面，接著移除該承載板以進行重布線工藝，藉以避免現(xiàn)有將芯片直接粘置于膠膜上發(fā)生膠膜受熱軟化、封裝膠體溢膠及芯片偏移與污染問題，甚或造成后續(xù)重布線工藝的線路層與芯片電極墊接觸不良， 導(dǎo)致廢品問題。同時本發(fā)明使用復(fù)合板形成于承載板上，故可避免現(xiàn)有制造工藝中以膠膜為支撐件而發(fā)生翹曲問題，且在重布線工藝時無需有額外的硬質(zhì)載具以固定封裝件，故封裝件上不會有殘膠問題。


圖IA至圖IC為美國專利US6，271，469所公開的晶圓級芯片尺寸封裝件的制法示意圖；圖2為美國專利US6，271，469所公開的晶圓級芯片尺寸封裝件發(fā)生溢膠問題的示意圖；圖3A至圖3C為美國專利US6，271，469所公開的晶圓級芯片尺寸封裝件發(fā)生封裝膠體翹曲、增設(shè)載具及封裝膠體表面殘膠問題的示意圖；圖4A至圖4H為本發(fā)明的芯片尺寸封裝件及其制法的示意圖，其中，圖4G’為圖4G 的另一實施方式；圖5為本發(fā)明的芯片尺寸封裝件的另一實施例示意圖；圖6A至圖6D為本發(fā)明的另一芯片尺寸封裝件及其制法的示意圖，其中，圖6C’為圖6C的另一實施方式。主要元件符號說明
11、11，膠 膜110 翹曲12、22 芯片120 焊墊121、22a作用面122、22b非作用面13封裝膠體130溢膠14介電層15線路層16、28、38 拒焊層17 焊球18載具19粘膠190殘留粘膠2、2’、3封裝件20承載板21粘著層220電極墊23復(fù)合板231硬質(zhì)層232軟質(zhì)層23a第一表面23b第二表面25第一介電層250開口26第一線路層260第一導(dǎo)電盲孔27、37增層結(jié)構(gòu)270、370第二介電層271、371線路272、372第二導(dǎo)電盲孔280、380開孔29、39導(dǎo)電元件30電子元件33導(dǎo)電通孔330通孔36第二線路層
具體實施例方式以下通過特定的具體實施例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供本領(lǐng)域技術(shù)人員了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容所能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上、下”及“內(nèi)”、“一”及“第一、第二”等用語，也僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本發(fā)明可實施的范疇。請參閱圖4A至圖4H，為本發(fā)明芯片尺寸封裝件的制法的剖視示意圖。如圖4A所示，提供一承載板20，且該承載板20上形成有粘著層21。如圖4B所示，提供具有相對的作用面22a及非作用面22b的芯片22，該芯片22作用面22a上具有多個電極墊220，將該芯片22以其作用面22a結(jié)合于該粘著層21上。如圖4C所示，提供一復(fù)合板23，包括硬質(zhì)層231及具有相對的第一及第二表面 23a、23b的軟質(zhì)層232，而該硬質(zhì)層231形成于該軟質(zhì)層232的第二表面23b上，且將該軟質(zhì)層232的第一表面23a結(jié)合至該粘著層21上以嵌埋該芯片22。該軟質(zhì)層232 的材料為 Ajinomoto Build-up Film(ABF)、聚酰亞胺(Polyimide， PI)或硅氧樹脂(polymerized siloxanes, silicone)，又硅氧樹脂亦稱為硅酮(polysiloxanes)。該硬質(zhì)層231的材料則為硅質(zhì)材料(例如晶圓、玻璃)、金屬、雙順丁烯二酸亞氨(Bismaleimide Triacine，BT)、預(yù)浸體(Prepreg, PP)或銅箔基板(Copper Clad Laminate, CCL)。而前述構(gòu)成復(fù)合板23的軟質(zhì)層232與硬質(zhì)層231的楊氏系數(shù)最佳為相差五倍以上，以達到不會翹曲形變的最佳功效。如圖4D所示，移除該承載板20與粘著層21，以露出該芯片22作用面22a及該軟質(zhì)層232的部分第一表面23a。

承如圖4C所示，可在將該軟質(zhì)層232的第一表面23a結(jié)合至該粘著層21上以嵌埋該芯片22后進行烘烤工藝，以使軟質(zhì)層232固化(Cure)；或如圖4D所示，移除該承載板 20與粘著層21后，進行烘烤工藝，以使軟質(zhì)層232固化(Cure)。如圖4E所示，在該軟質(zhì)層232的第一表面23a及芯片22作用面22a上形成第一介電層25，并在該第一介電層25上形成多個開口 250，以對應(yīng)外露出各該電極墊220。如圖4F所示，在該第一介電層25上進行圖案化步驟，以在該第一介電層25上形成第一線路層26，并使該第一線路層26在各該開口 250中形成第一導(dǎo)電盲孔260以電性連接至各該電極墊220。如圖4G所示，在該第一介電層25及第一線路層26上形成拒焊層28，并使該拒焊層28形成多個外露出該第一線路層26預(yù)定部分的開孔280，以植設(shè)導(dǎo)電元件29，而該導(dǎo)電元件29可為焊球或焊針的其中一者。請參閱圖4G’，也可在該第一介電層25及第一線路層26上形成增層結(jié)構(gòu)27，該增層結(jié)構(gòu)27具有至少一第二介電層270、及設(shè)于該第二介電層270上且電性連接該第一線路層26的線路層單元(包含線路271與第二導(dǎo)電盲孔272)；再在該增層結(jié)構(gòu)27上形成拒焊層28，并使該拒焊層28形成多個外露出該線路271預(yù)定部分的開孔280，以植設(shè)導(dǎo)電元件 29。請參閱圖4H，在形成該拒焊層28及導(dǎo)電元件29后，繼續(xù)進行切單工藝，以形成嵌埋有單一芯片的封裝件2。所述的封裝件2可在至少一側(cè)通過該導(dǎo)電元件29接置電子元件 30，例如電路板、半導(dǎo)體芯片。請參閱圖5，在切單工藝時，也可以多個芯片22為切割單位，形成嵌埋有多個芯片 22的封裝件2’。所述的封裝件2’可在至少一側(cè)通過該導(dǎo)電元件29接置電子元件30，例如電路板、半導(dǎo)體芯片。本發(fā)明通過先將芯片22設(shè)于承載板20上，再將該芯片22嵌埋于軟質(zhì)層232的第一表面23a，而將硬質(zhì)層231設(shè)于該軟質(zhì)層232的第二表面23b，接著移除該承載板20，藉以避免現(xiàn)有技術(shù)將芯片直接粘置于膠膜上發(fā)生膠膜受熱軟化、封裝膠體溢膠及芯片偏移與污染等問題。再者，本發(fā)明因芯片22不會偏移，且通過該硬質(zhì)層231作支撐而不會發(fā)生結(jié)構(gòu)翹曲，故在重布線工藝時，該第一線路層26與芯片22電極墊220不會接觸不良，有效避免廢品問題。又本發(fā)明使用復(fù)合板23形成于承載板20上，故可避免現(xiàn)有制造工藝中以膠膜為支撐部而發(fā)生翹曲問題；另外，在重布線工藝時無需有額外的硬質(zhì)載具以固定封裝件，故封裝件上不會有殘膠問題。請參閱圖6A至圖6C，為本發(fā)明芯片尺寸封裝件的另一制法的剖視示意圖；該制法與前述制法的差異在于該硬質(zhì)層231上形成有第二線路層36。如圖6A所示，接續(xù)圖4E的結(jié)構(gòu)，當(dāng)在該第一介電層25上形成多個開口 250時，還可形成一通孔330以貫穿該第一介電層25、軟質(zhì)層232及硬質(zhì)層231。如圖6B所示，在該第一介電層25上形成第一線路層26，并使該第一線路層26在各該開口 250中形成第一導(dǎo)電盲孔260以電性連接至各該電極墊220 ；同時在該硬質(zhì)層231 上進行圖案化工藝以形成第二線路層36，且在該通孔330中形成電性連接該第一及第二線路層26、36的導(dǎo)電通孔33。如圖6C所示，在該第一介電層25、第一線路層26、硬質(zhì)層231及第二線路層36上形成拒焊層38，并使該拒焊層38形成多個外露出該第一及第二線路層26、36預(yù)定部分的開孔380，以植設(shè)導(dǎo)電元件39，而該導(dǎo)電元件39可為焊球或焊針的其中一者。請參閱圖6C’，可在雙側(cè)形成增層結(jié)構(gòu)37，即在該第一介電層25、第一線路層26、 硬質(zhì)層231及第二線路層36上形成該增層結(jié)構(gòu)37 ；也可僅在單側(cè)形成該增層結(jié)構(gòu)37，即在該第一介電層25與第一線路層26上、或在該硬質(zhì)層231與第二線路層36上。如圖6C’所示，該增層結(jié)構(gòu)37具有至少一第二介電層370、及設(shè)于該第二介電層 370上且電性連接該第一及第二線路層26、36的線路層單元(包含線路371與第二導(dǎo)電盲孔372)；再在該增層結(jié)構(gòu)37上形成拒焊層38，并使該拒焊層38形成多個外露出該線路371 預(yù)定部分的開孔380，以植設(shè)導(dǎo)電元件39。當(dāng)然，若該增層結(jié)構(gòu)37僅位于該第一介電層25與第一線路層26上時，該拒焊層 38則形成于該增層結(jié)構(gòu)37、該硬質(zhì)層231與第二線路層36上。若該增層結(jié)構(gòu)37僅位于該硬質(zhì)層231與第二線路層36上時，該拒焊層38則形成于該增層結(jié)構(gòu)37、該第一介電層25 與第一線路層26上。如圖6D所示，是以圖6C’接續(xù)進行切單工藝，以形成嵌埋有單一芯片的封裝件3。 所述的封裝件3可在至少一側(cè)通過該導(dǎo)電元件39接置電子元件30，例如電路板、半導(dǎo)體
-H-· I I心片。再者，在切單工藝時，也可以多個芯片為切割單位；此與圖5的制造工藝相似，故不再贅述。本發(fā)明還提供一種芯片尺寸封裝件，包括具有相對的第一及第二表面23a、23b 的軟質(zhì)層232、嵌埋于該軟質(zhì)層232的第一表面23a內(nèi)的芯片22、設(shè)于該軟質(zhì)層232的第二表面23b上的硬質(zhì)層231、設(shè)于該軟質(zhì)層232的第一表面23a及芯片22作用面22a上的第一介電層25、以及設(shè)于該第一介電層25上的第一線路層26。所述的軟質(zhì)層232的構(gòu)成材料為Ajinomoto Build-up Film、聚酰亞胺或硅氧樹脂。所述的芯片22具有相對的作用面22a及非作用面22b，并在該芯片22作用面22a 設(shè)有多個電極墊220，且該芯片22作用面22a外露于該軟質(zhì)層232的第一表面23a。所述的硬質(zhì)層231的構(gòu)成材料為硅質(zhì)材料(例如晶圓、玻璃)、金屬、預(yù)浸體或銅箔基板。而該軟質(zhì)層232與硬質(zhì)層231的楊氏系數(shù)最佳為相差五倍以上，以達到不會翹曲形變的最佳功效。所述的第一介電層25具有多個開口 250以外露出該電極墊220。 所述的第一線路層26具有形成于該第一介電層25中的第一導(dǎo)電盲孔260以電性連接至各該電極墊220。所述的 封裝件還包括拒焊層28，設(shè)于該第一介電層25及第一線路層26上，且該拒焊層28形成有多個外露部分該第一線路層26的開孔280 ；以及導(dǎo)電元件29，植設(shè)于該開孔 280處的第一線路層26上，如圖4G所示。亦或如圖4G’所示，所述的封裝件可包括增層結(jié)構(gòu)27，設(shè)于該第一介電層25及第一線路層26上；又可包括設(shè)于該增層結(jié)構(gòu)27上的拒焊層28，且該拒焊層28形成有多個開孔280 ；以及導(dǎo)電元件29，植設(shè)于該開孔280處并電性連接該第一線路層26。另外，在另一實施例中，所述的封裝件還包括第二線路層36，設(shè)于該硬質(zhì)層231 上；以及導(dǎo)電通孔33，貫穿該第一介電層25、軟質(zhì)層232及硬質(zhì)層231，以電性連接該第一及第二線路層26、36。依上述的結(jié)構(gòu)，該封裝件還包括拒焊層38，設(shè)于該第一介電層25、第一線路層26、 硬質(zhì)層231及第二線路層36上，且該拒焊層38形成有多個外露部分該第一及第二線路層 26,36的開孔380 ；以及導(dǎo)電元件39，植設(shè)于該開孔380處的第一及第二線路層26、36上， 如圖6C所示。亦或如圖6D所示，該封裝件3可包括增層結(jié)構(gòu)37，設(shè)于該第一介電層25、第一線路層26、硬質(zhì)層231及第二線路層36上；又可包括設(shè)于該增層結(jié)構(gòu)37上的拒焊層38，且該拒焊層38形成有多個開孔380 ；以及導(dǎo)電元件39，植設(shè)于該開孔380處并電性連接該第一及第二線路層26、36。上述實施例是用以例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修改。因此本發(fā)明的權(quán)利保護范圍，應(yīng)以權(quán)利要求書的范圍為依據(jù)。
權(quán)利要求
1.一種芯片尺寸封裝件的制法，其特征在于，包括 提供一承載板，且該承載板上形成有粘著層；提供至少一具有相對的作用面及非作用面的芯片，該芯片作用面上具有多個電極墊， 將該芯片以其作用面結(jié)合于該粘著層上；提供一復(fù)合板，包括硬質(zhì)層及具有相對的第一及第二表面的軟質(zhì)層，而該硬質(zhì)層形成于該軟質(zhì)層的第二表面上，且將該軟質(zhì)層的第一表面結(jié)合至該粘著層上以嵌埋該芯片； 移除該承載板與粘著層，以露出該芯片作用面及該軟質(zhì)層的部分第一表面； 在該軟質(zhì)層的第一表面及芯片作用面上形成第一介電層，并使該第一介電層形成開口以外露出該電極墊；以及在該第一介電層上形成第一線路層，并使該第一線路層電性連接至該電極墊。
2.根據(jù)權(quán)利要求1所述的芯片尺寸封裝件的制法，其特征在于，還包括在該第一介電層及第一線路層上形成拒焊層，并使該拒焊層形成多個開孔以植設(shè)導(dǎo)電元件。
3.根據(jù)權(quán)利要求1所述的芯片尺寸封裝件的制法，其特征在于，還包括在該第一介電層及第一線路層上形成增層結(jié)構(gòu)。
4.根據(jù)權(quán)利要求3所述的芯片尺寸封裝件的制法，其特征在于，還包括在該增層結(jié)構(gòu)上形成拒焊層，并使該拒焊層形成多個開孔以植設(shè)導(dǎo)電元件。
5.根據(jù)權(quán)利要求1所述的芯片尺寸封裝件的制法，其特征在于，還包括在形成該開口時，貫穿該第一介電層、軟質(zhì)層及硬質(zhì)層以形成通孔；以及在形成該第一線路層時，在該硬質(zhì)層上形成第二線路層及在該通孔中形成電性連接該第一及第二線路層的導(dǎo)電通孔。
6.根據(jù)權(quán)利要求5所述的芯片尺寸封裝件的制法，其特征在于，還包括在該第一介電層、第一線路層、硬質(zhì)層及第二線路層上形成拒焊層，并使該拒焊層形成多個開孔，以植設(shè)導(dǎo)電元件。
7.根據(jù)權(quán)利要求5所述的芯片尺寸封裝件的制法，其特征在于，還包括形成增層結(jié)構(gòu)， 位于該第一介電層與第一線路層、或位于該硬質(zhì)層與第二線路層上、或位于該第一介電層、 第一線路層、硬質(zhì)層與第二線路層上。
8.根據(jù)權(quán)利要求7所述的芯片尺寸封裝件的制法，其特征在于，還包括在該增層結(jié)構(gòu)上形成拒焊層，并使該拒焊層形成多個開孔以植設(shè)導(dǎo)電元件。
9.根據(jù)權(quán)利要求8所述的芯片尺寸封裝件的制法，其特征在于，還包括當(dāng)該增層結(jié)構(gòu)僅位于該第一介電層與第一線路層上時，該拒焊層還形成于該硬質(zhì)層與第二線路層上，并使該開孔外露部分該第二線路層以植設(shè)該導(dǎo)電元件。
10.根據(jù)權(quán)利要求8所述的芯片尺寸封裝件的制法，其特征在于，還包括當(dāng)該增層結(jié)構(gòu)僅位于該硬質(zhì)層與第二線路層上時，該拒焊層還形成于該第一介電層與第一線路層上，并使該開孔外露部分該第一線路層以植設(shè)該導(dǎo)電元件。
11.一種芯片尺寸封裝件，其特征在于，包括 軟質(zhì)層，具有相對的第一表面及第二表面；至少一芯片，嵌埋于該軟質(zhì)層的第一表面內(nèi)，該芯片具有相對的作用面、非作用面及多個設(shè)于該芯片作用面的電極墊，且該芯片作用面外露于該軟質(zhì)層的第一表面； 硬質(zhì)層，設(shè)于該軟質(zhì)層的第二表面上；第一介電層，設(shè)于該軟質(zhì)層的第一表面及芯片作用面上，且該第一介電層具多個開口以外露該電極墊；以及第一線路層，設(shè)于該第一介電層上且電性連接至該電極墊。
12.根據(jù)權(quán)利要求11所述的芯片尺寸封裝件，其特征在于，該軟質(zhì)層的材料為 Ajinomoto Build-up Film、聚酰亞胺或硅氧樹脂。
13.根據(jù)權(quán)利要求11所述的芯片尺寸封裝件，其特征在于，形成該硬質(zhì)層的材料為硅質(zhì)材料、金屬、預(yù)浸體或銅箔基板。
14.根據(jù)權(quán)利要求11所述的芯片尺寸封裝件，其特征在于，還包括拒焊層，設(shè)于該第一介電層及第一線路層上，且該拒焊層形成有多個外露部分該第一線路層的開孔；以及導(dǎo)電元件，植設(shè)于該開孔處的第一線路層上。
15.根據(jù)權(quán)利要求11所述的芯片尺寸封裝件，其特征在于，還包括增層結(jié)構(gòu)，設(shè)于該第一介電層及第一線路層上。
16.根據(jù)權(quán)利要求15所述的芯片尺寸封裝件，其特征在于，還包括拒焊層，設(shè)于該增層結(jié)構(gòu)上，且該拒焊層形成有多個開孔；以及導(dǎo)電元件，植設(shè)于該開孔處并電性連接該第一線路層。
17.根據(jù)權(quán)利要求11所述的芯片尺寸封裝件，其特征在于，該軟質(zhì)層與硬質(zhì)層的楊氏系數(shù)相差五倍以上。
18.—種芯片尺寸封裝件，其特征在于，包括軟質(zhì)層，具有相對的第一表面及第二表面；至少一芯片，嵌埋于該軟質(zhì)層的第一表面內(nèi)，該芯片具有相對的作用面、非作用面及多個設(shè)于該芯片作用面的電極墊，且該芯片作用面外露于該軟質(zhì)層的第一表面；硬質(zhì)層，設(shè)于該軟質(zhì)層的第二表面上；第一介電層，設(shè)于該軟質(zhì)層的第一表面及芯片作用面上，且該第一介電層具多個開口以外露該電極墊；第一線路層，設(shè)于該第一介電層上且電性連接至該電極墊；第二線路層，設(shè)于該硬質(zhì)層上；以及導(dǎo)電通孔，貫穿該第一介電層、軟質(zhì)層及硬質(zhì)層，以電性連接該第一及第二線路層。
19.根據(jù)權(quán)利要求18所述的芯片尺寸封裝件，其特征在于，該軟質(zhì)層的材料為ABF膜 (Ajinomoto Build-up Film)、聚酰亞胺或硅氧樹脂。
20.根據(jù)權(quán)利要求18所述的芯片尺寸封裝件，其特征在于，形成該硬質(zhì)層的材料為硅質(zhì)材料、金屬、預(yù)浸體或銅箔基板。
21.根據(jù)權(quán)利要求18所述的芯片尺寸封裝件，其特征在于，還包括拒焊層，設(shè)于該第一介電層、第一線路層、硬質(zhì)層及第二線路層上，且該拒焊層形成有多個外露部分該第一及第二線路層的開孔；以及導(dǎo)電元件，植設(shè)于該開孔處的第一及第二線路層上。
22.根據(jù)權(quán)利要求18所述的芯片尺寸封裝件，其特征在于，還包括增層結(jié)構(gòu)，設(shè)于該第一介電層與第一線路層、或設(shè)于該硬質(zhì)層與第二線路層上、或設(shè)于該第一介電層、第一線路層、硬質(zhì)層與第二線路層上。
23.根據(jù)權(quán)利要求22所述的芯片尺寸封裝件，其特征在于，還包括拒焊層，設(shè)于該增層結(jié)構(gòu)上，且該拒焊層形成有多個開孔；以及導(dǎo)電元件，植設(shè)于該開孔處。
24.根據(jù)權(quán)利要求23所述的芯片尺寸封裝件，其特征在于，該增層結(jié)構(gòu)僅位于該第一介電層與第一線路層上，該拒焊層還形成于該硬質(zhì)層與第二線路層上，且該開孔外露部分該第二線路層，而該導(dǎo)電元件還植設(shè)于該開孔中的第二線路層上。
25.根據(jù)權(quán)利要求23所述的芯片尺寸封裝件，其特征在于，該增層結(jié)構(gòu)僅位于該硬質(zhì)層與第二線路層上，該拒焊層還形成于該第一介電層與第一線路層上，且該開孔外露部分該第一線路層，而該導(dǎo)電元件還植設(shè)于該開孔中的第一線路層上。
26.根據(jù)權(quán)利要求18所述的芯片尺寸封裝件，其特征在于，該軟質(zhì)層與硬質(zhì)層的楊氏系數(shù)相差五倍以上。
全文摘要
一種芯片尺寸封裝件及其制法，是先將芯片設(shè)于承載板上，再將該芯片嵌埋于包括硬質(zhì)層及具有相對的第一及第二表面的軟質(zhì)層的復(fù)合板中，接著移除該承載板以進行重布線工藝，藉以避免現(xiàn)有技術(shù)將芯片直接粘置于膠膜上發(fā)生膠膜受熱軟化、封裝膠體溢膠及芯片偏移與污染問題，甚或造成后續(xù)重布線工藝的線路層與芯片電極墊接觸不良，導(dǎo)致廢品問題。
文檔編號H01L23/498GK102376592SQ201010274908
公開日2012年3月14日 申請日期2010年9月6日 優(yōu)先權(quán)日2010年8月10日
發(fā)明者廖信一, 張江城, 許習(xí)彰, 邱世冠 申請人:矽品精密工業(yè)股份有限公司