專利名稱：具有超結結構的功率器件及其制造方法
技術領域：
本發(fā)明的實施例涉及功率器件及其制造方法。更具體地說，本發(fā)明的實施例涉及 垂直結構的金屬-氧化物半導體場效應晶體管(MOSFET)及其制造方法。
背景技術：
同傳統(tǒng)的雙極性器件相比，垂直結構的金屬-氧化物半導體場效應晶體管 (MOSFET)普遍具有更加優(yōu)越的功率開關特性。然而，垂直結構的功率MOSFET的導通電阻會 隨著擊穿電壓的升高而急劇增大，致使其無法應用于高電壓場合。獲得較低導通電阻且同時維持較高擊穿電壓的一個辦法是使用“超結”結構。圖1 示出傳統(tǒng)的具有超結結構的垂直η型MOSFET的示意圖。如圖1所示，MOSFET 10包括漏極 12，所述漏極12與η型漏區(qū)13耦接于第一端10a。M0SFET10還包括耦接于η型源區(qū)20上 的源極14，與漏極12于第二端IOb處隔離開的柵極16以及位于第一端IOa和第二端IOb 之間的漂移區(qū)18。M0SFET10還包括鄰接于源極14和柵極16的ρ阱21，該ρ阱21形成場 效應管的體區(qū)。漂移區(qū)18包括ρ型柱22和η型柱24，該ρ型柱22和η型柱24并列形成“超結”。 P型柱22和η型柱24具有特定的摻雜濃度，以使其在橫向上至少能夠基本相互耗盡。因 此，M0SFET10的源極14和漏極12之間能夠具有較高的擊穿電壓。工作時，η型柱24在漏 極12和源極14之間形成導電溝道。相比于其它傳統(tǒng)的功率M0SFET，圖1所示的η型柱24 可以具有更高的摻雜濃度，因此可以獲得低導通電阻。所以，超結型MOSFET可以同時具有 較低的導通電阻和較高的擊穿電壓。然而，盡管圖1所示超結型MOSFET在性能上具有很多 優(yōu)點，但其成本較高并且難以精確制作。

發(fā)明內容
針對現(xiàn)有技術中的上述一個或多個問題，本發(fā)明的一個目的是提供一種功率器件 以及制造該功率器件的方法，以使得和現(xiàn)有技術相比，垂直結構MOSFET的制作能夠更加經 濟高效。在本發(fā)明一個方面，提出了一種制造功率器件的方法，包括在襯底材料上形成外延層；選擇性除去所述外延層的一部分以形成柱狀結構，所述柱狀結構從所述襯底材料 上延伸出且具有側墻；在所述柱狀結構的側墻上形成絕緣層；以及將雜質通過所述絕緣層擴散進入所述柱狀結構的側墻內。根據(jù)本發(fā)明另一方面，提出了另一種制造功率器件的方法，包括在襯底上形成外延層；在所述外延層上形成溝槽，所述溝槽具有第一側墻，第二側墻以及位于第一和第 二側墻之間的底部。
在所述第一側墻和所述第二側墻中的至少一個上面形成絕緣層；以及經由所述第一側墻和所述第二側墻中的至少一個上面所形成的絕緣層，將雜質擴 散進入所述外延層。根據(jù)本發(fā)明又一方面，提出了又一種制造功率器件的方法，包括從襯底表面延伸以形成η型柱狀結構，所述η型柱狀結構具有與所述襯底直接接 觸的第一表面，位于所述第一表面反面的第二表面以及位于所述第一和第二表面之間的側
掉 工回；在所述側墻上引入絕緣材料；以及將雜質經由所述絕緣材料擴散進入所述η型柱狀結構。根據(jù)本發(fā)明一方面，提出了一種功率器件，包括漏區(qū)，所述漏區(qū)包括具有第一導電類型的第一半導體材料；漂移區(qū)，所述漂移區(qū)與所述漏區(qū)鄰接且所述漂移區(qū)包括η型柱、ρ型柱和絕緣區(qū)， 所述η型柱、ρ型柱和絕緣區(qū)兩兩并列；體區(qū)，所述體區(qū)包括具有第二導電類型的第二半導體材料，所述第二導電類型同 所述第一導電類型相反，所述體區(qū)和所述漏區(qū)被所述漂移區(qū)隔開；源區(qū)，所述源區(qū)具有第一導電類型且位于所述體區(qū)內，所述源區(qū)同所述漂移區(qū)隔 開。和現(xiàn)有技術相比，本發(fā)明實施例提出的垂直結構MOSFET中小尺寸柱結構的制作 能夠更加經濟高效。


圖1是現(xiàn)有技術中垂直結構MOSFET的部分橫截面示意圖。圖2A-2G是依照本發(fā)明實施例的制作垂直結構MOSFET的工藝步驟中半導體襯底 的部分橫截面示意圖。圖3Α-3Β是依照本發(fā)明另一實施例的制作垂直結構MOSFET的工藝步驟中半導體 襯底的部分橫截面示意圖。圖4Α-4Β是依照本發(fā)明又一實施例的制作垂直結構MOSFET的工藝步驟中半導體 襯底的部分橫截面示意圖。圖5是依照本發(fā)明實施例的制造的垂直結構MOSFET的部分橫截面示意圖。
具體實施例方式下面將闡述本發(fā)明的一些實施例，所述實施例涉及用于功率開關的垂直結構 MOSFET器件及其制作方法。另外，下面還將具體闡述涉及垂直結構MOSFET器件的半導體 襯底的某些實施例。本說明書中的術語“半導體襯底”包括但并不限制于各種晶片(die)， 例如，單個集成電路晶片、傳感器晶片、開關晶片和/或其它具有半導體特征的晶片。術語 “光刻膠”一般地但非限制性地表示一種在電磁照射下會發(fā)生化學變化的物質，其非限制性 地包含在電磁照射下具有可溶性的正性光刻膠和在光照下具有不溶性的負性光刻膠。圖 2A-圖5以及下文將對某些實施例中的許多具體細節(jié)進行詳細說明，以用于對本發(fā)明的實 施例提供透徹的理解。某些其它實施例可能在構造、成分和/或工藝流程上與本說明書中披露的實施例有所不同，然而，本技術領域的技術人員應該理解，在沒有圖2A-圖5所示實 施例的某些細節(jié)或者其他方法、元件、材料等結合的情況下，本發(fā)明的實施例也可以被實 現(xiàn)。圖2A-2G是依照本發(fā)明實施例制作垂直結構MOSFET的工藝步驟中制造半導體襯 底100的部分橫截面示意圖。在下面的討論中，以半導體襯底100包括η型襯底材料層102 為例進行說明。然而，本技術領域內的技術人員應當理解，在其他一些實施例中還可以用P 型襯底材料或本征(即非摻雜)襯底材料代替所述η型襯底材料層102。圖2A-2G所示實施例中，半導體襯底100包括了第一η型襯底材料層(或漏區(qū))102 和可選的第二 η型襯底材料層(或過渡區(qū))104。所述第一 η型襯底材料層102具有第一 摻雜濃度，所述第二 η型襯底材料層104具有第二摻雜濃度，其中所述第二摻雜濃度小于所 述第一摻雜濃度。在某些實施例中，可以在所述第一 η型襯底材料層102上淀積可選的第 二 η型襯底材料層104來作為η型外延層。在其它實施例中，第一 η型襯底材料層102和 第二 η型襯底材料層104可以通過擴散、離子注入和/或其它合適的技術生成。在另外的 實施例中，第二 η型襯底材料層104可以被省略掉。如圖2Α所示，所示實施例的工藝流程包括在可選的第二 η型襯底材料層104上淀 積η型外延層106，該淀積步驟可通過化學氣相淀積法(CVD)、等離子增強化學氣相淀積法 (PECVD)、原子層淀積法(ALD)、液相外延法(LPE)和/或其它合適的淀積方法來加以實現(xiàn)。 下文中的術語“外延層” 一般地但非限制性地指單晶襯底材料上的單晶薄膜或單晶層。例 如，η型外延層106可以包括單晶硅層或者其它合適的摻有磷(P)、砷(As)、銻(Sb)和/或 其它合適的η型雜質的半導體材料。在一個實施例中，η型外延層106具有和第二 η型襯 底材料層104基本相同的摻雜濃度。在其它實施例中，η型外延層106可以具有其它所希 望的摻雜濃度。如圖2Β所示，在淀積外延層106之后，所示實施例的工藝流程包括在外延層106 上形成厚度為T (例如，大約在1000埃到1500埃之間)的第一絕緣層108。在一個實施例 中，第一絕緣層108可以包括由化學氣相淀積法(CVD)、熱氧化法和/或其它合適的方法形 成的二氧化硅材料。在其它實施例中，第一絕緣層108也可以包括旋涂玻璃、可流動氧化 物、有機材料(例如樹脂)和/或其它具有低雜質擴散速率的合適材料。在形成第一絕緣層108后，所示實施例的工藝流程包括在第一絕緣層108之上涂 敷光刻膠130，所述涂敷步驟可以通過旋轉涂敷和/或其它合適的技術實現(xiàn)。之后，光刻膠 130可以通過圖形化形成開口 132。下文中的術語“圖形化”一般地但非限制性地指代通過 光刻和/或其它合適的方法，將所希望的圖形印在光刻膠上，之后再去除光刻膠的某些部 分，使光刻膠上形成所希望的圖案。盡管圖2Β示意出一個開口 132，但在某些實施例中，光 刻膠130上可以包括任意期望數(shù)量的開口。如圖2C所示，所示實施例的工藝流程包括去除第一絕緣層108和外延層106的某 些部分，從而形成第一 η型柱106a和第二 η型柱106b，且使得所述第一 η型柱106a和所述 第二 η型柱106b被溝道109隔開。第一 η型柱106a和第二 η型柱106b分別包括第一絕 緣層108的相應部分。在圖2C所示實施例中，溝道109延伸到可選的第二襯底材料層104 表面而不延伸至其內。在其它實施例中，溝道109可以延伸到第二襯底材料層104之內或 穿過第二襯底材料層104而延伸至第一襯底材料層102之內。盡管圖2C中示出兩個η型柱106a和106b，但在某些實施例中，可以形成一個，三個或者其它任意數(shù)量的η型柱。如圖2D所示，所示實施例的工藝流程包括在η型柱106a和106b的側墻上以及在 溝道109底部生成厚度為t(例如，大約為100埃到150埃之間)的第二絕緣層110。在一 個實施例中，第二絕緣層110的材料為熱生長的二氧化硅。在其它實施例中，第二絕緣層 110的材料可以包括二氧化硅、旋涂玻璃、可流動氧化物、有機材料(例如樹脂)和/或其它 合適的材料。在圖示實施例中，第二絕緣層110的材料同第一絕緣層108的材料相同。因 此，第一絕緣層108和第二絕緣層110可以合并為一層絕緣層。在其它實施例中，第二絕緣 層110的材料可以不同于第一絕緣層108。如圖2E所示，所示實施例的工藝流程包括在第二絕緣層110上淀積一層具有選定 雜質的摻雜層112。在一個實施例中，摻雜層112的材料可以包括摻入硼(B)、鋁(Al)、鎵 (Ga)、銦(In)、鈦(Ti)和/或其它合適的ρ型雜質的多晶硅。該淀積步驟可以通過低壓化 學氣相淀積法(LPCVD)、原子層淀積法(ALD)和/或其它合適的方法實現(xiàn)。在其它實施例 中，摻雜層112的材料可以是摻有其它合適雜質的其它合適材料。如圖2F所示，所示實施例的工藝流程還包括使摻雜層112中的ρ型雜質經由第二 絕緣層Iio擴散進入η型柱106a和106b的側墻內。在圖示實施例中，第一絕緣層108的 厚度大于第二絕緣層110。因此，ρ型雜質將只擴散進入η型柱的側墻內，形成位于第二絕 緣層110和η型柱106a之間以及位于第二絕緣層110和η型柱106b之間的ρ型柱114。在一個實施例中，將摻雜層112中的ρ型雜質進行擴散的步驟包括將襯底100加 熱到一定溫度(例如IOO(TC)并持續(xù)一段時間(例如120分鐘)。在其它實施例中，將摻 雜層112中的ρ型雜質進行擴散的步驟可以包括對襯底100進行輻照和/或采用其它合適 的方法。之后，摻雜層112可以通過濕法刻蝕、干法刻蝕和/或其它合適的方法來去除。如圖2G所示，所示實施例的工藝流程還包括在第二絕緣層110上和溝道109中淀 積第三絕緣層118，之后對多余的第一絕緣層108和第三絕緣層118進行研磨以使η型柱 106a和106b的一端暴露在外。在圖示實施例中，第三絕緣層118的材料同第二絕緣層110 相同。這樣，第二絕緣層110和第三絕緣層118可以合并在一起，如圖2G中陰影線所示。在 其它實施例中，第三絕緣層118的材料可以與第二絕緣層110的材料不同。后續(xù)的工藝流程步驟還可以包括制作源區(qū)、柵區(qū)、漏區(qū)和/或其它合適的組成部 分以制造出類似于圖1所示M0SFET10的垂直結構的M0SFET。如圖2A-2G所示，在上述關于工藝步驟的實施例中，ρ型柱114的摻雜濃度的可控 性得到了提高。根據(jù)某些傳統(tǒng)技術，摻雜的多晶硅材料在沒有任何絕緣材料隔離的情況下 直接淀積到η型柱的側墻上。而已有的經驗表明，摻雜多晶硅材料同η型柱直接接觸，會使 P型柱的摻雜濃度對多晶硅的摻雜濃度和擴散時間及溫度非常敏感，難于控制。在前述的 幾個實施例中，摻雜層112和η型柱106a，106b分隔開來，能降低摻雜擴散工藝對擴散時間 和/或溫度的敏感性，并可通過調整第二絕緣層110 (例如熱氧化的二氧化硅)的厚度，來 控制P型柱的摻雜濃度。因此，P型柱的摻雜濃度的可控性得到了提高。前述幾個實施例的另一特點在于，由于第二絕緣層110可以在濕法刻蝕中作為掩 蔽層，因而可以通過低成本工藝(例如濕法刻蝕)來去除多晶硅。舉例來說，濕法刻蝕劑 (例如四甲基氫氧化氨，TMAH)對硅和多晶硅的刻蝕速率遠大于對二氧化硅的刻蝕速率，因 而可作為去除多晶硅層的方法，且該方法具有便宜和可重復的優(yōu)點。
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雖然圖2F和2G示出ρ型雜質側向(溝道109底部)延伸至可選的第二 η型襯底 層104內，但在某些實施例中，至少一部分側向延伸的ρ型雜質可以被去除。例如，如圖3Α 所示，在去除圖2F中的摻雜層112的工藝步驟之后，在某些實施例中，工藝流程可以包括對 可選第二 η型襯底層104進行溝槽刻蝕以去除至少一部分側向延伸的ρ型雜質。進行該類 溝槽刻蝕可以不需要任何光刻掩蔽層，而是使用對硅的刻蝕速率大于對第一絕緣層108和 第二絕緣層110的刻蝕速率的反應離子刻蝕法(RIE)和/或其它合適的方法。如圖3Β所 示，之后的工藝流程還可以包括在第二絕緣層110和溝道109上(如圖2F所示)淀積第三 絕緣層118以及研磨掉多余的第一絕緣層108和多余的第三絕緣層118以使η型柱106a和 106b的一端暴露在外。在圖3B所示實施例中，第三絕緣層118的材料同第二絕緣層110相 同。這樣，第二絕緣層110和第三絕緣層118可以合并在一起，如圖3B中陰影線所示。在 其他實施例中，第三絕緣層118的材料也可以和第二絕緣層110不相同。在其它實施例中，工藝流程還可以包括在ρ型雜質擴散過程中，阻止P型雜質側向 延伸。例如，如圖4A所示，在圖2D所示的生成第二絕緣層110的工藝步驟之后，某些實施 例中的工藝流程可包括在第二絕緣層110上淀積阻擋層120(例如氮化硅)。之后，可以使 用無需光刻掩蔽層的刻蝕方法，例如，各向異性刻蝕技術和/或其它合適的技術僅僅從水 平表面上完全刻蝕掉阻擋層120。該各向異性刻蝕技術和/或其它合適的技術也可以實現(xiàn) 對絕緣層108和110的刻蝕速率小于對阻擋層120刻蝕速率。這樣就從溝道109底部去除 了阻擋層120的側向延伸部分。接下來的工藝流程可以包括通過采用如熱氧化等方法以增加第二絕緣層110側 向延伸部分122的厚度。側墻方向上的熱氧化會被阻擋層120阻止或者至少被削弱，這樣， 將使得側墻方向上第二絕緣層110的厚度基本不會增加，而位于溝道109底部的第二絕緣 層110的厚度將會足夠大(例如，大約400埃到1000埃之間)，以完全阻止或者至少減弱來 自于摻雜層112的任何雜質擴散進入可選的第二 η型襯底層104。之后，阻擋層120可以在圖2Ε所示的淀積摻雜層112的工藝步驟之前被去除掉。 例如，使用濕法刻蝕來去除包含氮化硅的阻擋層120，而基本不刻蝕到下方的絕緣層110。 在完成如圖2F和2G所示的后續(xù)工藝步驟之后，由于第二絕緣層110的側向延伸部分的厚 度增大，足以阻止或者減弱P型雜質的擴散通過，所以可以生成如圖4Β所示的無縱向延伸 部分的P型柱114。圖5是依照前述實施例所示工藝步驟制成的垂直結構MOSFET 150的示意圖。如 圖5所示，MOSFET 150包括漏極140，所述漏極140耦接至η型漏區(qū)102且位于漏區(qū)102底 部，該η型漏區(qū)102為η+型襯底，其電阻率約在0. 001 Ω/cm到0. 1 Ω/cm之間?？蛇x的η型 層104位于漏區(qū)102之上，其厚度大約在Ium到IOum之間，其摻雜濃度大約為lX1014cm_3 到IX IO16CnT3之間。漂移區(qū)142位于η型層104之上。源極130與η+型源區(qū)132和ρ型 體區(qū)134耦接。柵極138位于柵氧化層136上方，與源極130隔開。漂移區(qū)142包括并列在一起的ρ型柱114和η型柱106，該ρ型柱114和η型柱 106組成“超結”結構。ρ型柱114和η型柱106具有特定的摻雜濃度，以使得ρ型柱和η型 柱在平衡時至少能夠在橫向上基本互相耗盡。例如，水平方向上的體電荷面密度范圍在約 IXlO12 禾口 2 X IO12CnT2 之間。絕緣區(qū)118同樣與ρ型柱114并列。絕緣區(qū)118包含介質材料，因此不會貢獻任何電荷，也不會破壞漂移區(qū)142的電荷平衡。因而MOSFET 150在源區(qū)132和漏區(qū)102之間 具有較高的擊穿電壓。當導通時，η型柱106和跨越ρ型體區(qū)134的導電溝道在漏區(qū)102和 源區(qū)132之間形成導電溝道。關于MOSFET 150的實施例的特點之一是在絕緣區(qū)118的下方沒有任何ρ型摻雜 層。該區(qū)域任何P型摻雜層的存在都可能會擾亂位于漂移區(qū)142內的η型柱106和ρ型柱 114之間的電荷平衡。為緩解或解決這一問題，現(xiàn)有技術中基于溝道的超結MOSFET器件設 計通常采用了一直延伸P型柱直至重摻雜漏區(qū)的辦法。但是，在MOSFET 150中，ρ型柱114 和漏區(qū)102之間可以有一層輕摻雜的η型層104存在，以使MOSFET具有更好的性能。應該了解，上文中對本發(fā)明具體實施例的描述，是為了在此處提供說明。但是，在 本發(fā)明范圍以內，可以存在各種修改。某個實施例中的一些組成部分，可以添加在其它實施 例中，或者替代其它實施例中的某些組成部分。本發(fā)明所公開的實施例的其他變化和修改 并不超出本發(fā)明的精神和保護范圍。
權利要求
一種制造功率器件的方法，包括在襯底材料上形成外延層；選擇性除去所述外延層的一部分以形成柱狀結構，所述柱狀結構從所述襯底材料上延伸出且具有側墻；在所述柱狀結構的側墻上形成絕緣層；以及將雜質通過所述絕緣層擴散進入所述柱狀結構的側墻內。
2.根據(jù)權利要求1所述的方法，其特征在于所述形成外延層包括在η型襯底材料上形成η型外延層； 所述絕緣層為具有第一厚度的第一絕緣層；所述方法還包括在所述柱狀結構的上表面形成第二絕緣層，其中，所述第二絕緣層具 有大于所述第一厚度的第二厚度，所述第一和第二絕緣層至少包括二氧化硅、旋涂玻璃和 可流動氧化物中的一種；所述選擇性除去所述外延層的一部分包括在所述第二絕緣層上涂敷光刻膠；將所述光刻膠圖形化以在光刻膠上形成開口 ；以及通過所述開口除去所述第二絕緣層和所述外延層的一部分；以及所述雜質擴散包括在所述第一和第二絕緣層上淀積具有P型雜質的多晶硅材料；以及 將所述多晶硅材料內的P型雜質經由所述第一絕緣層擴散進入所述柱狀結構側墻內， 且利用所述第二絕緣層阻擋雜質擴散進入所述柱狀結構的上表面。
3.根據(jù)權利要求1所述的方法，其特征在于，所述形成絕緣層包括采用熱氧化法在所 述柱狀結構的側墻上生成二氧化硅。
4.根據(jù)權利要求1所述的方法，其特征在于，所述形成絕緣層包括采用熱氧化法在所 述柱狀結構的側墻上生成二氧化硅，所述二氧化硅的厚度在50埃到150埃之間。
5.根據(jù)權利要求1所述的方法，其特征在于，所述雜質擴散包括 在所述絕緣層上淀積含有雜質的摻雜材料；以及將所述摻雜材料內的雜質經所述絕緣層擴散到所述柱狀結構的側墻內。
6.根據(jù)權利要求1所述的方法，其特征在于，所述雜質擴散包括 在所述絕緣層上淀積摻有P型雜質的多晶硅材料；以及將所述多晶硅材料內的P型雜質經由所述絕緣層擴散到所述柱狀結構的側墻內。
7.根據(jù)權利要求1所述的方法，其特征在于 所述絕緣層為第一絕緣層；所述方法還包括在所述柱狀結構的上表面上形成第二絕緣層； 所述雜質擴散包括在所述第一和第二絕緣層上淀積含有雜質的摻雜材料；以及將所述摻雜材料中的雜質經由所述第一絕緣層擴散進入柱狀結構的側墻內，且利用所 述第二絕緣層阻擋雜質擴散進入所述柱狀結構的上表面。
8.根據(jù)權利要求1所述的方法，其特征在于 所述絕緣層為第一絕緣層；所述方法還包括在所述柱狀結構的上表面形成第二絕緣層； 所述雜質擴散包括在所述第一和第二絕緣層上淀積含有P型雜質的多晶硅材料；以及 將所述多晶硅材料中的P型雜質經由所述第一絕緣層擴散進入所述柱狀結構的側墻 內，且利用所述第二絕緣層阻擋P型雜質擴散進入柱狀結構的上表面。
9.根據(jù)權利要求1所述的方法，其特征在于 所述絕緣層為第一絕緣層；所述方法還包括在所述柱狀結構的上表面形成第二絕緣層； 所述雜質擴散包括在所述第一和第二絕緣層上淀積含有P型雜質的多晶硅材料； 將所述P型雜質的第一部分擴散進入所述柱狀結構的側墻內； 將所述P型雜質的第二部分經由所述第一絕緣層進入所述襯底材料層，且利用第二絕 緣層阻擋P型雜質擴散進入柱狀結構的上表面；以及所述方法還包括對所述襯底材料層進行選擇性刻蝕，以除去所述P型雜質的所述第二 部分中的至少一部分。
10.根據(jù)權利要求1所述的方法，其特征在于，所述形成絕緣層包括在所述柱狀結構側墻上形成第一部分絕緣層，在所述襯底材料上表面形成第二部分絕 緣層；所述方法還包括在所述第一部分和第二部分絕緣層上淀積阻擋層； 選擇性地除去所述阻擋層的一部分，以使得所述第二部分絕緣層暴露在外； 增大所述第二部分絕緣層的厚度；以及所述雜質擴散包括將雜質經由所述第一部分絕緣層擴散進入所述柱狀結構側墻內，且 利用所述第二部分絕緣層阻擋雜質擴散進入所述襯底材料中。
11.一種制作功率器件的方法，包括 在襯底上形成外延層；在所述外延層上形成溝槽，所述溝槽具有第一側墻，第二側墻以及位于第一和第二側 墻之間的底部；在所述第一側墻和所述第二側墻中的至少一個上面形成絕緣層；以及 經由所述第一側墻和所述第二側墻中的至少一個上面所形成的絕緣層，將雜質擴散進 入所述外延層。
12.根據(jù)權利要求11所述的方法，其特征在于，所述形成絕緣層包括在所述第一和第 二側墻上形成二氧化硅層、旋涂玻璃層和可流動氧化物層中的至少一種。
13.根據(jù)權利要求11所述的方法，其特征在于，所述形成絕緣層包括在所述第一和第 二側墻上形成二氧化硅層、旋涂玻璃層和可流動氧化物層中的至少一種且其厚度在50埃 到150埃之間。
14.根據(jù)權利要求11所述的方法，其特征在于，所述雜質擴散包括 在所述絕緣層上淀積包含雜質的摻雜材料；以及將所述摻雜材料中的雜質經由所述絕緣層，擴散到所述外延層內。
15.根據(jù)權利要求11所述的方法，其特征在于所述雜質擴散包括 在所述絕緣層上淀積包含P型雜質的多晶硅材料；以及將所述多晶硅材料中的P型雜質經由所述絕緣層，擴散到所述外延層內。
16.根據(jù)權利要求11所述的方法，其特征在于 所述絕緣層為第一絕緣層；所述外延層的第一表面直接同所述襯底材料接觸； 所述外延層的第二表面與所述第一表面相對； 所述方法還包括在所述外延層的第二表面上形成第二絕緣層； 所述雜質擴散包括在所述第一和第二絕緣層上形成包含雜質的摻雜材料；以及將所述摻雜材料中的雜質經由所述第一絕緣層擴散到所述外延層內，且利用所述第二 絕緣層阻擋雜質進入所述外延層的第二表面。
17.根據(jù)權利要求11所述的方法，其特征在于 所述絕緣層為第一絕緣層；所述外延層的第一表面直接同所述襯底材料接觸； 所述外延層的第二表面與第一表面相對； 所述方法還包括在外延層的第二表面上形成第二絕緣層； 所述雜質擴散包括在所述第一和第二絕緣層上形成包含P型雜質的多晶硅材料；以及 將所述多晶硅材料中的P型雜質經由所述第一絕緣層，擴散到所述外延層內，且利用 所述第二絕緣層阻擋雜質進入所述外延層的所述第二表面。
18.一種制作功率器件的方法，包括從襯底表面延伸以形成η型柱狀結構，所述η型柱狀結構具有與所述襯底直接接觸的 第一表面、與所述第一表面相對的第二表面以及位于所述第一和第二表面之間的側墻； 在所述側墻上引入絕緣材料；以及 將雜質經由所述絕緣材料擴散進入所述η型柱狀結構。
19.根據(jù)權利要求18所述的方法，其特征在于 所述絕緣層為第一絕緣層；所述方法還包括在所述η型柱狀結構的第二表面上引入第二絕緣層；以及 所述第二絕緣層的厚度大于所述第一絕緣層的厚度。
20.根據(jù)權利要求18所述的方法，其特征在于 所述絕緣層為具有第一絕緣材料的第一絕緣層；以及所述方法還包括在所述η型柱狀結構的第二表面上引入第二絕緣層，所述第二絕緣層 具有與所述第一絕緣材料相同的第二絕緣材料。
21.根據(jù)權利要求18所述的方法，其特征在于 所述絕緣層為具有第一絕緣材料的第一絕緣層；以及所述方法還包括在所述η型柱狀結構的第二表面上引入第二絕緣層，所述第二絕緣層 具有與所述第一絕緣材料不同的第二絕緣材料。
22.根據(jù)權利要求18所述的方法，其特征在于所述絕緣層為具有第一擴散系數(shù)的第一絕緣層；以及所述方法還包括在所述η型柱狀結構的第二表面上引入第二絕緣層，所述第二絕緣層 具有小于所述第一擴散系數(shù)的第二擴散系數(shù)。
23.一種垂直結構功率器件，包括漏區(qū)，所述漏區(qū)包括具有第一導電類型的第一半導體材料；漂移區(qū)，所述漂移區(qū)與所述漏區(qū)鄰接且所述漂移區(qū)包括η型柱、ρ型柱和絕緣區(qū)，所述η 型柱、P型柱和絕緣區(qū)相互并列；體區(qū)，所述體區(qū)包括具有第二導電類型的第二半導體材料，所述第二導電類型同所述 第一導電類型相反，所述體區(qū)和所述漏區(qū)被所述漂移區(qū)隔開；源區(qū)，所述源區(qū)具有第一導電類型且位于所述體區(qū)內，所述源區(qū)同所述漂移區(qū)隔開。
24.根據(jù)權利要求23所述的器件，其特征在于所述ρ型柱具有均勻寬度。
25.根據(jù)權利要求23所述的器件，其特征在于在所述漏區(qū)和漂移區(qū)之間還包括一個過 渡區(qū)。
26.根據(jù)權利要求23所述的器件，其特征在于在所述源區(qū)和漂移區(qū)之間還包括一個過 渡區(qū)且所述過渡區(qū)的半導體材料具有所述第一導電類型。
27.根據(jù)權利要求23所述的器件，其特征在于在所述源區(qū)和所述漂移區(qū)之間還包括一 個過渡區(qū)，所述過渡區(qū)的半導體材料具有所述第一導電類型且其摻雜濃度比所述漏區(qū)至少 低一個數(shù)量級。全文摘要
本發(fā)明公開了一種具有超結結構的功率器件及其制造方法，其目的是以更低成本提供更高性能的功率器件，本發(fā)明中，制造功率器件的方法包括在襯底上形成一層外延層并且在所述外延層上形成溝槽。所述溝槽具有第一側墻，第二側墻以及位于第一和第二側墻之間的底部。所述方法還包括在所述溝槽第一和第二側墻的至少一處上，形成絕緣層，并經由所述絕緣層，將雜質擴散進入位于所述第一和第二側墻中至少一處上的外延層內。
文檔編號H01L21/336GK101982873SQ20101029213
公開日2011年3月2日 申請日期2010年9月26日 優(yōu)先權日2009年10月8日
發(fā)明者唐納德·R·迪斯尼, 邢正人 申請人:成都芯源系統(tǒng)有限公司