專利名稱：半導(dǎo)體器件的保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及半導(dǎo)體器件的保護(hù)電路，更具體而言涉及用于防止在 MOS晶體管的制造工藝期間發(fā)生因等離子體造成的損傷而導(dǎo)致的電荷的電效應(yīng)的保護(hù)電路。
背景技術(shù)：
半導(dǎo)體器件的可靠性受半導(dǎo)體器件的制造工藝影響。具體地，使用等離子體電荷的工藝對(duì)半導(dǎo)體器件的可靠性具有較大的影響。在近來(lái)的半導(dǎo)體器件的制造工藝中，為了形成多個(gè)金屬層，更經(jīng)常使用等離子體工藝。因此，在等離子體工藝期間，等離子體電荷可能會(huì)嚴(yán)重?fù)p壞半導(dǎo)體器件的柵電極氧化物層和金屬互連件。特別地，在等離子體工藝期間產(chǎn)生的電荷積累在襯底的P型阱中。當(dāng)P型阱被施加偏置電源時(shí)，積累在P型阱中的電荷同時(shí)經(jīng)過(guò)金屬互連件放電。因此，金屬互連件可能會(huì)被熔化或者柵電極氧化物層可能會(huì)被損壞。為了解決這些問(wèn)題，現(xiàn)有的半導(dǎo)體器件進(jìn)一步包括保護(hù)二極管，所述保護(hù)二極管能夠?qū)⒎e累在P型阱中的電荷放電。圖1是描述現(xiàn)有的保護(hù)電路和現(xiàn)有的半導(dǎo)體器件的電路圖。參見(jiàn)圖1，提供二極管作為保護(hù)電路100的一個(gè)實(shí)例，且提供反相器作為半導(dǎo)體器件200的一個(gè)實(shí)例。半導(dǎo)體器件200包括各自具有源極、漏極和柵電極的PMOS晶體管PMl和NMOS晶體管NMl。在半導(dǎo)體器件200的結(jié)構(gòu)中，電源電壓VDD施加至PMOS晶體管PMl的源極，且接地電壓VSS施加至NMOS晶體管匪1的源極。PMOS晶體管PMl的柵電極和NMOS晶體管匪1 的柵電極共同耦接至輸入端子IN，且PMOS晶體管PMl的漏極和NMOS晶體管匪1的漏極共同耦接至輸出端子OUT，由此構(gòu)成反相器。因此，反相器將經(jīng)由輸入端子IN輸入的信號(hào)反相，并經(jīng)由輸出端子OUT輸出反相信號(hào)。包括在保護(hù)電路100中的二極管被耦接在輸入端子IN與半導(dǎo)體器件200之間。當(dāng)電荷在P型阱P-WELL中積累并產(chǎn)生比二極管的閾值電壓電平(例如，約0. 7V)大的電壓電平時(shí)，二極管經(jīng)由輸入端子IN將積累的電荷放電。圖2是描述圖1的保護(hù)電路100和半導(dǎo)體器件200的結(jié)構(gòu)的剖面圖。半導(dǎo)體器件200包括PMOS晶體管PMl和NMOS晶體管匪1，并且保護(hù)電路100包括
二極管。
NMOS晶體管匪1包括柵電極氧化物層20、柵電極30、間隔件40A和40B、源極50A 以及漏極50B。柵電極氧化物層20形成在P型阱P-WELL上，所述P型阱P-WELL是通過(guò)將 P型雜質(zhì)摻雜在硅襯底中而形成的。在柵電極氧化物層20上形成有柵電極30。在柵電極 30的兩個(gè)側(cè)壁上形成有間隔件40A和40B。源極50A和漏極50B是通過(guò)將N型雜質(zhì)摻雜在 P型阱P-WELL中而形成的。PMOS晶體管PMl包括柵電極氧化物層60、柵電極70、間隔件80A及80B、漏極90A 以及源極90B。柵電極氧化物層60形成在N型阱N-WELL上，所述N型阱N-WELL是通過(guò)將 N型雜質(zhì)摻雜在硅襯底中而形成的。在柵電極氧化物層60上形成有柵電極70。在柵電極 70的兩個(gè)側(cè)壁上形成有間隔件80A及80B。漏極90A和源極90B是通過(guò)將P型雜質(zhì)摻雜在 N型阱N-WELL中而形成的。二極管是通過(guò)將N型雜質(zhì)摻雜在PMOS晶體管PMl與NMOS晶體管匪1之間的P型阱P-WELL中而形成的。此時(shí)，NMOS晶體管匪1的柵電極30、PMOS晶體管PMl的柵電極70和二極管經(jīng)由金屬互連件與輸入端子IN相耦接。當(dāng)積累在P型阱P-WELL中的電荷的電位高于閾值電壓電平的電位(約0. 7V)時(shí)， 二極管經(jīng)由輸入端子IN將積累的電荷放電，由此保護(hù)半導(dǎo)體器件。然而，由于能夠通過(guò)所述二極管被放電至輸入端子IN的電荷的量是有限的，因此需要多個(gè)二極管以便起保護(hù)電路的作用。這可能導(dǎo)致在半導(dǎo)體器件的制造工藝和電路設(shè)計(jì)方面的困難。此外，由于要在保護(hù)電路中布置多個(gè)二極管，因此保護(hù)電路的電路面積增加。 因此，考慮到半導(dǎo)體器件的設(shè)計(jì)，可以認(rèn)為包括多個(gè)二極管的保護(hù)電路是低效的。

發(fā)明內(nèi)容
本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體器件的保護(hù)電路，這種保護(hù)電路能夠防止出現(xiàn)因等離子體致使的損傷而導(dǎo)致的電荷的電效應(yīng)，由此提高半導(dǎo)體器件的可靠性。本發(fā)明的示例性實(shí)施例還涉及一種半導(dǎo)體器件的保護(hù)電路，這種保護(hù)電路能夠在將襯底中積累的電荷放電時(shí)保護(hù)金屬互連免于被熔化。另外，本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體器件的保護(hù)電路，這種保護(hù)電路能夠增加電荷的放電量，由此簡(jiǎn)化半導(dǎo)體器件的制造工藝并且減小有效實(shí)施所述半導(dǎo)體器件所需的面積。根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例，一種半導(dǎo)體器件的保護(hù)電路包括第一柵電極， 形成在第一導(dǎo)電類型的襯底上；以及第二導(dǎo)電類型的源極和漏極，所述第二導(dǎo)電類型具有與第一導(dǎo)電類型相反的極性，其中，源極和漏極共同耦接至接地電壓端子，并且第一柵電極耦接至電源電壓端子。根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例，一種半導(dǎo)體器件的保護(hù)電路包括NM0S晶體管，包括第一柵電極、源極和漏極，所述NMOS晶體管設(shè)置在P型襯底上；第一放電路徑，將 NMOS晶體管的源極耦接至接地電壓端子；第二放電路徑，將NMOS晶體管的漏極耦接至接地電壓端子；第一 P型摻雜區(qū)，與NMOS晶體管分隔開且被設(shè)置在P型襯底上；第三放電路徑， 將第一 P型摻雜區(qū)耦接至接地電壓端子；第二柵電極，設(shè)置在P型襯底上；以及第二 P型摻雜區(qū)，耦接至第二柵電極。
根據(jù)本發(fā)明的又一個(gè)示例性實(shí)施例，一種半導(dǎo)體器件的保護(hù)電路包括電荷放電單元，耦接至接地電壓端子被配置為將積累在半導(dǎo)體器件的襯底中的電荷放電至接地電壓端子；以及緩沖單元，耦接在半導(dǎo)體器件的輸入端子與電荷放電單元之間，且被配置為緩沖積累在襯底中的電荷。


圖1是描述現(xiàn)有的保護(hù)電路和現(xiàn)有的半導(dǎo)體器件的電路圖。圖2描述圖1的保護(hù)電路和半導(dǎo)體器件的圖案的剖面圖。圖3描述根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的保護(hù)電路的剖面示意圖。圖4A是描述根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的保護(hù)電路和半導(dǎo)體器件的電路圖。圖4B是圖4A所示的半導(dǎo)體器件的概念圖。
具體實(shí)施例方式下面將結(jié)合附圖來(lái)更加詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式來(lái)實(shí)施，不應(yīng)當(dāng)被理解為限于本文所描述的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例使得本說(shuō)明書對(duì)于本領(lǐng)域技術(shù)人員而言將是清楚和完整的，且充分傳達(dá)本發(fā)明的范圍。在本說(shuō)明書中，在各幅附圖和各個(gè)實(shí)施例中，相同的附圖標(biāo)記表示相同的部分。附圖并非按比例繪制，而且在一些實(shí)例中，為了清晰地圖示實(shí)施例的特征，可能對(duì)比例進(jìn)行了放大。當(dāng)提及第一層在第二層“上，，或在襯底“上”時(shí)，其不僅涉及第一層直接形成在第二層上或襯底上的情況，也涉及在第一層與第二層之間或者第一層與襯底之間存在第三層的情況。圖3是描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的保護(hù)電路300的剖面圖。參見(jiàn)圖3，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例，保護(hù)電路300包括電荷放電單元30和緩沖單元40。電荷放電單元30包括NMOS晶體管匪2、第一摻雜區(qū)380A、隔離層370和第一金屬互連件A。NMOS晶體管匪2包括柵電極氧化物層320、柵電極330、間隔件MOA和340B、源極 350A和漏極350B。柵電極氧化物層320形成在P型阱P-WELL上，所述P型阱P-WELL是通過(guò)將P型雜質(zhì)摻雜在硅襯底中而形成的。在柵電極氧化物層320上形成有柵電極330。在柵電極330的兩個(gè)側(cè)壁上形成有間隔件340A和340B。源極350A和漏極350B是通過(guò)將N 型雜質(zhì)摻雜在P型阱P-WELL中而形成的。匪OS晶體管匪2的柵電極330耦接至電源電壓(VDD)端子，并且匪OS晶體管匪2 的源極350A和漏極350B經(jīng)由第一金屬互連件A耦接至接地電壓(VSQ端子。在此實(shí)施例中，由第一金屬互連件A將源極350A與接地電壓(VSQ端子相耦接所用的電荷放電路徑被稱為“第一放電路徑①”，由第一金屬互連件A將漏極350B與接地電壓 (VSS)端子相耦接所用的電荷放電路徑被稱為“第二放電路徑②”。此外，由第一金屬互連件A將第一摻雜區(qū)380A與接地電壓(VSQ端子相耦接所用的電荷放電路徑被稱為“第三放電路徑③”。
第一 P型摻雜區(qū)380A由第一金屬互連件A耦接至接地電壓(VSQ端子，且由隔離層370而與NMOS晶體管匪2的漏極350B電分離。 當(dāng)將電源電壓VDD供應(yīng)至NMOS晶體管匪2的柵電極330且將接地電壓VSS供應(yīng)至NMOS晶體管匪2的源極350A和漏極350B時(shí)，NMOS晶體管匪2開啟，使得積累在P型阱 P-WELL中的電荷經(jīng)由第一放電路徑①和第二放電路徑②放電至接地電壓(VSQ端子，所述 VSS端子的電位電平接近于負(fù)無(wú)窮。如此，歸因于在根據(jù)本發(fā)明的此實(shí)施例的保護(hù)電路300中所設(shè)置的電荷放電單元，積累在P型阱P-WELL中的電荷經(jīng)由第一放電路徑①和第二放電路徑②放電至接地電壓 (VSS)端子，所述VSS端子的電位電平接近于負(fù)無(wú)窮。因此，可以將大量的電荷放電，以提高半導(dǎo)體器件的可靠性。此外，由于保護(hù)電路300 —次使大量的電荷放電，因此可以替代包括具有有限放電量的多個(gè)二極管的現(xiàn)有保護(hù)電路，由此簡(jiǎn)化半導(dǎo)體器件的制造工藝并且減小有效實(shí)施半導(dǎo)體器件所需的面積。然而，在短時(shí)間段內(nèi)將大量的電子經(jīng)由第一金屬互連件A同時(shí)放電至接地電壓 (VSS)端子的情況下，第一金屬互連件A會(huì)因流過(guò)的過(guò)電流而被熔化。為了解決此問(wèn)題，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的保護(hù)電路300進(jìn)一步包括緩沖單元40。緩沖單元40包括PMOS晶體管PM2，所述PMOS晶體管PM2包括柵電極氧化物層 420、柵電極410、間隔件430A和430B以及第二摻雜區(qū)380B。柵電極氧化物層420形成在P 型阱P-WELL上，所述P型阱P-WELL是通過(guò)將P型雜質(zhì)摻雜在硅襯底中而形成的。在柵電極氧化物層420上形成有柵電極410。在柵電極410的兩個(gè)側(cè)壁上形成有間隔件430A和 430B。第二摻雜區(qū)380B是通過(guò)將P型雜質(zhì)摻雜在P型阱P-WELL中而形成的。第二 P型摻雜區(qū)380B與柵電極410經(jīng)由第二金屬互連件B相耦接。PMOS晶體管PM2的柵電極410緩沖積累在襯底的P型阱P-WELL中的電荷，直至電荷產(chǎn)生閾值電壓(Vth)為止。由于積累在P型阱P-WELL中的電荷經(jīng)由第二 P型摻雜區(qū) 380B和第二金屬互連件B而積累在柵電極410中，因此柵電極430充當(dāng)緩沖器。當(dāng)由PMOS晶體管PM2的柵電極410緩沖的一定量的電荷產(chǎn)生超過(guò)閾值電壓(Vth) 的電位電壓時(shí)，PMOS晶體管PM2開啟，使得過(guò)剩的電荷再次放電至P型阱P-WELL。此時(shí)，當(dāng)PMOS晶體管PM2開啟時(shí)，電荷放電單元30將積累在P型阱P-WELL中的電荷經(jīng)由第一放電路徑①、第二放電路徑②和第三放電路徑③放電至接地電壓(VSQ端子。如此，歸因于設(shè)置在保護(hù)電路300中的緩沖單元40，經(jīng)由第一金屬互連件A而被放電至接地電壓(VSQ端子的一定量的電荷被緩沖，以防止過(guò)電流流動(dòng)經(jīng)過(guò)第一金屬互連件 A0因此，可以防止第一金屬互連件A的熔化。圖4A是描述根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的保護(hù)電路300和半導(dǎo)體器件400 的電路圖。具體地，圖4A示出了與圖3所示的保護(hù)電路300等效的保護(hù)電路300。根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的保護(hù)電路300包括電荷放電單元30和緩沖單元40。電荷放電單元30包括NMOS晶體管匪2和第一金屬互連件A，且緩沖單元40包括PMOS晶體管PM2，所述PMOS晶體管PM2經(jīng)由第二金屬互連件B而以二極管形式連接(diode-connected)。盡管圖4A所示的緩沖單元40是采用經(jīng)由第二金屬互連件B而以二極管形式連接的PMOS晶體管PM2來(lái)實(shí)施的，但本發(fā)明并不限于此。緩沖單元40可以采用 MOS電容器或二極管來(lái)實(shí)施。如圖4A所示，電荷放電單元30可以包括匪OS晶體管匪2，匪OS晶體管匪2具有經(jīng)由第一金屬互連件A而耦接至接地電壓(VSQ端子的源極和漏極。此外，緩沖單元40可以包括PMOS晶體管PM2，PM0S晶體管PM2具有經(jīng)由第二金屬互連件B而以二極管形式連接的源極與柵電極。當(dāng)將接地電壓VSS供應(yīng)至NMOS晶體管匪2的源極且將電源電壓VDD供應(yīng)至NMOS 晶體管NM2的柵電極時(shí)，在NMOS晶體管NM2的源極和漏極處的電位變成接地電壓VSS的電位。即，積累在NMOS晶體管匪2的漏極和源極中的電荷被放電至接地電壓(VSS)端子，所述VSS端子的電位電平接近于負(fù)無(wú)窮。PMOS晶體管PM2保持?jǐn)嚅_狀態(tài)，直至電荷積累在以二極管形式連接的柵電極和源極處以產(chǎn)生等于閾值電壓電平(Vth)的電位電平為止。當(dāng)積累在以二極管形式連接的柵電極和源極中的電荷的電位超過(guò)閾值電壓(Vth) 時(shí)，PMOS晶體管PM2開啟。當(dāng)PMOS晶體管PM2開啟時(shí)，積累在PMOS晶體管PM2的源極中的電荷經(jīng)由第一金屬互連件A而被放電至接地電壓(VSQ端子。在保護(hù)電路300中，在等離子體工藝期間所產(chǎn)生且積累在襯底中的電荷被放電至接地電壓(VSS)端子。因此，能夠被放電的電荷量可以增加至接近無(wú)窮大。在現(xiàn)有技術(shù)中，由于保護(hù)電路100的放電量小，因此為每個(gè)半導(dǎo)體器件200設(shè)置保護(hù)電路100(即，保護(hù)電路100的數(shù)目與半導(dǎo)體器件200的數(shù)目之間存在一對(duì)一的對(duì)應(yīng)關(guān)系)。然而，由于保護(hù)電路300的放電量可以接近于無(wú)窮大，因此保護(hù)電路300可以保護(hù)包括如圖4B所示的大量半導(dǎo)體單元200的半導(dǎo)體器件400。因此，可以簡(jiǎn)化半導(dǎo)體器件的制造工藝，且可以減小有效實(shí)施半導(dǎo)體器件所需的設(shè)計(jì)面積。根據(jù)本發(fā)明的示例性實(shí)施例的保護(hù)電路將因多層金屬互連工藝中所執(zhí)行的等離子體工藝而產(chǎn)生的電荷放電，由此提高半導(dǎo)體器件的可靠性。另外，根據(jù)本發(fā)明的示例性實(shí)施例的保護(hù)電路將因多層金屬互連工藝中所執(zhí)行的等離子體工藝而產(chǎn)生的電荷經(jīng)由金屬互連件放電，以防止半導(dǎo)體器件的柵電極氧化物層的損壞。此外，根據(jù)本發(fā)明的示例性實(shí)施例的保護(hù)電路進(jìn)一步包括緩沖電路，所述緩沖電路調(diào)整經(jīng)由金屬互連件放電的電荷量，以防止金屬互連件的熔化。此外，根據(jù)本發(fā)明的示例性實(shí)施例的保護(hù)電路將因等離子體工藝而產(chǎn)生的電荷放電至接地電壓端子，以增加電荷的放電量。因此，可以簡(jiǎn)化半導(dǎo)體器件的制造工藝，并且可以減小用以有效實(shí)施半導(dǎo)體器件所需的設(shè)計(jì)面積。雖然已結(jié)合具體的實(shí)施例描述了本發(fā)明，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚的是，在不脫離所附權(quán)利要求書所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變化和修改。
權(quán)利要求
1.一種半導(dǎo)體器件的保護(hù)電路，包括第一柵電極，所述第一柵電極形成在第一導(dǎo)電類型的襯底上；以及第二導(dǎo)電類型的源極和漏極，所述第二導(dǎo)電類型具有與所述第一導(dǎo)電類型相反的極性，其中，所述源極和所述漏極共同耦接至接地電壓端子，且所述第一柵電極耦接至電源電壓端子。
2.如權(quán)利要求1所述的保護(hù)電路，其中，所述源極和所述漏極由第一金屬互連件共同耦接至所述接地電壓端子。
3.權(quán)利要求2所述的保護(hù)電路，還包括第一導(dǎo)電類型的第一摻雜區(qū)，所述第一摻雜區(qū)由所述第一金屬互連件耦接至所述接地電壓端子。
4.如權(quán)利要求3所述的保護(hù)電路，還包括第二柵電極，所述第二柵電極形成在第一導(dǎo)電類型的所述襯底上；以及第一導(dǎo)電類型的第二摻雜區(qū)，所述第二摻雜區(qū)由第二金屬互連件連接至所述第二柵電極。
5.如權(quán)利要求3所述的保護(hù)電路，其中，所述第一摻雜區(qū)由隔離層與所述漏極或所述源極分隔開。
6.如權(quán)利要求2所述的保護(hù)電路，其中，當(dāng)將接地電壓供應(yīng)至所述源極和所述漏極時(shí)， 積累在第一導(dǎo)電類型的所述襯底中的電荷經(jīng)由共同耦接至所述源極和所述漏極的所述第一金屬互連件而放電至所述接地電壓端子。
7.如權(quán)利要求4所述的保護(hù)電路，其中，所述第二柵電極經(jīng)由所述第二摻雜區(qū)接收積累在第一導(dǎo)電類型的所述襯底中的電荷，并緩沖所接收的電荷直至所接收的電荷產(chǎn)生等于閾值電壓的電位電壓為止。
8.如權(quán)利要求7的保護(hù)電路，其中，當(dāng)所接收的電荷產(chǎn)生等于或大于所述閾值電壓的電位電壓時(shí)，所述第二柵電極開啟。
9.如權(quán)利要求8所述的保護(hù)電路，其中，當(dāng)所述第二柵電極開啟時(shí)，積累在所述襯底中的電荷經(jīng)由共同耦接至所述源極、所述漏極和所述第一摻雜區(qū)的所述第一金屬互連件而放電至所述接地電壓端子。
10.如權(quán)利要求1所述的保護(hù)電路，其中，所述第一導(dǎo)電類型為P型極性，所述第二導(dǎo)電類型為N型極性。
11.一種半導(dǎo)體器件的保護(hù)電路，包括NMOS晶體管，所述NMOS晶體管包括第一柵電極、源極和漏極，且設(shè)置在P型襯底上； 第一放電路徑，所述第一放電路徑將所述NMOS晶體管的源極耦接至接地電壓端子； 第二放電路徑，所述第二放電路徑將所述NMOS晶體管的漏極耦接至所述接地電壓端子；第一 P型摻雜區(qū)，所述第一 P型摻雜區(qū)與所述NMOS晶體管分隔開且且被設(shè)置在所述P 型襯底上；第三放電路徑，所述第三放電路徑將所述第一 P型摻雜區(qū)耦接至所述接地電壓端子； 第二柵電極，所述第二柵電極被設(shè)置在所述P型襯底上；以及第二 P型摻雜區(qū)，所述第二 P型摻雜區(qū)耦接至所述第二柵電極。
12.如權(quán)利要求11所述的保護(hù)電路，其中，當(dāng)將接地電壓供應(yīng)至所述NMOS晶體管的源極和漏極時(shí)，積累在所述襯底中的電荷經(jīng)由所述第一放電路徑和所述第二放電路徑而放電至所述接地電壓端子。
13.如權(quán)利要求11所述的保護(hù)電路，其中，所述第二柵電極經(jīng)由所述第二P型摻雜區(qū)接收積累在所述襯底中的電荷，并緩沖所接收的所述電荷直至所接收的電荷產(chǎn)生等于閾值電壓的電位電壓為止。
14.如權(quán)利要求13所述的保護(hù)電路，其中，當(dāng)所接收的電荷產(chǎn)生等于或大于所述閾值電壓的電位電壓時(shí)，所述第二柵電極開啟。
15.如權(quán)利要求14所述的保護(hù)電路，其中，當(dāng)將所述接地電壓供應(yīng)至所述NMOS晶體管的源極和漏極且所述第二柵電極開啟時(shí)，積累在所述襯底中的電荷經(jīng)由所述第一放電路徑、所述第二放電路徑以及所述第三放電路徑而放電至所述接地電壓端子。
16.一種半導(dǎo)體器件的保護(hù)電路，包括電荷放電單元，所述電荷放電單元耦接至接地電壓端子，且被配置為將積累在所述半導(dǎo)體器件的襯底中的電荷放電至所述接地電壓端子；以及緩沖單元，所述緩沖單元耦接在所述半導(dǎo)體器件的輸入端子與所述電荷放電單元之間，且被配置為緩沖積累在所述襯底中的電荷。
17.如權(quán)利要求16所述的保護(hù)電路，其中，所述電荷放電單元包括第一晶體管，所述第一晶體管具有由第一金屬互連件耦接至所述接地電壓端子的第一源極和第一漏極、以及耦接至電源電壓端子的第一柵電極。
18.如權(quán)利要求17所述的保護(hù)電路，其中，當(dāng)將接地電壓供應(yīng)至所述第一晶體管的第一源極和第一漏極時(shí)，所述電荷放電單元將所述第一晶體管的第一漏極的電荷放電至所述接地電壓端子。
19.如權(quán)利要求17所述的保護(hù)電路，其中，所述緩沖單元包括第二晶體管，所述第二晶體管具有由所述第一金屬互連件耦接至所述接地電壓端子的第二漏極、經(jīng)由第二金屬互連件而以二極管形式連接在一起的第二源極和第二柵電極。
20.如權(quán)利要求17所述的保護(hù)電路，其中，所述緩沖單元包括MOS晶體管，所述MOS晶體管具有由所述第一金屬互連件耦接至所述接地電壓端子的第二漏極、由第二金屬互連件而以二極管形式連接在一起的第二源極和第二柵電極。
21.如權(quán)利要求19所述的保護(hù)電路，其中，所述緩沖單元緩沖所述第二晶體管的第二源極的電荷，直至所述電荷產(chǎn)生等于所述第二柵電極的閾值電壓的電位電壓為止。
22.如權(quán)利要求19所述的保護(hù)電路，其中，當(dāng)積累在所述第二晶體管的第二柵電極中的電荷產(chǎn)生等于或大于所述閾值電壓的電位電壓時(shí)，所述第二晶體管開啟以將所述第二晶體管的第二漏極的電荷放電至所述接地電壓端子。
23.如權(quán)利要求20所述的保護(hù)電路，其中，當(dāng)積累在所述MOS晶體管的第二柵電極中的電荷產(chǎn)生等于或大于所述第二柵電極的閾值電壓的電位電壓時(shí)，所述MOS晶體管開啟以將所述MOS晶體管的第二漏極的電荷放電至所述接地電壓端子。
全文摘要
本發(fā)明涉及一種半導(dǎo)體器件的保護(hù)電路，包括第一柵電極，形成在第一導(dǎo)電類型的襯底上；以及第二導(dǎo)電類型的源極和漏極，所述第二導(dǎo)電類型具有與第一導(dǎo)電類型相反的極性。源極和漏極共同耦接至接地電壓端子，且第一柵電極耦接至電源電壓端子。
文檔編號(hào)H01L27/092GK102263100SQ20101050693
公開日2011年11月30日 申請(qǐng)日期2010年10月14日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者金宗洙 申請(qǐng)人:海力士半導(dǎo)體有限公司