專利名稱：基于混合晶向soi工藝的cmos環(huán)形振蕩器及制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS環(huán)形振蕩器及制備方法，尤其涉及一種基于混合晶向SOI工 藝的CMOS環(huán)形振蕩器及制備方法，屬于半導(dǎo)體制造技術(shù)領(lǐng)域。
背景技術(shù)：
鎖相環(huán)(PLL，PhaseLock Loop)是射頻(RF，Radio Frequency)電路中的重要單 元，用來產(chǎn)生時(shí)間基準(zhǔn)，其性能決定整個(gè)系統(tǒng)性能的好壞。電壓控制振蕩器(VC0，Voltage Controlled Oscillator)是鎖相環(huán)電路中的核心模塊，意思是由輸入直流信號(hào)電壓控制振 蕩頻率，它主要有三種類型1、利用電容充放電的弛張振蕩器；2、將輸出信號(hào)饋回到輸入進(jìn)行振蕩的反饋振蕩器；3、利用元件延遲時(shí)間的延遲振蕩器，通常就指CMOS環(huán)形振蕩器。CMOS環(huán)形振蕩器利用反向單元(非門)傳輸延遲進(jìn)行振蕩，它不需要線圈和電容 構(gòu)成振蕩電路，大大簡(jiǎn)化了工藝，降低了電路面積，降低了成本，被廣泛應(yīng)用于CMOS集成電 路中。其反向單元一般為非門(即反向器，NOT門)、與非門(NAND門)、或非門(N0R門)中 的一種。中國(guó)專利申請(qǐng)?zhí)?01010122454. 8的一件發(fā)明專利《一種基于絕緣體上硅工藝的 CMOS環(huán)形振蕩器》就公開了一種基于絕緣體上硅工藝的CMOS環(huán)形振蕩器，其電路設(shè)計(jì)采用 增強(qiáng)型絕緣體上硅體連接(BC)NMOS管源端接耗盡型絕緣體上硅浮體(FB)NMOS管，利用浮 體管體區(qū)懸浮的特殊器件結(jié)構(gòu)，能提供穩(wěn)定頻率輸出，并利用絕緣體上硅工藝器件的高阻 襯底及隱埋氧化層，顯著降低串?dāng)_和最小化寄生電容，更好地屏蔽襯底噪聲。然而，通常在設(shè)計(jì)RF電路時(shí)，為了提高電路工作速度，既高頻的效果，往往需要增 大CMOS溝道寬度，尤其是PMOS的寬度。也就是說，設(shè)計(jì)以提高速度為目標(biāo)會(huì)降低電路的集 成密度。下面以最簡(jiǎn)單的非門為例說明常規(guī)(100)晶面中CMOS環(huán)形振蕩器的設(shè)計(jì)方法在(100)晶面中，PMOS載流子空穴遷移率只有NMOS載流子電子遷移率的一半不 到，因此，一般PMOS的工作電流只有NMOS的一半左右。為了減小非門的延遲時(shí)間，增大環(huán)形 振蕩器的振蕩頻率，同時(shí)為了改善振蕩信號(hào)波形對(duì)稱性(即上升沿波形和下降沿波形)，通 常需要增大PMOS的溝道寬度，這是以犧牲集成密度為代價(jià)的。圖1給出了一種常見的CMOS 環(huán)形振蕩器中的CMOS結(jié)構(gòu)，可見PMOS器件的溝道寬度是NMOS器件的近兩倍。鑒于此，本發(fā)明將提出一種基于SOI襯底的采用混合晶向的CMOS環(huán)形振蕩器。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題在于提供一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩 器及制備方法，可以減少CMOS晶體管寬度，增大集成密度，降低非門傳輸延遲時(shí)間，增大振
蕩頻率。為了解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，包括S0I襯底以及制作在SOI襯底上的CMOS器件；所述CMOS器件包括NM0S器件和PMOS器件；所述NMOS器件的溝道采用 (100)晶面硅，所述PMOS器件的溝道采用(110)晶面硅。優(yōu)選地，所述PMOS器件的溝道寬度不大于所述NMOS器件的溝道寬度的1. 5倍。作為本發(fā)明的優(yōu)選方案，所述SOI襯底包括(110)晶面的底層硅、位于底層硅 上的絕緣埋層以及位于絕緣埋層上的(100)晶面的頂層硅；在所述SOI襯底上設(shè)有直至 (110)晶面底層硅的窗口，在所述窗口內(nèi)設(shè)有(110)晶面的外延硅層；所述NMOS器件制作 在所述(100)晶面的頂層硅上，所述PMOS器件制作在(110)晶面的外延硅層上。優(yōu)選地，所述窗口的側(cè)壁上設(shè)有側(cè)墻隔離結(jié)構(gòu)。優(yōu)選地，所述NMOS器件與PMOS器件相鄰，并由所述側(cè)墻隔離結(jié)構(gòu)將它們隔離，所 述NMOS器件周圍還設(shè)有淺溝槽隔離結(jié)構(gòu)將其隔離。作為本發(fā)明的優(yōu)選方案，本發(fā)明的CMOS環(huán)形振蕩器包括奇數(shù)個(gè)所述CMOS器件；該 奇數(shù)個(gè)所述CMOS器件電連接形成非門環(huán)形振蕩電路。此外，本發(fā)明還提供了一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的制備方 法，該方法包括以下步驟(1)提供SOI襯底，所述SOI襯底包括(110)晶面的底層硅、位于底層硅上的絕緣 埋層以及位于絕緣埋層上的(100)晶面的頂層硅；(2)利用光刻刻蝕工藝在所述SOI襯底上刻蝕出用于外延的窗口，所述窗口將 (110)晶面的底層硅露出；(3)在所述窗口的側(cè)壁制作側(cè)墻隔離結(jié)構(gòu)；(4)在所述窗口內(nèi)外延生長(zhǎng)(110)晶面的外延硅層；(5)在所述(110)晶面的外延硅層上制作PMOS器件，使PMOS器件的溝道為(110) 晶面硅材料；在與所述PMOS器件相鄰的(100)晶面的頂層硅上制作NMOS器件，使NMOS器 件的溝道為(100)晶面硅材料；所述PMOS器件與NMOS器件組成CMOS器件；(6)制作互連線形成環(huán)形振蕩電路，從而完成CMOS環(huán)形振蕩器。優(yōu)選地，制作的PMOS器件的溝道寬度不大于NMOS器件的溝道寬度的1. 5倍。優(yōu)選地，在所述NMOS器件周圍制作淺溝槽隔離結(jié)構(gòu)將其隔離。優(yōu)選地，利用步驟(2)-(5)制作奇數(shù)個(gè)所述CMOS器件，步驟(6)制作互連線使該 奇數(shù)個(gè)所述CMOS器件電連接形成非門環(huán)形振蕩電路。本發(fā)明的有益效果在于本發(fā)明的基于混合晶向SOI工藝的CMOS環(huán)形振蕩器中， CMOS器件的NMOS制作在SOI襯底(100)晶面頂層硅上，PMOS制作在(110)晶面外延硅層 上，即NMOS器件的溝道采用(100)晶面，而PMOS器件的溝道采用(110)晶面。(110)晶面中空穴遷移率是(100)晶面中的1.5到3倍(依(110)晶面外延質(zhì)量
而定)，下式為PMOS的溝道等效薄層電阻:RP = β (I^ |_|Fr ι)
W其中β ρ為器件互導(dǎo)-.βΡ =MpC0A-T-)，Cox為單位面積的柵氧電容。
ljP假設(shè)(110)晶面空穴遷移率增大到(100)晶面的2倍，如果工作電壓和閾值電壓 保持不變，則相同的溝道等效薄層電阻，器件溝道寬度可以減小-半，從而大大增大了集成
也/又。
此外，非門的傳輸延遲時(shí)間與CMOS器件溝道等效薄層電阻和輸出電容成正比，其 中輸出電容由負(fù)載電容和CMOS器件寄生電容組成，由于非門的PMOS器件溝道寬度減小了 一半，PMOS的柵電容也減小了一半，從而使傳輸延遲時(shí)間減小，振蕩器振蕩頻率增大。因此，本發(fā)明利用(110)晶面PMOS載流子空穴遷移率遠(yuǎn)大于傳統(tǒng)(100)晶面的特 點(diǎn)，可以減少CMOS晶體管寬度，增大集成密度，降低非門傳輸延遲時(shí)間，增大振蕩頻率。


圖1為背景技術(shù)中涉及的CMOS環(huán)形振蕩器中(100)晶面CMOS結(jié)構(gòu)示意圖。圖2為實(shí)施例中基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的混合晶向CMOS結(jié)構(gòu) 俯視示意圖。圖3為實(shí)施例中基于混合晶向SOI工藝的CMOS環(huán)形振蕩器電路原理示意圖。圖4-圖8為實(shí)施例中制備基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的工藝流程 示意圖。
具體實(shí)施例方式下面結(jié)合附圖進(jìn)一步說明本發(fā)明的器件結(jié)構(gòu)，為了示出的方便附圖并未按照比例 繪制。本實(shí)施例提供一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，其包括S0I襯底 以及制作在SOI襯底上的CMOS器件。所述CMOS器件包括NM0S器件和PMOS器件。其中， 所述NMOS器件的溝道采用(100)晶面硅，所述PMOS器件的溝道采用(110)晶面硅。由于(110)晶面PMOS載流子空穴遷移率遠(yuǎn)大于傳統(tǒng)的(100)晶面，依(110)晶 面外延質(zhì)量而定，(110)晶面中空穴遷移率是(100)晶面中的1.5到3倍，因此，溝道采用 (110)晶面的PMOS器件，在設(shè)計(jì)時(shí)可以減小PMOS器件的溝道寬度，在外延質(zhì)量較好的情況 下，所述PMOS器件的溝道寬度可以與所述NMOS器件的溝道寬度相當(dāng)，即優(yōu)選地，所述PMOS 器件的溝道寬度不大于所述NMOS器件的溝道寬度的1. 5倍。圖2給出了這種CMOS結(jié)構(gòu)的 示意圖，與圖1相比，可見這種CMOS晶體管的寬度更小，因此基于這種混合晶向SOI工藝的 CMOS環(huán)形振蕩器的集成密度能得到有效提高。另外，CMOS環(huán)形振蕩器是利用非門傳輸延 遲進(jìn)行振蕩的，例如，非門環(huán)形振蕩器、與非門環(huán)形振蕩器、或非門環(huán)形振蕩器等，由于PMOS 器件溝道寬度減小，PMOS的柵電容也減小，從而可以降低非門傳輸延遲時(shí)間，增大振蕩頻 率。作為一種的優(yōu)選方案，參見圖8，所述SOI襯底包括(110)晶面的底層硅10、位 于底層硅10上的絕緣埋層11以及位于絕緣埋層11上的(100)晶面的頂層硅12 ；在所述 SOI襯底上設(shè)有直至(110)晶面底層硅10的窗口，在所述窗口內(nèi)設(shè)有(110)晶面的外延硅 層20;所述NMOS器件40制作在所述(100)晶面的頂層硅12上，所述PMOS器件30制作在 (110)晶面的外延硅層20上。其中，在所述窗口的側(cè)壁上設(shè)有側(cè)墻隔離結(jié)構(gòu)21 ；所述NMOS 器件40與PMOS器件30相鄰，并由所述側(cè)墻隔離結(jié)構(gòu)21將它們隔離，所述NMOS器件40周 圍還設(shè)有淺溝槽隔離結(jié)構(gòu)41將其隔離。通常，CMOS環(huán)形振蕩器包括多個(gè)CMOS器件，并由該多個(gè)CMOS器件電連接形成環(huán) 形振蕩電路，從而構(gòu)成CMOS環(huán)形振蕩器。環(huán)形振蕩電路可以是非門、與非門、或非門等環(huán)形振蕩電路。本實(shí)施例以最簡(jiǎn)單的非門環(huán)形振蕩電路為例，參見圖3，本實(shí)施例的CMOS環(huán)形 振蕩器包括奇數(shù)個(gè)上述基于混合晶向SOI工藝的CMOS器件，這些CMOS器件電連接形成非 門環(huán)形振蕩電路。具體地，每個(gè)CMOS器件形成一個(gè)反相器，其中PMOS源極接電源VDD，NMOS 源極接地&id，PM0S的漏極與NMOS的漏極連接作為輸出端V。ut，PM0S的柵極與NMOS的柵極 連接作為輸入端Vin ；奇數(shù)個(gè)這樣的CMOS反相器依次串聯(lián)，且首尾兩端的CMOS反相器連接 成回路形成非門環(huán)形振蕩電路；優(yōu)選地，通過信號(hào)放大電路將振蕩信號(hào)放大輸出。制備上述基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的方法包括以下步驟(1)提供SOI襯底，如圖4所示，提供的SOI襯底包括(110)晶面的底層硅10、位 于底層硅10上的絕緣埋層11以及位于絕緣埋層11上的(100)晶面的頂層硅12。(2)利用光刻刻蝕工藝在所述SOI襯底上刻蝕出用于外延的窗口，使該窗口將 (110)晶面的底層硅10露出。具體地，可以是在SOI襯底上先淀積硬掩膜13(如氧化硅或 氮化硅等)，然后曝光、刻蝕硬掩膜13，從而定義出襯底外延窗口的位置，如圖5所示，之后 再由該定義位置向下刻蝕SOI襯底直至(110)晶面的底層硅10露出，形成外延窗口。(3)如圖6所示，在所述窗口的側(cè)壁通過淀積材料、刻蝕等主要工藝制作側(cè)墻隔離 結(jié)構(gòu)21，該側(cè)墻隔離結(jié)構(gòu)21可以選用氧化硅或氮化硅等材料。(4)如圖7所示，在所述窗口內(nèi)外延生長(zhǎng)(110)晶面的外延硅層20，可采用化學(xué)氣 相沉積(CVD)等工藝進(jìn)行外延。然后可以采用化學(xué)機(jī)械拋光(CMP)去掉表面多余外延單晶 硅，濕法刻蝕去除CMP停止層，即殘留表面的氧化硅或者氮化硅等。(5)如圖8所示，在所述(110)晶面的外延硅層20上制作PMOS器件30，使PMOS 器件30的溝道為(110)晶面硅材料；在與所述PMOS器件30相鄰的(100)晶面的頂層硅12 上制作NMOS器件40，使NMOS器件40的溝道為(100)晶面硅材料。優(yōu)選地，制作的PMOS器 件30的溝道寬度不大于NMOS器件40的溝道寬度的1. 5倍，如圖2所示。這里制作PMOS 器件30及NMOS器件40可采用傳統(tǒng)的CMOS工藝，其方法步驟為本領(lǐng)域技術(shù)人員習(xí)知，故不 再贅述。優(yōu)選地，在NMOS器件40周圍(除了與PMOS器件30相鄰的側(cè)邊)還制作了淺溝 槽隔離結(jié)構(gòu)41 (STI)將其隔離。(6)最后制作互連線形成環(huán)形振蕩電路，從而完成CMOS環(huán)形振蕩器。后續(xù)工 藝步驟與傳統(tǒng)SOI電路工藝制備相似，其中輸出端v。ut所連的接觸孔可以采用共享接觸 (Sharing Contact)的方式來減小器件面積。本實(shí)施例中在SOI襯底上制作了奇數(shù)個(gè)所述 CMOS器件，這些CMOS器件電連接形成了如圖3所示的非門環(huán)形振蕩電路，然而本發(fā)明并不 局限于此，也可以是與非門、或非門等環(huán)形振蕩電路或是其他利用該CMOS器件的CMOS環(huán)形 振蕩電路。本發(fā)明中涉及的其他技術(shù)屬于本領(lǐng)域技術(shù)人員熟悉的范疇，在此不再贅述。上述 實(shí)施例僅用以說明而非限制本發(fā)明的技術(shù)方案。任何不脫離本發(fā)明精神和范圍的技術(shù)方案 均應(yīng)涵蓋在本發(fā)明的專利申請(qǐng)范圍當(dāng)中。
權(quán)利要求
1.一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，包括S0I襯底以及制作在SOI襯 底上的CMOS器件，其特征在于所述CMOS器件包括NM0S器件和PMOS器件；所述NMOS器件的溝道采用(100)晶面硅， 所述PMOS器件的溝道采用(110)晶面硅。
2.根據(jù)權(quán)利要求1所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，其特征在于 所述PMOS器件的溝道寬度不大于所述NMOS器件的溝道寬度的1. 5倍。
3.根據(jù)權(quán)利要求1所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，其特征在于所述SOI襯底包括(110)晶面的底層硅、位于底層硅上的絕緣埋層以及位于絕緣埋層上的(100)晶面的頂層硅；在所述SOI襯底上設(shè)有直至(110)晶面底層硅的窗口，在所述窗口內(nèi)設(shè)有(110)晶面 的外延硅層；所述NMOS器件制作在所述(100)晶面的頂層硅上，所述PMOS器件制作在(110)晶面 的外延硅層上。
4.根據(jù)權(quán)利要求3所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，其特征在于 所述窗口的側(cè)壁上設(shè)有側(cè)墻隔離結(jié)構(gòu)。
5.根據(jù)權(quán)利要求4所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，其特征在于 所述NMOS器件與PMOS器件相鄰，并由所述側(cè)墻隔離結(jié)構(gòu)將它們隔離，所述NMOS器件周圍 還設(shè)有淺溝槽隔離結(jié)構(gòu)將其隔離。
6.根據(jù)權(quán)利要求1或3所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器，其特征在 于包括奇數(shù)個(gè)所述CMOS器件；該奇數(shù)個(gè)所述CMOS器件電連接形成非門環(huán)形振蕩電路。
7.一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的制備方法，其特征在于，該方法包 括以下步驟(1)提供SOI襯底，所述SOI襯底包括(110)晶面的底層硅、位于底層硅上的絕緣埋層 以及位于絕緣埋層上的(100)晶面的頂層硅；(2)利用光刻刻蝕工藝在所述SOI襯底上刻蝕出用于外延的窗口，所述窗口將(110)晶面的底層硅露出；(3)在所述窗口的側(cè)壁制作側(cè)墻隔離結(jié)構(gòu)；(4)在所述窗口內(nèi)外延生長(zhǎng)(110)晶面的外延硅層；(5)在所述(110)晶面的外延硅層上制作PMOS器件，使PMOS器件的溝道為(110)晶面 硅材料；在與所述PMOS器件相鄰的(100)晶面的頂層硅上制作NMOS器件，使NMOS器件的 溝道為(100)晶面硅材料；所述PMOS器件與NMOS器件組成CMOS器件；(6)制作互連線形成環(huán)形振蕩電路，從而完成CMOS環(huán)形振蕩器。
8.根據(jù)權(quán)利要求7所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的制備方法，其 特征在于制作的PMOS器件的溝道寬度不大于NMOS器件的溝道寬度的1. 5倍。
9.根據(jù)權(quán)利要求7所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的制備方法，其 特征在于在所述NMOS器件周圍制作淺溝槽隔離結(jié)構(gòu)將其隔離。
10.根據(jù)權(quán)利要求7所述一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器的制備方法， 其特征在于利用步驟(2)-(5)制作奇數(shù)個(gè)所述CMOS器件，步驟(6)制作互連線使該奇數(shù) 個(gè)所述CMOS器件電連接形成非門環(huán)形振蕩電路。
全文摘要
本發(fā)明公開了一種基于混合晶向SOI工藝的CMOS環(huán)形振蕩器及制備方法，該振蕩器包括SOI襯底以及制作在SOI襯底上的CMOS器件；所述CMOS器件包括NMOS器件和PMOS器件；所述NMOS器件的溝道采用(100)晶面硅材料，所述PMOS器件的溝道采用(110)晶面硅材料。該器件可以通過在混合晶向的SOI襯底上開設(shè)窗口外延底層硅，從而在(100)晶面的頂層硅和(110)外延硅層上分別制作NMOS器件和PMOS器件。本發(fā)明可以減少CMOS環(huán)形振蕩器中CMOS晶體管寬度，增大集成密度，降低非門傳輸延遲時(shí)間，增大振蕩頻率。
文檔編號(hào)H01L29/78GK102098028SQ201010507239
公開日2011年6月15日 申請(qǐng)日期2010年10月14日 優(yōu)先權(quán)日2010年10月14日
發(fā)明者伍青青, 張苗, 王曦, 陳靜, 魏星, 黃曉櫓 申請(qǐng)人:上海新傲科技股份有限公司, 中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所