專利名稱：應力隔離溝槽半導體器件及其形成方法
技術領域：
本發(fā)明涉及半導體器件及半導體制造領域，特別涉及一種應力隔離溝槽半導體器件及其形成方法。
背景技術：
在互補金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS) 的制備過程中，經常采用淺溝槽隔離(shallow trench isolation，STI)工藝將相鄰的NMOS 晶體管和PMOS晶體管隔離。如美國專利US7，436，030中所述，隨著半導體尺寸的不斷縮小，STI已經成為CMOS 器件的一種優(yōu)選的電學隔離方法。這是因為STI應力可以引起溝道區(qū)域的應變，從而可以改善半導體器件的整體性能。然而，本領域技術人員已知的是，對于CMOS晶體管，STI應力在改善一種類型的器件，例如NMOS晶體管的性能時，同時會降低另一種類型的器件，例如 PMOS晶體管的性能。例如，張應力STI可以通過增加電子的遷移率而改善NMOS晶體管的驅動電流，然而同時也會減小載流子的遷移率，從而減小相鄰的PMOS的驅動電流。因此，需要一種新的STI工藝以及相應的半導體器件，來解決傳統(tǒng)的STI工藝的這些問題，從而在MOS晶體管中充分利用STI提供的應力。

發(fā)明內容
本發(fā)明解決的問題是解決傳統(tǒng)應力STI工藝只能提供單一類型的MOS晶體管的驅動電流的問題，同時在MOS晶體管中充分利用STI提供的應力。為解決上述問題，本發(fā)明提供了一種應力隔離溝槽半導體器件的形成方法，包括提供硅基底；在所述硅基底上形成第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直；在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層；在所述第二溝槽中形成第二介質層；在所述第一溝槽和第二溝槽包圍的硅基底上形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>?？蛇x的，所述第二介質層為低應力介質層?？蛇x的，所述低應力介質層的應力不超過180Mpa。可選的，所述低應力介質層為低應力(tensile stress)的氮化硅層、氧化硅層或
二者的疊層結構?？蛇x的，所述張應力介質層的張應力為至少lGPa。可選的，所述張應力介質層為張應力(low-stress)的氮化硅層、氧化硅層或二者的疊層結構。可選的，所述在所述硅基底上形成第一溝槽和第二溝槽包括在所述硅基底上依次形成襯墊層和硬掩膜層；在所述硬掩膜層上形成光刻膠層并圖形化，定義出所述第一溝槽和第二溝槽的圖形；以所述圖形化后的光刻膠層為掩膜，對所述襯墊層和硬掩膜層進行刻蝕，并去除所述光刻膠層；以所述硬掩膜層為掩膜，對所述硅基底進行刻蝕，形成所述第一溝槽和第二溝槽?？蛇x的，所述在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層，在所述第二溝槽中形成第二介質層包括在所述第一溝槽和第二溝槽中形成第二介質層并平坦化，使其表面與所述硅基底的表面齊平；去除所述第一溝槽中的第二介質層；在所述第一溝槽中形成第一介質層并平坦化，使其表面與所述硅基底的表面齊平。可選的，所述在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層，在所述第二溝槽中形成第二介質層包括在所述第一溝槽和第二溝槽中形成第一介質層并平坦化，使其表面與所述硅基底的表面齊平；去除所述第二溝槽中的第一介質層；在所述第二溝槽中形成第二介質層并平坦化，使其表面與所述硅基底的表面齊平。可選的，所述半導體器件為NMOS晶體管和/或PMOS晶體管。為解決上述問題，本發(fā)明提供了一種應力隔離溝槽半導體器件，包括硅基底；位于所述硅基底中的第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，所述第一溝槽中形成有第一介質層，所述第一介質層為張應力介質層，所述第二溝槽中形成有第二介質層；柵堆疊，位于所述第一溝槽和第二溝槽包圍的硅基底上，其下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>?？蛇x的，所述第二介質層為低應力介質層?？蛇x的，所述低應力介質層的應力不超過180Mpa。可選的，所述低應力介質層為低應力的氮化硅層、氧化硅層或二者的疊層結構。可選的，所述張應力介質層的張應力為至少lGPa?？蛇x的，所述張應力介質層為張應力的氮化硅層、氧化硅層或二者的疊層結構?？蛇x的，所述半導體器件為NMOS晶體管和/或PMOS晶體管。當{100}硅片上的MOS晶體管溝道方向為<110>方向時，對于MOS晶體管，在溝道寬度方向，張應力既可以增強NMOS晶體管的性能，又可以增強PMOS晶體管的性能。與之相對地，在溝道長度方向，PMOS晶體管和NMOS晶體管的優(yōu)選應力類型是不同的。換句話說， 在溝道長度方向，PMOS晶體管優(yōu)選壓應力，NMOS晶體管優(yōu)選張應力。與現有技術相比，本發(fā)明的技術方案有如下優(yōu)點本技術方案的應力隔離溝槽半導體器件中，在平行于MOS晶體管的溝道長度的方向的第一溝槽中填充有張應力介質層，也即在溝道寬度方向上，所述張應力介質層位于MOS 晶體管的相對兩側，從而利用隔離溝槽結構在MOS晶體管的溝道寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能。而且本技術方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個CMOS工藝電路的性能。進一步的，在45nm工藝節(jié)點及其以下的半導體制造工藝中，為了簡化柵極光刻， 所有的柵極的延伸方向都是一致的，即MOS晶體管都具有一致的溝道長度和溝道寬度的方向，因此本技術方案可以廣泛應用于45nm工藝節(jié)點及其以下的半導體制造工藝中，在各個 MOS晶體管的溝道寬度方向都提供張應力，改善器件性能。由此可見，本發(fā)明的結構和方法既充分利用應力STI，又可以同時改善PMOS和NMOS晶體管的性能，操作簡單，工業(yè)可應用性強。


圖1是本發(fā)明應力隔離溝槽半導體器件的形成方法實施例的流程示意圖；圖2和圖3是本發(fā)明應力隔離溝槽半導體器件的形成方法實施例的中間結構的剖面圖；圖如至圖8c是本發(fā)明應力隔離溝槽半導體器件的形成方法實施例的各中間結構的俯視圖和對應的剖面圖。圖9是本發(fā)明應力溝槽半導體器件的形成方法實施例形成的半導體器件的俯視圖。
具體實施例方式現有技術中的應力STI工藝只能用于改善單一類型的晶體管的性能，而不能同時改善CMOS晶體管中所包括的兩種類型的晶體管(即PMOS和NMOS晶體管)的性能，這使得傳統(tǒng)應力STI工藝的應用受到局限。本技術方案在平行于MOS晶體管的溝道長度方向的第一溝槽中填充有張應力介質層，也即在MOS晶體管的溝道寬度方向上，所述張應力介質層位于MOS晶體管的相對兩側，在MOS晶體管的溝道寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能。而且本技術方案既可以同時適用于PMOS晶體管和NMOS晶體管，即可以適用于標準的CMOS工藝。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施方式
的限制。圖1示出了本發(fā)明實施例的應力隔離溝槽半導體器件的形成方法的流程示意圖，如圖1所示，包括步驟Sll，提供硅基底；步驟S12，在所述硅基底上形成第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直；步驟S13，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層， 在所述第二溝槽中形成第二介質層；步驟S14，在所述第一溝槽和第二溝槽包圍的硅基底上形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為 {100}，所述第一溝槽的延伸方向沿晶向<110>。下面結合圖1和圖2至圖8c對本發(fā)明的應力隔離溝槽半導體器件的形成方法的實施例進行詳細說明。結合圖1和圖2，執(zhí)行步驟S11，提供硅基底。具體的，如圖2所示，提供硅基底10， 所述硅基底10的晶面指數優(yōu)選為{100}，即硅基底10的晶面指數屬于{100}族。作為非限制性的例子，本實施例中所述硅基底10的晶面指數為(100)。結合圖1和圖3、圖如至圖4c，執(zhí)行步驟S12，在所述硅基底上形成第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直。根據需要，所述第一溝槽和第二溝槽的數目可以分別設計為至少兩條。首先參考圖3，在所述硅基底10上形成襯墊層11和硬掩膜層12，圖3為該步驟對應的剖面圖。所述襯墊層11的材料例如可以為氧化硅，硬掩膜層12的材料例如可以為氮化硅，其中，硬掩膜層12可以用作后續(xù)刻蝕工藝的硬掩膜。之后，在所述硅基底10上形成第一溝槽和第二溝槽，形成方法具體包括在所述硬掩膜層12上形成光刻膠層(圖中未示出)并圖形化，定義出第一溝槽和第二溝槽的圖形；以所述圖形化后的光刻膠層為掩膜，對所述襯墊層11和硬掩膜層12進行刻蝕，并去除所述光刻膠層，去除光刻膠層的方法可以是灰化(Ashing)等；以刻蝕之后的硬掩膜層12為掩膜，對所述硅基底10進行刻蝕，形成第一溝槽和第二溝槽。當然，在其他實施例中，也可以不形成所述襯墊層11和硬掩膜層12，而是直接對所述硅基底10進行光刻和刻蝕，以形成所述第一溝槽和第二溝槽。圖如示出了第一溝槽和第二溝槽形成后的硅基底10的俯視圖，圖4b為圖如沿 a_a’方向的剖視圖，圖如為圖如沿b-b’方向的剖視圖，結合圖如至圖4c，所述第一溝槽 13的延伸方向優(yōu)選為沿晶向<110>，即沿晶向族<110>的方向。作為非限制性的例子，本實施例中具體為沿晶向[110]方向延伸；所述第二溝槽14的延伸方向和第一溝槽13的延伸方向垂直。所述延伸方向指的是第一溝槽13和第二溝槽14在硅基底10的表面上的延伸方向。結合圖1、圖如至圖5c、圖6a至圖6c以及圖7a至圖7c，執(zhí)行步驟S13，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層，在所述第二溝槽中形成第二介質層。具體的，首先在所述第一溝槽和第二溝槽中形成低應力介質層15。圖如為形成低應力介質層15后，所述硅基底10的俯視圖，圖恥為圖fe沿a-a’方向的剖視圖，圖5c為圖如沿b-b’方向的剖視圖。結合圖fe至圖5c，在所述第一溝槽和第二溝槽中形成低應力介質層15(例如通過沉積)并進行平坦化，使其表面與所述硬掩膜層12的表面齊平，所述平坦化的方法可以是化學機械拋光(CMP)。在其他實施例中，若之前并未形成所述襯墊層 11和硬掩膜層12，則平坦化至與所述硅基底10的表面齊平。所述低應力介質層15為低應力的氮化硅層、氧化硅層或是氮化硅層和氧化硅層的疊層結構，其形成方法可以是等離子體增強型化學氣相沉積(PECVD)等。本領域技術人員應該理解的是，所述低應力是指低應力介質層15的應力低于某一閾值，可以采用現有技術中常用的調節(jié)形成過程中的工藝參數，來實現對低應力介質層15的應力的調節(jié)。優(yōu)選地，所述低應力介質層的應力不超過180Mpa。之后，去除所述第一溝槽中的低應力介質層15。圖6a為去除第一溝槽中的低應力介質層15之后的硅基底10的俯視圖，圖6b為圖6a沿a_a’方向的剖視圖，圖6c為圖6a 沿b-b’方向的剖視圖，結合圖6a至圖6c，去除所述第一溝槽13中的低應力介質層15，使得所述第一溝槽13再次成為內部清空的、并無填充材料的溝槽結構。其中，去除所述第一溝槽13中的低應力介質層15的方法具體可以包括在所述硬掩膜層12的表面形成光刻膠層(圖中未示出)并圖形化，并定義出所述第一溝槽13的圖形；之后，以圖形化后的光刻膠層為掩膜進行刻蝕，將第一溝槽13中的低應力介質層15去除，刻蝕方法可以為干法刻蝕或濕法刻蝕。再之后，在所述第一溝槽中形成張應力介質層16。圖7a為在第一溝槽中形成張應力介質層16之后硅基底10的俯視圖，圖7b為圖7a沿a_a’方向的剖視圖，圖7c為圖7a 沿b-b’方向的剖視圖。結合圖7a至圖7c，在所述第一溝槽中形成張應力介質層16(例如通過沉積)并平坦化，使其表面與所述硬掩膜層12的表面齊平，所述平坦化方法可以是化學機械拋光。在其他實施例中，若之前并未形成所述襯墊層11和硬掩膜層12，則平坦化至與所述硅基底10的表面齊平。所述張應力介質層16為張應力的氮化硅層、氧化硅層或是氮化硅層和氧化硅層的疊層結構，其形成方法可以是等離子體增強型化學氣相沉積等。本領域技術人員應該理解的是，可以采用現有技術中常用的調節(jié)形成過程中的工藝參數，來實現對張應力介質層 16的應力類型和應力大小的調節(jié)。優(yōu)選地，所述張應力介質層的張應力為至少lGPa。需要說明的是，對于步驟S13，在本發(fā)明的其他實施例中，還可以更換低應力介質層和張應力介質層的形成次序。例如，可以首先在所述第一溝槽和第二溝槽中形成張應力介質層；之后，去除所述第二溝槽中的張應力介質層；再之后，在所述第二溝槽中形成低應力介質層。當然，也可以先形成第一溝槽，直接向其中填充張應力介質層；之后，形成第二溝槽，直接向其中填充低應力介質層。或者，可以先形成第二溝槽，直接向其中填充低應力介質層；之后，形成第一溝槽，直接向其中填充張應力介質層。結合圖1和圖至圖8c，執(zhí)行步驟S14，在所述第一溝槽和第二溝槽包圍的硅基底上形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。所述柵堆疊為一 MOS晶體管的柵堆疊，所述溝道長度指的是所述柵堆疊對應的MOS晶體管的溝道長度， 下文中將進行詳細說明。圖為形成MOS晶體管后所述硅基底10的俯視圖，圖8b為圖8a沿a-a，方向的
8剖視圖，圖8c為圖8a沿b-b’方向的剖視圖。結合圖8a至圖8c，所述MOS晶體管的形成過程例如可以包括去除所述硅基底10表面的襯墊層和硬掩膜層；在所述第一溝槽和第二溝槽包圍的硅基底10上形成柵堆疊17，所述柵堆疊17包括柵介質層17a和柵電極17b，此外， 所述柵堆疊17還可以包括位于柵介質層17a和柵電極17b的側壁上的側墻(spacer)(圖中未示出)，所述柵堆疊17的延伸方向平行于所述第二溝槽的延伸方向；以所述柵堆疊17 為掩膜，對所述第一溝槽和第二溝槽包圍的硅基底10進行離子注入，在所述柵堆疊17兩側的硅基底10內分別形成源區(qū)18和漏區(qū)19，所述離子注入的離子類型由MOS晶體管的類型決定，對于PMOS晶體管為P型離子，如硼離子，對于NMOS晶體管為N型離子，如磷離子。由源區(qū)18至漏區(qū)19的方向為溝道長度的方向，該方向平行于所述第一溝槽的延伸方向；所述柵堆疊17的延伸方向為溝道寬度的方向，該方向平行于所述第二溝槽的延伸方向。至此，本實施例形成的應力隔離溝槽半導體器件的結構如圖8a至圖8c所示，包括硅基底10 ；形成于所述硅基底10中的第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，所述第一溝槽中填充有張應力介質層16，所述第二溝槽中填充有低應力介質層15 ；MOS晶體管，位于所述第一溝槽和第二溝槽包圍的硅基底10中， 其溝道長度的方向平行于所述第一溝槽的延伸方向。本實施例中，所述硅基底10的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。由于位于所述MOS晶體管的溝道寬度方向兩側的第一溝槽中填充有張應力介質層16，而在溝道長度方向兩側的第二溝槽中填充有低應力介質層15，能夠選擇性地在溝道寬度方向提供張應力，提高器件的響應速度，改善器件性能。而且本實施例的技術方案能夠同時適用于PMOS晶體管和NMOS晶體管，因而可以與常規(guī)的CMOS工藝相結合，提高整個 CMOS工藝電路中各器件的響應速度。圖9示出了本實施例形成的另一半導體器件的俯視圖，包括硅基底20 ；形成于所述硅基底20中的第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，所述第一溝槽中填充有張應力介質層26，所述第二溝槽中填充有低應力介質層 25 ；位于所述第一溝槽和第二溝槽包圍的硅基底20中的PMOS晶體管和NMOS晶體管，其溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述PMOS晶體管包括柵堆疊27和位于所述柵堆疊27兩側的硅基底20中的源極和漏極，所述NMOS晶體管包括柵堆疊觀和位于所述柵堆疊觀兩側的硅基底20中的源極和漏極。所述硅基底20的晶面指數為{100}， 所述第一溝槽的延伸方向沿晶向<110>。圖9僅是示意，僅包括了 1個PMOS晶體管和1個 NMOS晶體管，在具體實施例中，可以根據需要形成多個PMOS晶體管和NMOS晶體管，并通過上層的互連結構形成CMOS電路。本技術方案的應力隔離溝槽半導體器件中，在平行于MOS晶體管的溝道長度的方向的第一溝槽中填充有張應力介質層，也即在溝道寬度方向上，所述張應力介質層位于MOS 晶體管的相對兩側，從而利用隔離溝槽結構在MOS晶體管的溝道寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能。而且本技術方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個CMOS工藝電路的性能。尤其需要說明的是，對于45nm及其以下的工藝節(jié)點中，為了簡化光刻工藝，在半導體制造過程中，各MOS晶體管的柵堆疊的延伸方向都是一致的，因而采用本實例的技術方案，可以在硅基底上形成所述第一溝槽和第二溝槽，且第一溝槽和第二溝槽相互交叉形成矩形網格狀，之后在第一溝槽和第二溝槽包圍形成的各個矩形區(qū)間中的硅基底上分別形成柵堆疊，各柵堆疊的延伸方向相同，從而能夠以較簡單的工藝步驟完成CMOS工藝電路的形成過程。因此本發(fā)明的技術方案可以廣泛應用于45nm工藝節(jié)點及其以下的半導體制造工藝中，在各個MOS晶體管的溝道寬度方向都提供張應力，改善器件性能。由此可見，本發(fā)明的結構和方法既充分利用應力STI，又可以同時改善PMOS和NMOS晶體管的性能，操作簡單，工業(yè)可應用性強。進一步的，在形成MOS晶體管之后，本技術方案還可以與雙應力襯層技術相結合， 在NMOS晶體管上形成張應力襯層，在PMOS晶體管上形成壓應力襯層，從而進一步提高器件的響應速度，改善器件性能。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種應力隔離溝槽半導體器件的形成方法，其特征在于，包括提供硅基底；在所述硅基底上形成第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直；在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層，在所述第二溝槽中形成第二介質層；在所述第一溝槽和第二溝槽包圍的硅基底上形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。
2.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述第二介質層為低應力介質層。
3.根據權利要求2所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述低應力介質層的應力不超過180Mpa。
4.根據權利要求2所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述低應力介質層為低應力的氮化硅層、氧化硅層或二者的疊層結構。
5.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述張應力介質層的張應力為至少IGPa。
6.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述張應力介質層為張應力的氮化硅層、氧化硅層或二者的疊層結構。
7.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述在所述硅基底上形成第一溝槽和第二溝槽包括在所述硅基底上依次形成襯墊層和硬掩膜層；在所述硬掩膜層上形成光刻膠層并圖形化，定義出所述第一溝槽和第二溝槽的圖形；以所述圖形化后的光刻膠層為掩膜，對所述襯墊層和硬掩膜層進行刻蝕，并去除所述光刻膠層；以所述硬掩膜層為掩膜，對所述硅基底進行刻蝕，形成所述第一溝槽和第二溝槽。
8.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層，在所述第二溝槽中形成第二介質層包括在所述第一溝槽和第二溝槽中形成第二介質層并平坦化，使其表面與所述硅基底的表面齊平；去除所述第一溝槽中的第二介質層；在所述第一溝槽中形成第一介質層并平坦化，使其表面與所述硅基底的表面齊平。
9.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層，在所述第二溝槽中形成第二介質層包括在所述第一溝槽和第二溝槽中形成第一介質層并平坦化，使其表面與所述硅基底的表面齊平；去除所述第二溝槽中的第一介質層；在所述第二溝槽中形成第二介質層并平坦化，使其表面與所述硅基底的表面齊平。
10.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述半導體器件為NMOS晶體管和/或PMOS晶體管。
11.一種應力隔離溝槽半導體器件，其特征在于，包括硅基底；第一溝槽和第二溝槽，位于所述硅基底中，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，所述第一溝槽中形成有第一介質層，所述第一介質層為張應力介質層，所述第二溝槽中形成有第二介質層；柵堆疊，位于所述第一溝槽和第二溝槽包圍的硅基底上，其下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。
12.根據權利要求11所述的應力隔離溝槽半導體器件，其特征在于，所述第二介質層為低應力介質層。
13.根據權利要求12所述的應力隔離溝槽半導體器件，其特征在于，所述低應力介質層的應力不超過180Mpa。
14.根據權利要求12所述的應力隔離溝槽半導體器件，其特征在于，所述低應力介質層為低應力的氮化硅層、氧化硅層或二者的疊層結構。
15.根據權利要求11所述的應力隔離溝槽半導體器件，其特征在于，所述張應力介質層的張應力為至少lGPa。
16.根據權利要求11所述的應力隔離溝槽半導體器件，其特征在于，所述張應力介質層為張應力的氮化硅層、氧化硅層或二者的疊層結構。
17.根據權利要求11所述的應力隔離溝槽半導體器件，其特征在于，所述半導體器件為NMOS晶體管和/或PMOS晶體管。
全文摘要
一種應力隔離溝槽半導體器件及其形成方法，所述形成方法包括提供硅基底；在所述硅基底上形成第一溝槽和第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直；在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層；在所述第二溝槽中形成第二介質層；在所述第一溝槽和第二溝槽包圍的硅基底上形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為(100)，所述第一溝槽的延伸方向沿晶向(110)。本發(fā)明提高了器件的響應速度，改善了器件性能。
文檔編號H01L21/762GK102456576SQ201010527238
公開日2012年5月16日 申請日期2010年10月29日 優(yōu)先權日2010年10月29日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所