專利名稱：一種vdmos晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種MOS晶體管結(jié)構(gòu)，具體涉及VDMOS晶體管結(jié)構(gòu)，屬于半導(dǎo)體器件領(lǐng)域。
背景技術(shù)：
在半導(dǎo)體集成電路中，以雙擴散MOS晶體管為基礎(chǔ)的電路，簡稱DM0S，利用兩種雜質(zhì)原子的側(cè)向擴撒速度差，形成自對準的亞微米溝道，可以達到很高的工作頻率和速度。而 DMOS晶體管又可分為橫向DMOS晶體管(簡稱LDM0S)和垂直DMOS晶體管(VDMOS)兩種。 其中，垂直DMOS晶體管由于其良好的性能和高集成度，在半導(dǎo)體集成電路領(lǐng)域中得到越來越多的應(yīng)用。圖Ia為傳統(tǒng)VDMOS晶體管100剖面結(jié)構(gòu)示意圖。如圖Ia所示，垂直雙擴散MOS晶體管100在N+硅襯底110上生長一層N—外延層120，電子由N+源摻雜區(qū)104流經(jīng)溝道105 后改為垂直方向由襯底110流出。因此，漏電極101由硅片底面引出，硅片表面只有源電極 102和柵電極103，有利于提高集成度，其中，多晶硅柵130和外延層120之間有一柵氧化層 106，用于將多晶硅柵130和有源區(qū)隔開。圖Ib為VDMOS晶體管100單元結(jié)構(gòu)內(nèi)的寄生元件示意圖，圖Ic為VDMOS晶體管 100帶有寄生元件的等效電路圖，如Ib及圖Ic所示，漏極和源極短接時的輸入電容Ciss = Cgs+Cgd，柵極和源極短接時的輸出電容Coss = Cds+Cgd，而柵極和源極短接時的反向傳輸電容Crss = Cgd，其中，反向傳輸電容Crss通常指米勒電容(Miller Capacitance)，是影響器件電壓上升和回落時間以及開關(guān)延時的重要參數(shù)。由于具有相對較高的開關(guān)速度且需要的功率較低，MOS晶體管，特別是VDMOS晶體管在開關(guān)領(lǐng)域中被廣泛的使用。然而，MOS晶體管中的動態(tài)損耗占據(jù)了變換器總損失中較大的百分比，動態(tài)損耗與器件的上升和回落時間(rise and fall times)成正比，而器件的上升和回落時間又與器件的反向傳輸電容(即柵-漏電容)，即米勒電容(Miller Capacitance)成比例。如圖Ia所示，由于在VDMOS晶體管100中，其漏極101和柵極103 大面積交疊，會產(chǎn)生較大的柵-漏電容，因此，由此所引起的動態(tài)損耗在VDMOS晶體管中表現(xiàn)的尤為嚴重。在現(xiàn)有技術(shù)中，降低MOS晶體管柵-漏電容Cgd的方法通常有兩種一種方法是減小柵極、漏極的面積，但該方法會帶來較大的導(dǎo)通電阻Rds (on)，在增大開關(guān)損耗的同時，也會造成器件電流、電壓等其他性能的下降；另一種方法是降低柵極和漏極的相對接觸面積， 通常采用的手段是對柵極采用一定的屏蔽技術(shù)，從而減小柵-漏的相對電容，在中國專利 CN03817927. X中即提供了一包括一個屏蔽電極和一個開關(guān)電極的半導(dǎo)體柵結(jié)構(gòu)，該結(jié)構(gòu)雖在一定程度上降低了柵-漏的相對電容，但結(jié)構(gòu)涉及工藝步驟較多，制備方法較復(fù)雜，增加了 MOS晶體管的制造成本，此外，該結(jié)構(gòu)中涉及到多層電介質(zhì)層，其尺寸精度不易控制，對 MOS晶體管的其他性能及MOS器件之間的相互集成有一定影響。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，提供一種VDMOS晶體管結(jié)構(gòu)，有效降低MOS晶體管的柵-漏電容，從而降低開關(guān)過程中的動態(tài)損耗，提高器件性能。為解決上述技術(shù)問題，本發(fā)明提供的VDMOS晶體管結(jié)構(gòu)包括第一導(dǎo)電類型的半導(dǎo)體襯底，覆蓋半導(dǎo)體襯底表面的第一導(dǎo)電類型的外延層，位于外延層內(nèi)的第一導(dǎo)電類型的源摻雜區(qū)，位于外延層內(nèi)并環(huán)繞源摻雜區(qū)的、第二導(dǎo)電類型的溝道區(qū)，覆蓋外延層表面、 除源摻雜區(qū)外其他部分的柵氧化層，位于柵氧化層上表面且在水平方向上位于溝道區(qū)旁側(cè)的絕緣介質(zhì)層，覆蓋絕緣介質(zhì)層以及柵氧化層的多晶硅柵極，以及分別位于外延層表面和半導(dǎo)體襯底下表面的金屬源電極和漏電極，其中，絕緣介質(zhì)層通過等離子體增強化學(xué)氣相沉積方法(PECVD)淀積，其厚度D大于柵氧化層厚度。進一步的，柵氧化層厚度為500 A 1200 A。進一步的，絕緣介質(zhì)層為單一低介電常數(shù)絕緣介質(zhì)材料或任意幾種低介電常數(shù)絕緣介質(zhì)材料的疊層混合物。進一步的，絕緣介質(zhì)層為正硅酸乙酯(TEOS)。進一步的，絕緣介質(zhì)層的厚度D范圍為2500 A 5000入。進一步的，絕緣介質(zhì)層與溝道區(qū)在水平方向上具有一間隔，該間隔距離L為 1 μ m,當(dāng)絕緣介質(zhì)層與溝道區(qū)在水平方向上間隔為0時，二者在水平方向上相鄰接。作為較佳技術(shù)方案，第一半導(dǎo)體類型為N型，第二半導(dǎo)體類型為P型。作為可選技術(shù)方案，第一半導(dǎo)體類型為P型，第二半導(dǎo)體類型為N型。本發(fā)明的技術(shù)效果是，通過在溝道區(qū)旁側(cè)、柵氧化層上方通過等離子體增強化學(xué)氣相沉積(PECVD)方法引入一厚度較厚的絕緣介質(zhì)層，增加了多晶硅柵和外延層之間的相對距離，即相當(dāng)于增加了柵-漏電容兩極板間的距離，從而在不改變多晶硅柵面積、不增大器件導(dǎo)通電阻的前提下，減小了 VDMOS晶體管的柵-漏電容(即米勒電容)，大大縮短了 MOS晶體管在開關(guān)過程中對柵-漏電容的充放電時間，提高了 MOS晶體管的開關(guān)速度，降低其動態(tài)損耗，使器件性能有了很大提高。


圖Ia為傳統(tǒng)VDMOS晶體管結(jié)構(gòu)示意圖；圖Ib為VDMOS晶體管單元結(jié)構(gòu)內(nèi)寄生元件示意圖；圖Ic為VDMOS晶體管帶有寄生元件的等效電路圖；圖2為本發(fā)明提供的VDMOS晶體管結(jié)構(gòu)第一具體實施方式
示意圖；圖3為本發(fā)明提供的VDMOS晶體管結(jié)構(gòu)第二具體實施方式
示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面結(jié)合附圖對本發(fā)明作進一步的詳細描述。圖2為本發(fā)明提供的VDMOS晶體管第一具體實施方式
示意圖。如圖2所示，VDMOS晶體管200包括第一導(dǎo)電類型的半導(dǎo)體襯底210 ；
覆蓋在半導(dǎo)體襯底210表面的第一導(dǎo)電類型的外延層220 ；位于外延層220內(nèi)的第一導(dǎo)電類型的源摻雜區(qū)201和第二導(dǎo)電類型的溝道區(qū) 202 ；覆蓋外延層220表面、除源摻雜區(qū)201外其他部分的柵氧化層203 ；位于柵氧化層203上表面且在水平方向上位于溝道區(qū)202旁側(cè)的絕緣介質(zhì)層 205 ；覆蓋絕緣介質(zhì)層205以及柵氧化層203的多晶硅柵204 ；位于外延層220表面用于引出源電極211的金屬層208 ；位于多晶硅柵204表面用于引出柵電極213的金屬層209 ；以及位于半導(dǎo)體襯底210下表面用于引出漏電極212的金屬層207。其中，源摻雜區(qū)201位于外延層220內(nèi)且貼近其表面的位置，而溝道區(qū)202位于源摻雜區(qū)201下方且環(huán)繞整個源摻雜區(qū)201。在本具體實施方式
中，VDMOS晶體管200的多晶硅柵204的寬度W為10 μ m 20 μ m，且其側(cè)壁覆蓋有一層側(cè)間隙壁(Spacer) 206，該側(cè)間隙壁(Spacer) 206為由正硅酸乙酯(TEOS)熱分解淀積的無定形二氧化硅。在該VDMOS晶體管結(jié)構(gòu)200中，源摻雜區(qū)201 的寬度為6 μ m 8 μ m，柵氧化層203的厚度為500入 1200 A,絕緣介質(zhì)層205的厚度D 大于柵氧化層203的厚度，其厚度D范圍為2500 A 5000 A,且絕緣介質(zhì)層205與溝道區(qū) 202在水平方向上相鄰接。在本具體實施方式
中，VDMOS晶體管200所選用的半導(dǎo)體襯底210的摻雜濃度大于外延層220的摻雜濃度，源摻雜區(qū)201為重摻雜區(qū)域，其摻雜濃度約為lE21cm_3，大于外延層220的摻雜濃度；溝道區(qū)202為輕摻雜區(qū)域，其摻雜濃度約為lE17cm_3。此外，本具體實施方式
中所涉及的覆蓋多晶硅柵204側(cè)壁的側(cè)間隙壁(Spacer) 206用于定義源摻雜區(qū)201 的擴散區(qū)域，從而避免短溝道效應(yīng)的發(fā)生。該側(cè)間隙壁(Spacer) 206結(jié)構(gòu)的制備，可根據(jù)器件及工藝需要靈活設(shè)置。作為最佳實施例，第一半導(dǎo)體類型為N型，第二半導(dǎo)體類型為P型，VDMOS晶體管 200的多晶硅柵204寬度W為15 μ m，源摻雜區(qū)201寬度為7 μ m,柵氧化層203厚度為800 A, 絕緣介質(zhì)層205為低介電常數(shù)的絕緣介質(zhì)材料，本實施例中，絕緣介質(zhì)層205為二氧化硅含碳硅氧化物中的一種或二者疊加組成的疊層混合物，其厚度D為3000 A。此時，VDMOS晶體管200即為在N+摻雜的半導(dǎo)體襯底210上外延一 N-摻雜的外延層220，并在外延層220內(nèi)離子注入形成P-摻雜的體區(qū)(用于形成溝道區(qū)202)，之后在外延層220表面依次熱氧化生長一柵氧化層203、PECVD沉積形成一厚度D大于柵氧化層 203厚度的絕緣介質(zhì)層205，并刻蝕絕緣介質(zhì)層205使其位于溝道區(qū)202旁側(cè)，刻蝕柵氧化層203至暴露出外延層220表面用以定義源摻雜區(qū)201注入?yún)^(qū)域，隨后完成多晶硅柵204 的淀積并離子注入形成N++摻雜的源摻雜區(qū)201。VDMOS晶體管200中，柵氧化層203位于絕緣介質(zhì)層205與外延層220之間，該VDMOS晶體管結(jié)構(gòu)200為NMOS晶體管。該具體實施方式
中，VDMOS晶體管結(jié)構(gòu)200的柵-漏電容主要由位于多晶硅柵204 和半導(dǎo)體襯底210以及外延層220之間的柵氧化層203和絕緣介質(zhì)層205所造成的，在MOS 晶體管工作過程中，多晶硅柵204和N型摻雜的外延層220分別充當(dāng)電容器的兩金屬平板， 而位于二者之間的柵氧化層203和絕緣介質(zhì)層205則充當(dāng)位于兩金屬平板之間的高介電常數(shù)介質(zhì)，根據(jù)電容量的計算公式C = ^，其中A為電容極板面積；d為極板間距離；ε為
α
極板間所填充介質(zhì)的介電常數(shù)。在柵氧化層203與多晶硅柵204之間引入一厚度較厚、介電常數(shù)較低的絕緣介質(zhì)層205，即相當(dāng)于增大了電容極板多晶硅柵204和外延層220之間的距離，從而在不減小多晶硅柵204面積的前提下，既保證了較小的導(dǎo)通電阻，又減小了 MOS 晶體管的柵-漏電容(米勒電容)，減少了 MOS晶體管開關(guān)過程中對反向傳輸電容C s (即 Cgd)的充放電時間，從而減小了 MOS晶體管的上升和回落時間以及開關(guān)延時，大大降低了其動態(tài)損耗，使器件性能得到更進一步的提高。本發(fā)明還提供了 VDMOS晶體管第二具體實施方式
。圖3為本發(fā)明提供的VDMOS晶體管第二具體實施方式
示意圖。如圖3所示，VDMOS晶體管300包括第一導(dǎo)電類型的半導(dǎo)體襯底310 ；覆蓋在半導(dǎo)體襯底310表面的第一導(dǎo)電類型的外延層320 ；位于外延層320內(nèi)的第一導(dǎo)電類型的源摻雜區(qū)301和第二導(dǎo)電類型的溝道區(qū) 302 ；覆蓋外延層320表面、除源摻雜區(qū)301外其他部分的柵氧化層303 ；位于柵氧化層303上表面且在水平方向上位于溝道區(qū)302旁側(cè)的絕緣介質(zhì)層 305 ；覆蓋絕緣介質(zhì)層305以及柵氧化層303的多晶硅柵304 ；位于外延層320表面用于引出源電極311的金屬層308 ；位于多晶硅柵304表面用于引出柵電極313的金屬層309 ；以及位于半導(dǎo)體襯底310下表面用于引出漏電極312的金屬層307。其中，絕緣介質(zhì)層305材料為低介電常數(shù)的絕緣介質(zhì)材料，源摻雜區(qū)301位于外延層320內(nèi)且貼近其表面的位置，而溝道區(qū)302位于源摻雜區(qū)301下方且環(huán)繞整個源摻雜區(qū) 301。在本具體實施方式
中，VDMOS晶體管300的多晶硅柵304的寬度W為10 μ m 20 μ m，且其側(cè)壁覆蓋有一層側(cè)間隙壁(Spacer) 306，該側(cè)間隙壁(Spacer) 306為由正硅酸乙酯(TEOS)熱分解淀積的無定形二氧化硅。在該VDMOS晶體管結(jié)構(gòu)300中，源摻雜區(qū)301 的寬度為6 μ m 8 μ m，柵氧化層303的厚度為500丨人 1200 A,絕緣介質(zhì)層305的厚度D 大于柵氧化層303的厚度，其厚度D范圍為3000 A 3800 A，且絕緣介質(zhì)層305與溝道區(qū) 302在水平方向上具有一間隔，該間隔距離L為0 1 μ m。在本具體實施方式
中，VDMOS晶體管300所選用的半導(dǎo)體襯底310的摻雜濃度大于外延層320的摻雜濃度，源摻雜區(qū)301為重摻雜區(qū)域，其摻雜濃度約為lE21cm_3，大于外延層320的摻雜濃度；溝道區(qū)302為輕摻雜區(qū)域，其摻雜濃度約為lE17cm_3。此外，本具體實施方式
中所涉及的覆蓋多晶硅柵304側(cè)壁的側(cè)間隙壁(Spacer) 306用于定義源摻雜區(qū)301 的擴散區(qū)域，從而避免短溝道效應(yīng)的發(fā)生。該側(cè)間隙壁(Spacer) 306結(jié)構(gòu)的制備，可根據(jù)器件及工藝需要靈活設(shè)置。作為最佳實施例，第一半導(dǎo)體類型為P型，第二半導(dǎo)體類型為N型，VDMOS晶體管300的多晶硅柵304寬度W為17 μ m，源摻雜區(qū)301寬度為8 μ m，柵氧化層303厚度為1000 A，絕緣介質(zhì)層305為正硅酸乙酯(TEOS)，其厚度D為3500入,絕緣介質(zhì)層305與溝道區(qū)302在水平方向上間隔的距離L為0. 2 μ m 0. 8 μ m，更具體的，該距離L為0. 5 μ m。此時，VDMOS晶體管300即為在P+摻雜的半導(dǎo)體襯底310上外延一 P-摻雜的外延層320，并在外延層320內(nèi)離子注入形成N-摻雜的體區(qū)(用于形成溝道區(qū)302)，之后在外延層320表面依次熱氧化生長一柵氧化層303、PECVD沉積形成一厚度D大于柵氧化層 303厚度的絕緣介質(zhì)層305，并刻蝕絕緣介質(zhì)層305使其位于溝道區(qū)302旁側(cè)，刻蝕柵氧化層303至暴露出外延層320表面用以定義源摻雜區(qū)301注入?yún)^(qū)域，隨后完成多晶硅柵304 的淀積并離子注入形成P++摻雜的源摻雜區(qū)301。VDMOS晶體管300中，柵氧化層303位于絕緣介質(zhì)層305與外延層320之間，該VDMOS晶體管結(jié)構(gòu)300為PMOS晶體管。該具體實施方式
中，VDMOS晶體管結(jié)構(gòu)300的柵-漏電容主要由位于多晶硅柵304 和半導(dǎo)體襯底310以及外延層320之間的柵氧化層303和絕緣介質(zhì)層305所造成的，在MOS 晶體管工作過程中，多晶硅柵304和P型摻雜的外延層320分別充當(dāng)電容器的兩金屬平板， 而位于二者之間的柵氧化層303和絕緣介質(zhì)層305則充當(dāng)位于兩金屬平板之間的高介電常
數(shù)介質(zhì)，根據(jù)電容量的計算公式C = 4，其中A為電容極板面積；d為極板間距離；ε為
α
極板間所填充介質(zhì)的介電常數(shù)。在柵氧化層303與多晶硅柵304之間引入一厚度較厚、介電常數(shù)較低的絕緣介質(zhì)層305，即相當(dāng)于增大了電容極板多晶硅柵304和外延層320之間的距離，而本具體實施方式
中，絕緣介質(zhì)層305選用正硅酸乙酯(TEOS)，具有較低的介電常數(shù)，從而在不減小多晶硅柵304面積的前提下，既保證了較小的導(dǎo)通電阻，又減小了 MOS晶體管的柵-漏電容(米勒電容)，減少了 MOS晶體管開關(guān)過程中對反向傳輸電容Cres (即 Cgd)的充放電時間，從而減小了 MOS晶體管的上升和回落時間以及開關(guān)延時，大大降低了其動態(tài)損耗，使器件性能得到更進一步的提高。此外，PECVD方法沉積絕緣介質(zhì)層305，相比較傳統(tǒng)的熱氧化方法而言，在提供更好的介質(zhì)層質(zhì)量、更厚的介質(zhì)層厚度的同時，避免了對于半導(dǎo)體襯底210/310及外延層 220/320中硅的消耗，有效防止柵氧化層203/303及絕緣介質(zhì)層205/305在中間位置的凹陷。同時，在具體實施方式
二中，絕緣介質(zhì)層305與溝道區(qū)302在水平方向上保持一定距離的間隔，即絕緣介質(zhì)層305不覆蓋溝道區(qū)302，在VDMOS晶體管300中，溝道區(qū)302與多晶硅柵304之間仍只間隔一薄層?xùn)叛趸瘜?03，厚度較厚的絕緣介質(zhì)層305的引入，除減小MOS 晶體管300的柵-漏電容外，不會對器件其他性能產(chǎn)生任何影響，很好的保證了 VDMOS晶體管300的器件功能。在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的實施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說明書中所述的具體實施例。
權(quán)利要求
1.一種VDMOS晶體管，包括 第一導(dǎo)電類型的半導(dǎo)體襯底；第一導(dǎo)電類型的外延層，覆蓋所述半導(dǎo)體襯底上表面；第一導(dǎo)電類型的源摻雜區(qū)，位于所述外延層內(nèi)；第二導(dǎo)電類型的溝道區(qū)，位于所述外延層內(nèi)并環(huán)繞所述源摻雜區(qū)；柵氧化層，覆蓋所述外延層表面、除所述源摻雜區(qū)外的其他部分；金屬源電極，位于所述外延層表面且與所述源摻雜區(qū)相鄰接觸；金屬漏電極，位于所述半導(dǎo)體襯底下表面；其特征在于，所述VDMOS晶體管還包括絕緣介質(zhì)層，覆蓋部分所述柵氧化層且在水平方向位于所述溝道區(qū)旁側(cè)，所述絕緣介質(zhì)層采用等離子體增強化學(xué)氣相沉積方法淀積，其厚度大于所述柵氧化層厚度； 多晶硅柵，覆蓋所述絕緣介質(zhì)層以及所述柵氧化層。
2.根據(jù)權(quán)利要求1所述的VDMOS晶體管，其特征在于，所述柵氧化層的厚度為500A 1200 A。
3.根據(jù)權(quán)利要求1所述的VDMOS晶體管，其特征在于，所述絕緣介質(zhì)層為低介電常數(shù)絕緣介質(zhì)材料。
4.根據(jù)權(quán)利要求3所述的VDMOS晶體管，其特征在于，所述絕緣介質(zhì)層為二氧化硅或含碳硅氧化物或二者組成的疊層混合物。
5.根據(jù)權(quán)利要求3所述的VDMOS晶體管，其特征在于，所述絕緣介質(zhì)層為正硅酸乙酯。
6.根據(jù)權(quán)利要求3所述的VDMOS晶體管，其特征在于，所述絕緣介質(zhì)層厚度D為2500人 5000 A。
7.根據(jù)權(quán)利要求3所述的VDMOS晶體管，其特征在于，所述絕緣介質(zhì)層與所述溝道區(qū)在水平方向上具有一間隔。
8.根據(jù)權(quán)利要求7所述的VDMOS晶體管，其特征在于，所述絕緣介質(zhì)層與所述溝道區(qū)在水平方向上的間隔距離為0 1 μ m。
9.根據(jù)權(quán)利要求1 8任意一項所述的VDMOS晶體管，其特征在于，所述第一半導(dǎo)體類型為N型，所述第二半導(dǎo)體類型為P型。
10.根據(jù)權(quán)利要求1 8任意一項所述的VDMOS晶體管，其特征在于，所述第一半導(dǎo)體類型為P型，所述第二半導(dǎo)體類型為N型。
全文摘要
一種VDMOS晶體管，屬于半導(dǎo)體器件領(lǐng)域，包括半導(dǎo)體襯底、外延層、源摻雜區(qū)、溝道區(qū)、柵氧化層以及多晶硅柵，并在多晶硅柵與柵氧化層之間、水平方向位于溝道區(qū)旁側(cè)的位置通過PECVD方法沉積一厚度大于柵氧化層厚度的絕緣介質(zhì)層，該絕緣介質(zhì)層的引入，增加了多晶硅柵和外延層之間的相對距離，即增加了柵-漏電容兩極板間的距離，從而在不改變多晶硅柵面積、不增大器件導(dǎo)通電阻的情況下，有效減小了器件的柵-漏電容，大大縮短了MOS晶體管開關(guān)過程中對柵-漏電容的充放電時間，提高了MOS晶體管的開關(guān)速度，并降低其動態(tài)損耗，使器件性能有了很大提高。
文檔編號H01L29/78GK102456738SQ20101052749
公開日2012年5月16日 申請日期2010年10月29日 優(yōu)先權(quán)日2010年10月29日
發(fā)明者王顥 申請人:上海宏力半導(dǎo)體制造有限公司