專利名稱：集成電路元件與封裝組件的制作方法
技術領域：
本發(fā)明涉及一種集成電路的制造，特別是涉及一種在集成電路元件中的銅柱凸塊結(jié)構(gòu)。
背景技術：
現(xiàn)代的集成電路是由數(shù)百萬計的有源元件形成，例如晶體管與電容器，這些元件最初是互相隔絕的，但是之后會互相連接在一起，形成功能性的電路。典型的內(nèi)連線結(jié)構(gòu)包含橫向的內(nèi)連線，例如金屬線(導線)，以及垂直的內(nèi)連線，例如導孔與接點，內(nèi)連線對于現(xiàn)代集成電路的密度與性能的限制越來越具有決定性。在內(nèi)連線結(jié)構(gòu)的頂端上會形成接合墊 (bond pad)，并且接合墊在個別芯片的表面上會暴露出來，經(jīng)由接合墊可形成連接芯片至封裝基底或其他裸片的電性連接，接合墊可用在導線接合或倒裝芯片接合。倒裝芯片封裝技術使用凸塊建立芯片的輸入/輸出墊片(I/O pad)與基底或封裝體的導線架(lead frame)之間的電性接觸。在結(jié)構(gòu)上，凸塊實際上含有凸塊本身，以及位于凸塊與輸入/輸出墊片之間所謂的凸塊下金屬層(underbump metallurgy ;UBM)。凸塊下金屬層一般含有粘著層、阻擋層以及潤濕層(wetting layer)，依序排列在輸入/輸出墊片上。凸塊本身基于其使用的材料可分類為焊錫凸塊、金凸塊、銅柱凸塊以及具有混合金屬的凸塊。近年來，銅柱凸塊技術已經(jīng)被提出，其取代焊錫凸塊的使用，使得電子元件通過銅柱凸塊連接至基底，其可具有最小機率的凸塊架橋，因而達到較細微的間距，降低電路的電容負載，并且讓電子元件可在較高的頻率下執(zhí)行。銅柱凸塊倒裝芯片組件具有以下優(yōu)點(1)較佳的熱/電子性能，(2)較高的電流承載容積，(3)對于電子遷移具有較佳的阻抗，因此可延長凸塊的壽命，(4)在銅柱凸塊之間具有較小的鑄造空隙，較一致的間隙。此外，通過使用銅柱控制的焊錫散布，消除無鉛珠狀物的設計，可達到較低成本的基底。然而，銅在制造過程中容易氧化，氧化的銅柱會導致電子元件對基底的粘著性變差，較差的粘著性會導致較高的漏電流而造成嚴重的可靠度問題。氧化的銅柱也會導致底部填膠沿著底部填膠與銅柱之間的界面裂開，此裂縫可能會蔓延至底下的低介電常數(shù)介電層，或者蔓延至用于接合銅柱至基底的焊錫。并且，在凸塊下金屬層上進行濕蝕刻工藝期間，會產(chǎn)生等向性(isotropic)的蝕刻輪廓，此蝕刻在所有方向具有相同的蝕刻速率，導致蝕刻的凸塊下金屬層材料產(chǎn)生底切(undercutting)現(xiàn)象，此行為造成凸塊寬度損失，并且使得凸塊下金屬層的尺寸小于銅柱的尺寸，這會造成極低介電常數(shù)(extreme Iowk ；ELK)層產(chǎn)生較高機率的脫層(delamination ；ED)現(xiàn)象，底切會引發(fā)應力集中，進而造成銅柱側(cè)壁脫層以及凸塊裂開。因此，需要側(cè)壁保護層來避免銅氧化以及底切問題發(fā)生，但是傳統(tǒng)處理銅柱側(cè)壁的方法會有較高制造成本以及界面脫層問題。目前使用化學浸錫工藝(immersion tin process)在銅柱側(cè)壁上提供錫層，但是其仍然有制造成本、錫與底部填膠之間的粘著力，以及焊錫潤濕至側(cè)壁上的問題產(chǎn)生，其對于新世代芯片的微細間距封裝技術是一種挑戰(zhàn)。

發(fā)明內(nèi)容
為克服現(xiàn)有技術的缺陷，在一實施例中，提供集成電路元件，包括半導體基底，導電柱設置于半導體基底之上，具有側(cè)壁表面與上表面，凸塊下金屬層設置于半導體基底與導電柱之間，具有表面區(qū)域鄰接至導電柱的側(cè)壁表面且由側(cè)壁表面延伸，以及保護結(jié)構(gòu)設置于銅柱的側(cè)壁表面上與凸塊下金屬層的表面區(qū)域上，其中保護結(jié)構(gòu)由非金屬材料形成， 且導電柱由含銅層形成。在一實施例中，提供封裝組件，包括第一基底，凸塊結(jié)構(gòu)設置于第一基底上，其中凸塊結(jié)構(gòu)包括凸塊下金屬層設置于第一基底上，以及銅柱設置于凸塊下金屬層上，其中凸塊下金屬層具有表面區(qū)域鄰接至銅柱的側(cè)壁表面且由側(cè)壁表面延伸，非金屬保護結(jié)構(gòu)覆蓋銅柱的側(cè)壁表面以及凸塊下金屬層的表面區(qū)域，此外，還包括第二基底，以及接合焊錫層設置在第二基底與凸塊結(jié)構(gòu)之間。本發(fā)明能夠避免銅柱側(cè)壁被氧化，以及增加在銅柱側(cè)壁與后續(xù)形成的底部填膠材料之間的粘著力，避免在回焊制程工藝期間，焊錫濕潤至銅柱而圍繞凸塊下金屬層的周邊。為了讓本發(fā)明的上述目的、特征、及優(yōu)點能更明顯易懂，以下配合附圖，作詳細說明如下。


圖IA至圖IF顯示依據(jù)一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖。圖2A至圖2E顯示依據(jù)另一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖。圖3A至圖3E顯示依據(jù)另一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖。圖4A至圖4F顯示依據(jù)另一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖。主要附圖標記說明10 基底；12 凸塊下金屬層；14 第一凸塊下金屬層；16 第二凸塊下金屬層；16a 第二凸塊下金屬層的暴露部分；16a” 第二凸塊下金屬層的表面區(qū)域；18 掩模層；19 掩模層的開口；20 銅柱；20a 銅柱的上表面；20b 銅柱的側(cè)壁表面；22 保護層；22a 側(cè)壁保護結(jié)構(gòu)；
24、32、46、52 凸塊結(jié)構(gòu)；30 阻擋層；40 覆蓋層；40a 覆蓋層的上表面；40b 覆蓋層的側(cè)壁表面；42 第一金屬膜；44 第二金屬膜；50 焊錫層；50a 焊錫層的上表面；50b 焊錫層的側(cè)壁表面；50” 回焊的焊錫層；100 基底；102 接合焊錫層；104a、104b、104c、104d 接合結(jié)構(gòu)；200a、200b、200c、200d 封裝組件。
具體實施例方式在此所公開的實施例提供用于銅柱凸塊技術的側(cè)壁保護工藝，其中在銅柱凸塊側(cè)壁上的保護結(jié)構(gòu)是由多個非金屬材料層的其中至少一個所形成，例如介電材料層、高分子材料層或前述的組合。在整篇公開中所使用的名詞“銅柱凸塊”是關于凸塊結(jié)構(gòu)，包括由銅或銅合金形成導電柱。銅柱凸塊可以直接應用在倒裝芯片組件或其他類似的應用的電性墊片上或半導體芯片的重分布層上。在本發(fā)明實施例中使用附圖詳細說明本發(fā)明，如附圖所示，在附圖及說明書描述中盡可能地使用相同的標號來表示相同或相似的部分。在附圖中，實施例的形狀及厚度可能被擴大，以達到方便說明及清楚顯示的目的。說明書的描述直接關于依據(jù)此公開所形成的裝置的部分元件，或更直接關于與此裝置共同操作的元件。可以理解的是，這些元件沒有特定的形式，或者可使用各種形式來描繪。再者，當一層被稱為在另一層上或在基底上時， 這一層可以是直接在其他層上或在基底上，或者也可存在介于中間的其他層。在整篇說明書中所提及的“一實施例”表示與此實施例有關的特定特征、結(jié)構(gòu)或特性是被包含在至少一實施例中。因此，在整篇說明書中所提及的“在一實施例中”不需要是指相同的實施例。另外，特定的特征、結(jié)構(gòu)或特性可以在一個或更多實施例中以任何適合的方式結(jié)合，可以理解的是，以下配合的附圖并非按尺寸繪制，這些附圖僅用于說明本發(fā)明。圖IA至圖IF顯示依據(jù)一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖。參閱圖1A，其顯示用在半導體集成電路制造上的半導體基底10的剖面示意圖， 并且集成電路可以在基底內(nèi)以及/或基底上形成。半導體基底被定義成包括半導體材料的任何結(jié)構(gòu)，其包含但不限定于巨塊硅(bulk silicon)、半導體晶片、硅覆蓋絕緣層(silicon-on-insulator ;S0I)基底或硅鍺基底，其他的半導體材料包含使用第三族 (group III)、第四族(group IV)以及第五族(group V)元素的材料?；?0還可包括多個隔絕特征(未繪出)，例如淺溝槽隔絕(shallow trench isolation :STI)特征或硅的局部氧化(local oxidation of silicon :11)0) 特征，隔絕特征可以被定義并且隔絕各種微電子元件(未繪出)。各種微電子元件可以在包含晶體管的基底10內(nèi)形成，晶體管例如為金屬氧化物半導體場效晶體管(metal oxide semiconductor field effect transistor ； MOSFET)、5l#^MfUL 帛# (complementary metal oxidesemiconductor ；CMOS) 晶體管、雙載流子結(jié)晶體管(bipolar junction transistor :BJT)、高電壓晶體管、高頻晶體管、P通道以及/或η通道場效晶體管(PFETs/NFETs)等。此外，基底10還可包含電阻器、二極管、電容器、電感器、熔線以及其他合適的元件?？蓪嵤└鞣N工藝形成各種微電子元件，包含沉積、蝕刻、離子注入、光刻、退火以及其他合適的工藝。這些微電子元件互相連接形成集成電路元件，例如邏輯元件、存儲器元件(如靜態(tài)隨機存取存儲器(SRAM))、 射頻(radio frequency ；RF)元件、輸入/輸出(input/output ；I/O)元件、系統(tǒng)單芯片 (system-on-chip ；S0C)元件、前述的組合以及其他合適類型的元件。基底10還包含在集成電路之上的層間介電層以及金屬結(jié)構(gòu)，在金屬結(jié)構(gòu)內(nèi)的層間介電層包含低介電常數(shù)介電材料、未摻雜硅玻璃(undoped silicateglass ;USG)、氮化硅、氮氧化硅或其他常用的材料。低介電常數(shù)介電材料的介電常數(shù)值可低于約3. 9或低于約2. 8。在金屬結(jié)構(gòu)中的金屬線可由銅或銅合金形成，本領域普通技術人員當可了解金屬層的詳細形成方式。墊片區(qū)(未繪出)是形成在頂端層間介電層內(nèi)的頂端金屬層， 其為導電路線的一部分，并且如果需要，其具有經(jīng)由平坦化工藝，例如化學機械研磨工藝 (chemicalmechanical polishing ；CMP)處理過的暴露表面。適用于墊片區(qū)的材料可包含但不限定于例如銅(Cu)、鋁(Al)、鋁銅(AlCu)、銅合金、或其他可動的導電材料。墊片區(qū)可用在接合工藝中，連接個別芯片中的集成電路至外部特征?；?0還包含鈍化層(passivation layer)(未繪出)形成在墊片區(qū)之上，且暴露出一部分的墊片區(qū)，用于后續(xù)的銅柱凸塊工藝。鈍化層由非有機材料形成，其選自于未摻雜硅玻璃(USG)、氮化硅、氮氧化硅、氧化硅以及前述的組合。另外，鈍化層可由高分子層形成，例如環(huán)氧化物(印oxy)、聚酰亞胺(polyimide)、苯環(huán)丁烯(benzocyclobutene ；BCB)、聚苯惡唑(polybenzoxazole ;ΡΒ0)以及類似的材料，也可以使用其他相對軟性，通常是有機的介電材料。圖IA顯示凸塊下金屬層(under-bump-metalIurgy ；UBM) 12的形成，包含在基底 10上的第一凸塊下金屬層14以及第二凸塊下金屬層16。例如，凸塊下金屬層12在墊片區(qū)暴露出來的部分上形成，且延伸至一部分的鈍化層。第一凸塊下金屬層14也稱為擴散阻擋層或膠層(glue layer)，由鈦(titanium)、鉭(tantalum)、氮化鈦、氮化鉭或類似的材料制成，可通過物理氣相沉積(PVD)或濺鍍的方式形成。第一凸塊下金屬層14沉積的厚度介于約500人至2000A之間，例如厚度約為1000A。第二凸塊下金屬層16是通過物理氣相沉積 (PVD)或濺鍍方式形成在第一凸塊下金屬層14上的銅層，第二凸塊下金屬層16可由銅合金形成，其包含銀、鉻、鎳、錫、金以及前述的組合。第二凸塊下金屬層16沉積的厚度介于約 500A至IOOOOA之間，例如厚度約為5000A。接著，在凸塊下金屬層12上提供掩模層18，并且將掩模層18圖案化，形成開口 19，暴露出一部分的凸塊下金屬層12，定義出用于形成銅柱凸塊(Cupillar bump)的視窗，掩模層18可以是干膜或光致抗蝕劑膜。然后，在開口 19內(nèi)利用焊錫濕潤性(solderwettability)部分地或完全地填充導電材料。在一實施例中，在開口 19內(nèi)形成銅層20接觸凸塊下金屬層12，銅層20大抵上包含純元素銅、含有不可避免的雜質(zhì)的銅以及含有少量元素的銅合金，例如含有鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉬、鎂、鋁或鋯的銅合金。銅層20 的形成方法可包含濺鍍、印刷、電鍍、無電電鍍以及常用的化學氣相沉積(CVD)法，例如利用電化學電鍍(electro-chemical plating ；ECP)形成銅層20。在一示范性實施例中，銅層 20的厚度大于25 μ m。在另一示范性實施例中，銅層20的厚度大于40 μ m，例如銅層20的厚度可介于約40-50 μ m之間，或者介于約40-70 μ m之間，雖然其厚度也可以更大或更小。參閱圖1B，將掩模層18移除，暴露出銅層20以及凸塊下金屬層12的表面部分，銅層20從凸塊下金屬層12突出，之后稱為銅柱20，其具有上表面20a與側(cè)壁表面20b。詳細地，在移除掩模層18之后，銅柱20的上表面20a與側(cè)壁表面20b暴露出來，并且第二凸塊下金屬層16鄰接側(cè)壁表面20b的表面部分16a也暴露出來。在此例中，掩模層18是干膜，可以使用堿性溶液移除。如果掩模層20是由光致抗蝕劑形成，則可以使用丙酮(acetone)、N_甲基吡咯烷酮(η-methyl pyrrolidone ;NMP)、二甲基亞砜(dimethyl sulfoxide ;DMS0)、二甘醇胺(aminoethoxy ethanol)以及類似的溶劑移除。然后，如圖IC所示，在所產(chǎn)生的結(jié)構(gòu)上形成保護層22，例如通過全面性沉積 (blanket deposition)方式形成。詳細地，沉積保護層22覆蓋銅柱20的上表面20a與側(cè)壁表面20b，以及第二凸塊下金屬層16的暴露部分16a。保護層22是非金屬材料層，例如介電材料層、高分子材料層或前述的組合。保護層22可以是單一材料層或多層結(jié)構(gòu)，保護層22 的厚度介于約500A至10000人之間。在一實施例中，保護層22是介電材料層，由氮化硅、氧化硅、氮氧化硅、碳化硅、氧化硅與氮化硅的交錯層或前述的組合形成，通過各種沉積技術， 包含熱氧化法、低壓化學氣相沉積法(low-pressure chemical vapordeposition ；LPCVD)、 常壓化學氣相沉禾只法(atmospheric-pressure chemicalvapor deposition ；APCVD)或等離子體增強型化學氣相沉積法(plasma-enhanced chemical vapor deposition ；PECVD)形成。在一實施例中，保護層22是高分子材料層，由高分子形成，例如環(huán)氧化物(epoxy)、聚酰亞胺(polyimide)、苯環(huán)丁烯(BCB)、聚苯惡唑(PBO)以及類似的材料，也可以使用其他相對軟性，通常是有機的介電材料。高分子材料層是軟性的，因此具有降低在基底的個別部分上的固有應力的功能。此外，高分子層很容易以數(shù)十微米的厚度形成。接著，參閱圖1D，保護層22的中央?yún)^(qū)域被蝕刻，留下沿著側(cè)壁表面20b的部分，形成側(cè)壁間隙壁22a，也稱為側(cè)壁保護結(jié)構(gòu)22a。在此步驟，覆蓋銅柱20的上表面20a的保護層22被移除，并且覆蓋第二凸塊下金屬層16的暴露部分16a的保護層22被部分地移除， 留下沿著表面區(qū)域16a”鄰接側(cè)壁表面20b的部分。在光刻與掩模技術以及干蝕刻工藝上的進步，例如反應式離子蝕刻法(reactive ion etch ；RIE)及其他等離子體蝕刻工藝，可產(chǎn)生側(cè)壁間隙壁22a。之后，參閱圖1E，使用產(chǎn)生的結(jié)構(gòu)2 作為掩模，將凸塊下金屬層12蝕刻，暴露出底下的基底10。在一示范性實施例中，蝕刻凸塊下金屬層12的步驟為干蝕刻或濕蝕刻， 例如使用氨酸(ammonia-based acid)進行的等向性濕蝕刻(通常稱為快速蝕刻(flash etching)，因為其時間短暫)，或者干蝕刻工藝，例如標準的反應式離子蝕刻法(RIE)程序。 由于在凸塊下金屬層的蝕刻工藝之前，側(cè)壁保護結(jié)構(gòu)2 在第二凸塊下金屬層16的表面區(qū)域16a”上形成，因此在相同的剖面上測量，圖案化凸塊下金屬層12的寬度(Wubm)會大于銅
7柱20的寬度(Wpillm)。至于圖案化凸塊下金屬層12，其第一凸塊下金屬層14與第二凸塊下金屬層16具有相同尺寸。完成的凸塊結(jié)構(gòu)M包含銅柱20、在銅柱20底下的圖案化凸塊下金屬層12，以及覆蓋側(cè)壁表面20b與表面區(qū)域16a”的側(cè)壁保護結(jié)構(gòu)22a。然后，基底10被切割并封裝在封裝基底或另一裸片上，并利用錫球或銅凸塊固定在封裝基底或其他裸片的墊片上。圖IF顯示倒裝芯片組件(flip-chip assembly)的一示范性實施例的剖面示意圖，在圖IE中顯示的結(jié)構(gòu)被顛倒翻轉(zhuǎn)并貼附至在底部的另一基底100上?；?00可以是封裝基底、電路板(例如印刷電路板(PCB))或其他合適的基底。凸塊結(jié)構(gòu)M接觸基底100的各種導電附著點，例如接觸墊以及/或?qū)Ь€上的接合焊錫層102，形成接合結(jié)構(gòu)10 耦接兩個基底10與100。接合焊錫層102可以是共晶焊料(eutectic solder) 材料，包含錫、鉛、銀、銅、鎳、鉍或前述的組合的合金。示范性的耦接工藝包含助焊劑應用(fluxapplication)、芯片放置(chip placement)、熔融焊錫接點回焊(reflow of meltingsolder joint)以及助焊劑殘余物清潔。集成電路基底10、接合結(jié)構(gòu)10 以及其他基底100可稱為封裝組件200a，或者在此實施例中，稱為倒裝芯片封裝組件。此公開在銅柱側(cè)壁上提供由非金屬材料形成的側(cè)壁保護結(jié)構(gòu)，避免銅柱側(cè)壁被氧化，以及避免在凸塊下金屬層的蝕刻工藝期間產(chǎn)生底切而造成損害，并且增加在銅柱側(cè)壁與后續(xù)形成的底部填膠材料之間的粘著力，因此可以解決從銅柱側(cè)壁產(chǎn)生的剝離或脫層問題。非金屬側(cè)壁保護結(jié)構(gòu)可確保銅柱側(cè)壁具有垂直的輪廓，調(diào)整基底應力以及避免在回焊工藝期間，焊錫濕潤至銅柱而圍繞凸塊下金屬層的周邊，因此其可以應用在微細間距的凸塊架構(gòu)。圖2A至圖2E顯示依據(jù)另一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖，其中與圖IA至圖IF的描述相同或相似的部分的說明將會省略。參閱圖2A，其顯示在剝除掩模層18之后，在銅柱20與凸塊下金屬層12上形成阻擋層30。在一實施例中，阻擋層30覆蓋銅柱20的上表面20a與側(cè)壁表面20b，以及第二凸塊下金屬層16的暴露部分16a。阻擋層30作為擴散阻擋層，避免銅柱20的銅擴散至接合材料例如焊錫中，接合材料用于接合基底10至外部特征。阻擋層30也可稱為保護層，抗氧化層或氧化物抵抗層，用于避免銅柱20的表面20a與20b在后續(xù)工藝期間氧化。阻擋層 30可通過選擇性的熱化學氣相沉積法在空出的表面上形成，阻擋層30可以是含銅材料層， 包含在周期表中所列的第三族元素、第四族元素、第五族元素或前述的任何組合。在一實施例中，含銅材料層可包含但不限定于硼(B)、鍺(Ge)、硅(Si)、碳(C)、氮(N)、磷(P)或前述的組合。在一些實施例中，含銅材料層是CuGeN層、CuGe層、CuSi層、CuSiN層、CuSiGeN 層、CuN層、CuP層、CuC層、CuB層或前述的組合，使用選擇性的化學氣相沉積法，利用含有 B、Ge、Si、C、N、P或前述的組合的氣體(例如B2H6, CH4, SiH4, GeH4、NH3> PH3)形成。在形成 CuGeN層的例子中，先實施去氧化處理步驟(NH3處理)，接著進行GeH4化學氣相沉積工藝。 阻擋層30變成擴散阻擋層，使得銅在后續(xù)的接合工藝中不易與焊錫起化學變化，因此介金屬化合物(IMC)的形成可以被控制，變得更薄且更均勻。因為其形成方式類似擴散工藝，阻擋層30的厚度是薄的，在一實施例中，阻擋層30的厚度小于或等于lOnm。參閱圖2B，在阻擋層30上形成保護層22，例如通過全面性沉積方式形成。保護層22是非金屬材料層，例如介電材料層、高分子材料層或前述的組合。保護層22可以是單一材料層或多層結(jié)構(gòu)。在一實施例中，保護層22是介電材料層，由氮化硅、氧化硅、氮氧化硅、 碳化硅、氧化硅與氮化硅的交錯層或前述的組合形成。在一實施例中，保護層22是高分子材料層，由高分子形成，例如環(huán)氧化物(印oxy)、聚酰亞胺(polyimide)、苯環(huán)丁烯(BCB)、聚苯惡唑(PBO)以及類似的材料。接著，參閱圖2C，保護層22的中央?yún)^(qū)域被蝕刻，留下沿著側(cè)壁表面20b的部分，形成側(cè)壁間隙壁22a，也稱為側(cè)壁保護結(jié)構(gòu)22a。在此步驟，覆蓋銅柱20的上表面20a的保護層22被移除，并且覆蓋第二凸塊下金屬層16的暴露部分16a的保護層22被部分地移除， 留下在表面區(qū)域16a”的上鄰接側(cè)壁表面20b的部分。在此步驟中，阻擋層30可繼續(xù)留在銅柱20的上表面20a與第二凸塊下金屬層16的部分16a上。然后，如圖2D所示，使用產(chǎn)生的結(jié)構(gòu)2 作為掩模，對阻擋層30與凸塊下金屬層 12進行蝕刻，暴露出底下的基底10。在此步驟中，從上表面20a與一部分的區(qū)域16上移除阻擋層30，所完成的凸塊結(jié)構(gòu)32包含銅柱20、在銅柱20底下的凸塊下金屬層12、在側(cè)壁表面20b與表面區(qū)域16a”之上的側(cè)壁保護結(jié)構(gòu)22a，以及夾在側(cè)壁保護結(jié)構(gòu)22a、側(cè)壁表面 20b與表面區(qū)域16a”之間的阻擋層30。參閱圖2E，基底10被顛倒翻轉(zhuǎn)并貼附至在底部的另一基底100上。凸塊結(jié)構(gòu)32 接觸基底100的各種導電附著點，例如在接觸墊以及/或?qū)Ь€上的接合焊錫層102，形成接合結(jié)構(gòu)104b耦接兩個基底10與100。接合焊錫層102可以是共晶焊料(eutectic solder) 材料，包含錫、鉛、銀、銅、鎳、鉍或前述的組合的合金。集成電路基底10、接合結(jié)構(gòu)104b以及其他基底100可稱為封裝組件200b，或者在此實施例中，稱為倒裝芯片封裝組件。此公開在側(cè)壁保護結(jié)構(gòu)與銅柱側(cè)壁之間提供含有銅與鍺的阻擋層，其可以進一步避免銅柱側(cè)壁被氧化，以及增加在銅柱側(cè)壁與后續(xù)形成的底部填膠材料之間的粘著力，避免在回焊工藝期間，焊錫濕潤至銅柱而圍繞凸塊下金屬層的周邊，并且阻擋層不會對阻抗 (resistance ；Rs)有太多的損害。圖3A至圖3E顯示依據(jù)另一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖，其中與圖IA至圖IF的描述相同或相似的部分的說明將會省略。參閱圖3A，其顯示在掩模層18的開口 19內(nèi)形成銅層20之后，在銅層20的上表面 20a上形成覆蓋層40，覆蓋層40可作為阻擋層，避免銅柱內(nèi)的銅擴散至接合材料例如焊錫合金中，接合材料用于接合基底10至外部特征，避免銅擴散可以增加封裝的可靠度與接合強度。覆蓋層40可包含鎳(Ni)、錫(Sn)、錫鉛(SnPb)、金(Au)、銀(Ag)、鈀(Pd)、銦(In)、 鎳-鈀-金(NiPdAu)、鎳金(NiAu)、其他相似的材料或通過電鍍法沉積的合金。覆蓋層40 的厚度約為1至10 μ m，在一些實施例中，覆蓋層40為多層結(jié)構(gòu)，包含第一金屬膜42與第二金屬膜44。第一金屬膜42可包含Ni、Au、Pd、Ni基合金、Au基合金或Pd基合金。第二金屬膜44可包含Ni、Au、Pd、Ni基合金、Au基合金或Pd基合金。在一實施例中，第一金屬膜 42是Ni膜，且第二金屬膜44是Au膜。第一金屬膜42與第二金屬膜44的每個厚度約為1 至 5 μ m0接著，如圖;3B所示，將掩模層18移除，暴露出側(cè)壁表面20b與區(qū)域16a，以及上表面40a。在此步驟中，覆蓋層40的側(cè)壁表面40a也暴露出來。然后，如圖3C所示，在產(chǎn)生的結(jié)構(gòu)上形成保護層22，覆蓋覆蓋層40、銅柱20的側(cè)壁表面20b以及第二凸塊下金屬層16 的暴露部分16a。在實施光刻與掩模技術以及干蝕刻工藝之后，產(chǎn)生側(cè)壁保護結(jié)構(gòu)22a，借此暴露出覆蓋層40的上表面40a。然后使用產(chǎn)生的結(jié)構(gòu)2 作為掩模，蝕刻凸塊下金屬層 12，暴露出底下的基底10，如圖3D所示。完成的凸塊結(jié)構(gòu)46包含銅柱20、在銅柱20底下的圖案化凸塊下金屬層12，以及覆蓋側(cè)壁表面40b與20b以及表面區(qū)域16a”的側(cè)壁保護結(jié)構(gòu)22a。然后，基底10被切割并封裝在封裝基底或另一裸片上，并利用錫球或銅凸塊固定在封裝基底或其他裸片的墊片上。參閱圖3E，基底10被顛倒翻轉(zhuǎn)并貼附至在底部的另一基底100上。凸塊結(jié)構(gòu)46 接觸基底100的各種導電附著點，例如在接觸墊以及/或?qū)Ь€上的接合焊錫層102，形成接合結(jié)構(gòu)l(Mc耦接兩個基底10與100。集成電路基底10、接合結(jié)構(gòu)l(Mc以及其他基底100 可稱為封裝組件200c，或者在此實施例中，稱為倒裝芯片封裝組件。圖4A至圖4F顯示依據(jù)另一示范性實施例，在集成電路制造過程的各階段中，半導體元件的一部分的剖面示意圖，其中與圖3A至圖3E的描述相同或相似的部分的說明將會省略。參閱圖4A，其顯示在銅層20上形成覆蓋層40之后，在覆蓋層40的上表面40a形成焊錫層50。焊錫層50可由Sn、SnAg, Sn-Pb, SnAgCu(具有Cu重量百分比小于0. 3% )、 SnAgZn, SnZn, SnBi-In, Sn-In, Sn-Au, SnPb, SnCu, SnZnIn 或 SnAgSb 等制成，通過電鍍工藝形成。在一實施例中，焊錫層50是無鉛焊錫層，針對無鉛焊錫系統(tǒng)，焊錫層是Ag含量控制在低于3. 0重量百分比的SnAg，例如，無鉛焊錫層是Ag含量控制在約2. 5重量百分比的 SnAg0接著，如圖4B所示，將掩模層18剝除，暴露出側(cè)壁表面40b與20b以及區(qū)域16a， 在此步驟中，焊錫層50的上表面50a與側(cè)壁表面50a也暴露出來。之后，如圖4C所示，在產(chǎn)生的結(jié)構(gòu)上形成保護層22，覆蓋焊錫層50、覆蓋層40、銅柱20的側(cè)壁表面20b以及第二凸塊下金屬層16的暴露部分16a。在實施光刻與掩模技術以及干蝕刻工藝之后，產(chǎn)生如圖 4D所示的側(cè)壁保護結(jié)構(gòu)22a，借此暴露出焊錫層50的上表面50a。然后使用產(chǎn)生的結(jié)構(gòu)2 作為掩模，蝕刻凸塊下金屬層12，暴露出底下的基底10。參閱圖4E，對焊錫層50上進行回焊工藝，在覆蓋層40上形成回焊的焊錫層50”， 所完成的凸塊結(jié)構(gòu)52包含銅柱20、在銅柱20上的覆蓋層40、在覆蓋層40上回焊的焊錫層 50”、在銅柱20底下的圖案化凸塊下金屬層12，以及覆蓋側(cè)壁表面40b與20b以及表面區(qū)域 16a”的側(cè)壁保護結(jié)構(gòu)22a。然后，基底10被切割并封裝在封裝基底或另一裸片上，并利用錫球或銅凸塊固定在封裝基底或其他裸片的墊片上。參閱圖4F，基底10被顛倒翻轉(zhuǎn)并貼附至在底部的另一基底100上。凸塊結(jié)構(gòu)52 接觸基底100的各種導電附著點，例如在接觸墊以及/或?qū)Ь€上的接合焊錫層102，形成接合結(jié)構(gòu)104d耦接兩個基底10與100。集成電路基底10、接合結(jié)構(gòu)104d以及其他基底100 可稱為封裝組件200d，或者在此實施例中，稱為倒裝芯片封裝組件。雖然本發(fā)明已公開較佳實施例如上，然其并非用以限定本發(fā)明，本領域普通技術人員當可了解，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許更動與潤飾。因此，本發(fā)明的保護范圍當視所附的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種集成電路元件，包括一半導體基底；一導電柱，設置于該半導體基底之上，具有一側(cè)壁表面與一上表面； 一凸塊下金屬層，設置于該半導體基底與該導電柱之間，具有一表面區(qū)域鄰接至該導電柱的該側(cè)壁表面且由該側(cè)壁表面延伸；以及一保護結(jié)構(gòu)，設置于該銅柱的該側(cè)壁表面上與該凸塊下金屬層的該表面區(qū)域上， 其中該保護結(jié)構(gòu)由非金屬材料形成，且該導電柱由含銅層形成。
2.根據(jù)權(quán)利要求1所述的集成電路元件，其中該保護結(jié)構(gòu)包括一介電層、一高分子層或前述的組合的其中至少一個。
3.根據(jù)權(quán)利要求2所述的集成電路元件，其中該保護結(jié)構(gòu)包括氮化硅層、聚酰亞胺層或前述的組合的其中至少一個。
4.根據(jù)權(quán)利要求1所述的集成電路元件，其中該凸塊下金屬層包括一第一凸塊下金屬層設置在該半導體基底上，以及一第二凸塊下金屬層設置在該第一凸塊下金屬層上，其中該第一凸塊下金屬層與該第二凸塊下金屬層具有相同的尺寸。
5.根據(jù)權(quán)利要求1所述的集成電路元件，還包括一阻擋層，為一含銅材料層，包括Ge、 Si、N或前述的組合，該阻擋層設置在該導電柱與該保護結(jié)構(gòu)之間或設置在該凸塊下金屬層與該保護結(jié)構(gòu)之間。
6.根據(jù)權(quán)利要求1所述的集成電路元件，還包括一Ni層、一 Au層或一焊錫層設置在該導電柱的該上表面上。
7.一種封裝組件，包括一第一基底；一凸塊結(jié)構(gòu)，設置于該第一基底上， 其中該凸塊結(jié)構(gòu)包括一凸塊下金屬層，設置于該第一基底上；以及一銅柱，設置于該凸塊下金屬層上，其中該凸塊下金屬層具有一表面區(qū)域鄰接至該銅柱的一側(cè)壁表面且由該側(cè)壁表面延伸；一非金屬保護結(jié)構(gòu)，覆蓋該銅柱的該側(cè)壁表面以及該凸塊下金屬層的該表面區(qū)域； 一第二基底；以及一接合焊錫層，設置于該第二基底與該凸塊結(jié)構(gòu)之間。
8.根據(jù)權(quán)利要求7所述的封裝組件，其中該非金屬保護結(jié)構(gòu)包括一介電層、一高分子層或前述的組合的其中至少一個。
9.根據(jù)權(quán)利要求7所述的封裝組件，還包括一阻擋層設置在該凸塊下金屬層、該非金屬保護結(jié)構(gòu)與該銅柱之間，其中該阻擋層為一含銅材料層，包括Ge、Si、N或前述的組合。
10.根據(jù)權(quán)利要求7所述的封裝組件，還包括一Ni層、一 Au層或一焊錫層設置在該銅柱的一上表面上。
全文摘要
本發(fā)明提供一種集成電路元件與封裝組件，集成電路元件包括半導體基底；導電柱，設置于半導體基底之上，具有側(cè)壁表面與上表面；凸塊下金屬層，設置于半導體基底與導電柱之間，具有一表面區(qū)域鄰接至導電柱的側(cè)壁表面且由側(cè)壁表面延伸；以及保護結(jié)構(gòu)，設置于銅柱的該側(cè)壁表面上與凸塊下金屬層的表面區(qū)域上，其中保護結(jié)構(gòu)由非金屬材料形成，且導電柱由含銅層形成。本發(fā)明的側(cè)壁保護結(jié)構(gòu)，覆蓋凸塊結(jié)構(gòu)的側(cè)壁表面的至少一部分，在銅柱側(cè)壁上以及凸塊下金屬層的表面區(qū)域上的保護結(jié)構(gòu)由至少一非金屬材料層形成，例如介電材料層、高分子材料層或前述的組合。本發(fā)明能夠避免銅柱側(cè)壁被氧化，以及增加在銅柱側(cè)壁與后續(xù)形成的底部填膠材料之間的粘著力。
文檔編號H01L23/00GK102237317SQ201010527780
公開日2011年11月9日 申請日期2010年10月28日 優(yōu)先權(quán)日2010年4月29日
發(fā)明者劉重希, 吳逸文, 林正忠, 黃見翎 申請人:臺灣積體電路制造股份有限公司