專(zhuān)利名稱(chēng)：具有失能電路的存儲(chǔ)器及使存儲(chǔ)器失能的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器，更明確地說(shuō)，有關(guān)于一種具有失能電路的存儲(chǔ)器，可于該 存儲(chǔ)器為不良品時(shí)使該存儲(chǔ)器失能。
背景技術(shù)：
隨著集成電路工藝技術(shù)的發(fā)展以及元件密度的提升，目前一個(gè)應(yīng)用在存儲(chǔ)器的晶 圓(wafer)上已可同時(shí)生產(chǎn)多個(gè)內(nèi)含數(shù)百萬(wàn)個(gè)電子元件的晶粒(die)。通常在這些晶粒的 制作過(guò)程中，會(huì)先進(jìn)行一晶圓工藝，對(duì)晶圓上的部分芯片或全部芯片同時(shí)進(jìn)行沉積、光刻或 蝕刻等工藝。晶圓制作完成后，再進(jìn)行如切割及封裝等后段工藝。
一般而言，制作完成的晶圓在經(jīng)封裝(package)前，需對(duì)晶圓上每一個(gè)晶粒進(jìn)行 各項(xiàng)電性功能的測(cè)試，以判斷是否有損壞的晶粒同時(shí)確保其出廠時(shí)功能上的完整性。晶圓 針測(cè)(Circuit Probe, CP)可分辨出晶圓上每一個(gè)晶粒是否為好品或壞品(Not-Good，NG)， 舉例來(lái)說(shuō)，當(dāng)晶粒經(jīng)測(cè)試后發(fā)現(xiàn)性能不符規(guī)格或功能錯(cuò)誤等狀況時(shí)，該晶粒即歸類(lèi)為壞品。
由于一般晶圓制造廠與封裝廠為不同廠商或甚至在不同地域、國(guó)家，因此晶圓制 造廠通常并不會(huì)繼續(xù)進(jìn)行后段工藝，而是交給下游的封裝廠。芯片制造廠在將晶圓出貨給 封裝廠時(shí)會(huì)一并附上對(duì)應(yīng)的晶圓圖(wafer map)，以提供封裝廠晶粒好品和壞品的分布位 置以及相關(guān)數(shù)據(jù)。封裝廠便可據(jù)以省略將晶粒壞品封裝的步驟。但，封裝廠在封裝過(guò)程仍很 有可能誤將晶粒壞品一并封裝。雖然封裝測(cè)試(Final Test, FT)的標(biāo)準(zhǔn)較晶圓針測(cè)嚴(yán)格， 但封裝后的晶粒壞品仍有通過(guò)封裝測(cè)試的風(fēng)險(xiǎn)。再者，由于晶粒壞品在進(jìn)行封裝測(cè)試時(shí)已 經(jīng)過(guò)封裝程序成為存儲(chǔ)器的集成電路antegrated Circuit, IC)，因此就算封裝測(cè)試成功 過(guò)濾出晶粒壞品，仍會(huì)對(duì)成品率，測(cè)試效率及工藝/測(cè)試成本造成顯著影響。發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種具有失能電路的存儲(chǔ)器。
本發(fā)明提供一種存儲(chǔ)器。該存儲(chǔ)器包含一存儲(chǔ)器陣列以及一失能電路。該存儲(chǔ)器 陣列包含一數(shù)據(jù)輸出端以及一輸出致能端。該失能電路耦接于該數(shù)據(jù)輸出端與該輸出致能 端。該失能電路包含一熔絲以及一輸出端，當(dāng)該熔絲未被燒斷時(shí)，該失能電路根據(jù)該輸出致 能端以及該數(shù)據(jù)輸出端的邏輯狀態(tài)決定該輸出端的邏輯狀態(tài)，當(dāng)該熔絲被燒斷時(shí)，該失能 電路使該輸出端為一高阻抗?fàn)顟B(tài)。
本發(fā)明另提供一種使存儲(chǔ)器失能的方法。該方法包含提供一具有一熔絲的一失能 電路設(shè)置于一存儲(chǔ)器的輸出端；以及燒斷該熔絲以使該失能電路于該存儲(chǔ)器的輸出端產(chǎn)生 一高阻抗?fàn)顟B(tài)。
當(dāng)存儲(chǔ)器陣列為壞品時(shí)，失能電路可對(duì)應(yīng)地輸出一預(yù)設(shè)邏輯的信號(hào)以讓該失能電 路的輸出端呈現(xiàn)高阻抗(或其它預(yù)設(shè)的狀態(tài))。因此，通過(guò)無(wú)法對(duì)該存儲(chǔ)器陣列進(jìn)行讀取或 寫(xiě)入等動(dòng)作，可輕易地辨別出該存儲(chǔ)器陣列為壞品，達(dá)到減少封裝錯(cuò)誤、提升良率以及降低 測(cè)試時(shí)間及成本等目的。


下面的所附附圖是本發(fā)明的說(shuō)明書(shū)的一部分，繪示了本發(fā)明的示例實(shí)附圖與說(shuō)明書(shū)的描述一起說(shuō)明本發(fā)明的原理。
圖1為說(shuō)明本發(fā)明的存儲(chǔ)器的示意圖2為說(shuō)明本發(fā)明的失能電路的--實(shí)施例的示意圖3為說(shuō)明本發(fā)明的使存儲(chǔ)器失能的方法的流程圖。
其中，附圖標(biāo)記
10存儲(chǔ)器11存儲(chǔ)器陣列
12失能電路OUT輸出端
211熔絲電路212輸出控制電路
220輸出緩沖電路R電阻
F熔絲V電壓源
GND地端10數(shù)據(jù)輸出端
OE輸出致能端2121第一反相器
2122第一與非門(mén)2123第二反相器
21 第二與非門(mén)2125或非門(mén)
Ml第一開(kāi)關(guān)232第二開(kāi)關(guān)
40方法41 46步驟具體實(shí)施方式
有鑒于此，本發(fā)明利用一失能電路來(lái)控制一存儲(chǔ)器的輸出。只要在工藝中任一階 段中該存儲(chǔ)器的一存儲(chǔ)器單元測(cè)出為壞品時(shí)，失能電路可使該存儲(chǔ)器的輸出端為高阻抗 (tri-state)狀態(tài)，也就是使該存儲(chǔ)器失能。因此，在后續(xù)測(cè)試步驟中，可據(jù)以直接辨別該存 儲(chǔ)器為壞品。
請(qǐng)參考圖1。圖1為說(shuō)明本發(fā)明的存儲(chǔ)器10的示意圖。存儲(chǔ)器10包含存儲(chǔ)器陣 列11、失能電路12以及輸出端OUT。失能電路12耦接于存儲(chǔ)器陣列11的數(shù)據(jù)輸出端IO 以及輸出致能(Output Enable)端0E。存儲(chǔ)器陣列包含多個(gè)存儲(chǔ)器單元，通過(guò)失能電路12 將所儲(chǔ)存的數(shù)據(jù)傳輸?shù)捷敵龆薕UT。失能電路12可控制存儲(chǔ)器10的輸出端OUT使其呈現(xiàn) 為高阻抗?fàn)顟B(tài)。當(dāng)輸出端OUT為高阻抗?fàn)顟B(tài)時(shí)，外部電路如測(cè)試機(jī)臺(tái)或其它裝置并無(wú)法對(duì) 存儲(chǔ)器10進(jìn)行寫(xiě)入或讀取的動(dòng)作，因此，存儲(chǔ)器10可視為失能。
請(qǐng)參考圖2。圖2為說(shuō)明本發(fā)明的失能電路12的一實(shí)施例的示意圖。失能電路 12包含熔絲電路211、輸出控制電路212以及輸出緩沖電路220。熔絲電路211包含電阻R 以及熔絲F。電阻R的第一端耦接一電壓源V，而電阻R的第二端耦接于熔絲電路211的輸 出端。熔絲F的第一端耦接于電阻R的第二端，而熔絲F的第二端耦接于一地端GND。熔 絲電路211的熔絲F根據(jù)存儲(chǔ)器陣列11的狀態(tài)改變。舉例來(lái)說(shuō)，當(dāng)存儲(chǔ)器陣列11測(cè)出為 壞品時(shí)，熔絲F燒斷。熔絲電路211根據(jù)熔絲F是否燒斷來(lái)輸出一邏輯狀態(tài)。更明確的說(shuō)， 當(dāng)熔絲F未燒斷時(shí)，熔絲電路211的電位拉至地端GND的一低電位，熔絲電路211輸出邏輯 “0”的信號(hào)；當(dāng)熔絲F燒斷時(shí)，熔絲電路211的電位拉至電壓源V的一高電位，熔絲電路211輸出邏輯“1”的信號(hào)。此外，熔絲F可為使用者所控制。例如在本實(shí)施例中，當(dāng)存儲(chǔ)器陣列 11為壞品時(shí)，熔絲F燒斷。然而，使用者可設(shè)定燒斷熔絲F的預(yù)設(shè)條件，不僅限于當(dāng)存儲(chǔ)器 陣列11為壞品時(shí)。
輸出控制電路212耦接于存儲(chǔ)器陣列11的數(shù)據(jù)輸出端IO以及輸出致能端0E。輸 出控制電路212根據(jù)存儲(chǔ)器陣列11的數(shù)據(jù)輸出端IO與輸出致能端OE上的信號(hào)，輸出一邏 輯狀態(tài)。輸出控制電路212包含第一反相器2121、第一與非門(mén)2122、第二反相器2123、第二 與非門(mén)21M以及或非門(mén)2125。第一反相器2121耦接于熔絲電路211的輸出端，用來(lái)將熔 絲電路211所輸出的信號(hào)反相。第一與非門(mén)2122的第一端耦接于輸出致能端0E，第一與 非門(mén)2122的第二端耦接于第一反相器2121的輸出端。第一與非門(mén)2122用來(lái)對(duì)輸出致能 端OE及第一反相器2121所輸出的信號(hào)進(jìn)行與非運(yùn)算。第二反相器2123耦接于第一與非 門(mén)2122的輸出端，用來(lái)將第一與非門(mén)2122所輸出的信號(hào)反相。第二與非門(mén)21M的第一端 耦接于存儲(chǔ)器陣列11的數(shù)據(jù)輸出端10，第二與非門(mén)21M的第二端耦接于第二反相器2123 的輸出端。第二與非器21M用來(lái)對(duì)存儲(chǔ)器陣列11的數(shù)據(jù)輸出端IO及第二反相器2123所 輸出的信號(hào)進(jìn)行與非運(yùn)算。或非門(mén)2125的第一端耦接于第一與非門(mén)2122的輸出端，或非 門(mén)2125的第二端耦接于第一與非門(mén)2122的數(shù)據(jù)輸出端10?；蚍情T(mén)2125用來(lái)將第一與非 門(mén)2122及存儲(chǔ)器陣列11的數(shù)據(jù)輸出端IO所輸出的信號(hào)進(jìn)行或非運(yùn)算。
輸出緩沖電路220耦接于輸出控制電路212與存儲(chǔ)器10的輸出端OUT之間，用來(lái) 根據(jù)該輸出控制電路212，輸出存儲(chǔ)器陣列11所儲(chǔ)存的數(shù)據(jù)。輸出緩沖電路220包含第一開(kāi) 關(guān)231以及第二開(kāi)關(guān)232。第一開(kāi)關(guān)231的第一端耦接于電壓源V，第一開(kāi)關(guān)231的第二端 耦接于存儲(chǔ)器10的輸出端OUT，第一開(kāi)關(guān)231的控制端耦接于第二與非門(mén)21M的輸出端。 第二開(kāi)關(guān)232的第一端耦接于存儲(chǔ)器10的輸出端OUT，第二開(kāi)關(guān)232的第二端耦接于地端 GND，第二開(kāi)關(guān)232的控制端耦接于或非門(mén)2125的輸出端。在本實(shí)施例中，第一開(kāi)關(guān)231為 一 P型金屬氧化物半導(dǎo)體(P-type Metal-Oxide Semiconductor, PM0S)晶體管，而第二開(kāi) 關(guān)為一 N型金屬氧化物半導(dǎo)體(N-type Metal-Oxide Semiconductor, NM0S)晶體管。
當(dāng)熔絲F燒斷時(shí)，熔絲電路211輸出一邏輯“1”的信號(hào)。第一反相器2121將熔 絲電路211所輸出的邏輯“1”的信號(hào)反相為邏輯“0”。第一與非門(mén)2122對(duì)輸出致能端OE 及第一反相器2121所輸出的信號(hào)進(jìn)行與非運(yùn)算；由于熔絲電路211所輸出的信號(hào)為邏輯 “0”，因此不論輸出致能端OE所輸出的信號(hào)為邏輯“0”或邏輯“1”，第一與非門(mén)2122輸出 邏輯“1”的信號(hào)。第二反相器2123將第一與非門(mén)2122所輸出的邏輯“1”的信號(hào)反相為邏 輯“0”。第二與非門(mén)21M對(duì)存儲(chǔ)器陣列11的數(shù)據(jù)輸出端10及第二反相器2123所輸出 的信號(hào)進(jìn)行與非運(yùn)算；由于第二反相器2123所輸出的信號(hào)為邏輯“0”，因此不論數(shù)據(jù)輸出 端10所輸出的信號(hào)為邏輯“0”或邏輯“1”，第二與非門(mén)21M輸出邏輯“1”的信號(hào)?；蚍情T(mén) 2125將第一與非門(mén)2122及存儲(chǔ)器陣列11的數(shù)據(jù)輸出端10所輸出的信號(hào)進(jìn)行或非運(yùn)算； 由于第一與非門(mén)2122所輸出的信號(hào)為邏輯“ 1 ”，因此不論數(shù)據(jù)輸出端10所輸出的信號(hào)為邏 輯“0”或邏輯“1”，或非門(mén)2125輸出邏輯“0”的信號(hào)。最后，由于第二與非門(mén)2124以及或 非門(mén)2125分別輸出邏輯“1”與邏輯“0”的信號(hào)，第一開(kāi)關(guān)231 (PM0S晶體管)及第二開(kāi)關(guān) 232(NM0S晶體管)皆對(duì)應(yīng)地關(guān)閉，存儲(chǔ)器10的輸出端OUT為一高阻抗?fàn)顟B(tài)。
須注意的是，失能電路12并不僅限于本發(fā)明圖2所公開(kāi)的實(shí)施例，亦可以是其它 不同邏輯元件配置而成。在使用者的預(yù)設(shè)條件下(例如當(dāng)存儲(chǔ)器陣列為壞品時(shí))，凡是能使其內(nèi)部邏輯電路輸出一預(yù)設(shè)邏輯狀態(tài)讓該失能電路的輸出端呈現(xiàn)一特定狀態(tài)(例如高阻 抗)，以對(duì)應(yīng)地使外部電路無(wú)法對(duì)該存儲(chǔ)器陣列進(jìn)行讀取或?qū)懭氲葎?dòng)作的失能電路皆符合 本發(fā)明的精神。
請(qǐng)同時(shí)參考圖2及表1。表1為說(shuō)明圖2中存儲(chǔ)器陣列11及失能電路12的信號(hào) 關(guān)系的表格。在正常運(yùn)作下，輸出致能端OE控制存儲(chǔ)器陣列11是否能進(jìn)行讀取或?qū)懭氲?動(dòng)作。若輸出致能端OE為開(kāi)啟(亦即輸出致能端OE輸出邏輯“1”的信號(hào))時(shí)，失能電路 12輸出存儲(chǔ)器陣列11的數(shù)據(jù)輸出端IO的數(shù)據(jù)。也就是說(shuō)，當(dāng)存儲(chǔ)器陣列11的數(shù)據(jù)輸出 端IO輸出邏輯“0”或“1”的信號(hào)時(shí)，失能電路12的輸出端亦對(duì)應(yīng)地輸出邏輯“0”或“1” 的信號(hào)。反之，若輸出致能端OE為關(guān)閉(亦即輸出致能端OE輸出邏輯“0”的信號(hào))時(shí)，失 能電路12的輸出端呈現(xiàn)高阻抗，亦即存儲(chǔ)器陣列11并無(wú)法進(jìn)行讀取或?qū)懭氲葎?dòng)作。但，當(dāng) 熔絲F燒斷(亦即存儲(chǔ)器陣列11為壞品)時(shí)，不管輸出致能端OE為開(kāi)啟或關(guān)閉，失能電路 12皆呈現(xiàn)高阻抗，而無(wú)法進(jìn)行讀取或?qū)懭搿?br> 權(quán)利要求
1.一種存儲(chǔ)器，其特征在于，包含一存儲(chǔ)器陣列，包含一數(shù)據(jù)輸出端以及一輸出致能端；以及一失能電路，耦接于該數(shù)據(jù)輸出端與該輸出致能端，該失能電路包含一熔絲以及一輸 出端，當(dāng)該熔絲未被燒斷時(shí)，該失能電路根據(jù)該輸出致能端以及該數(shù)據(jù)輸出端的邏輯狀態(tài) 決定該輸出端的邏輯狀態(tài)，當(dāng)該熔絲被燒斷時(shí)，該失能電路使該輸出端為一高阻抗?fàn)顟B(tài)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該失能電路包含一熔絲電路，用來(lái)將該熔絲未被燒斷的狀態(tài)轉(zhuǎn)換為一邏輯“0”狀態(tài)，以及該熔絲被燒斷 的狀態(tài)轉(zhuǎn)換為一邏輯“ 1 ”狀態(tài)；一輸出緩沖電路，用來(lái)于該輸出端產(chǎn)生該邏輯“0”狀態(tài)、該邏輯“1”狀態(tài)以及該高阻抗 狀態(tài)；以及一輸出控制電路，用來(lái)控制該輸出緩沖電路，當(dāng)該熔絲未被燒斷且該輸出致能端為該 邏輯“1”狀態(tài)時(shí)，將該數(shù)據(jù)輸出端的邏輯狀態(tài)傳輸至該輸出端，當(dāng)該熔絲被燒斷或該輸出致 能端為該邏輯“0”狀態(tài)時(shí)，使該輸出緩沖電路產(chǎn)生該高阻抗?fàn)顟B(tài)。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其特征在于，該輸出控制電路包含一第一反相器，耦接于該熔絲電路，用來(lái)將該熔絲電路所輸出的一信號(hào)反相；一第一與非門(mén)，用來(lái)對(duì)該輸出致能端及該第一反相器所輸出的信號(hào)進(jìn)行與非運(yùn)算，包 含一第一端，耦接于該輸出致能端；以及一第二端，耦接于該第一反相器的一輸出端；一第二反相器，耦接于該第一與非門(mén)的一輸出端，用來(lái)將該第一與非門(mén)器所輸出的信 號(hào)反相；一第二與非門(mén)，用來(lái)對(duì)該存儲(chǔ)器陣列的該輸出端及該第二反相器所輸出的信號(hào)進(jìn)行與 非運(yùn)算，包含一第一端，耦接于該第一存儲(chǔ)器陣列的該輸出端；一第二端，耦接于該第二 反相器的一輸出端；以及一輸出端；以及一或非門(mén)，用來(lái)將該第一與非門(mén)及該存儲(chǔ)器陣列的該輸出端所輸出的信號(hào)進(jìn)行或非運(yùn) 算，包含一第一端，耦接于該第一與非門(mén)的該輸出端；一第二端，耦接于該存儲(chǔ)器陣列的 該輸出端；以及一輸出端。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器，其特征在于，該輸出緩沖電路包含一第一開(kāi)關(guān)，包含一第一端，耦接于一電壓源；一第二端，耦接于該存儲(chǔ)器的該輸出 端；以及一控制端，耦接于第二與非門(mén)的該輸出端；以及一第二開(kāi)關(guān)，包含一第一端，耦接于該存儲(chǔ)器的該輸出端；一第二端，耦接于一地端； 以及一控制端，耦接于該或非門(mén)的該輸出端。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器，其特征在于，該第一開(kāi)關(guān)為一P型金屬氧化物半導(dǎo)體 晶體管。
6.根據(jù)權(quán)利要求4所述的存儲(chǔ)器，其特征在于，該第二開(kāi)關(guān)為一N型金屬氧化物半導(dǎo)體晶體管。
7.—種使存儲(chǔ)器失能的方法，其特征在于，包含提供一具有一熔絲的一失能電路設(shè)置于一存儲(chǔ)器的輸出端；以及燒斷該熔絲以使該失能電路于該存儲(chǔ)器的輸出端產(chǎn)生一高阻抗?fàn)顟B(tài)。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，另包含利用該存儲(chǔ)器的一數(shù)據(jù)輸出端以及一輸出致能端讀取該存儲(chǔ)器所儲(chǔ)存的數(shù)據(jù)；以及當(dāng)該熔絲未被燒斷時(shí)，該失能電路根據(jù)該輸出致能端以及該數(shù)據(jù)輸出端的邏輯狀態(tài)決 定該存儲(chǔ)器的輸出端的邏輯狀態(tài)。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，當(dāng)該熔絲未被燒斷時(shí)，該失能電路根據(jù)該 輸出致能端以及該數(shù)據(jù)輸出端的邏輯狀態(tài)決定該存儲(chǔ)器的輸出端的邏輯狀態(tài)包含當(dāng)該輸出致能端為一邏輯“ 1”狀態(tài)時(shí)，將該數(shù)據(jù)輸出端的邏輯狀態(tài)傳輸至該存儲(chǔ)器的 輸出端；以及當(dāng)該輸出致能端為一邏輯“0”狀態(tài)時(shí)，使該存儲(chǔ)器的輸出端產(chǎn)生該高阻抗?fàn)顟B(tài)。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，當(dāng)該輸出致能端為一邏輯“1 ”狀態(tài)時(shí)，將 該數(shù)據(jù)輸出端的邏輯狀態(tài)傳輸至該存儲(chǔ)器的輸出端包含當(dāng)該數(shù)據(jù)輸出端為該邏輯“0”狀態(tài)時(shí)，該存儲(chǔ)器之輸出端輸出該邏輯“0”狀態(tài)；以及 當(dāng)該數(shù)據(jù)輸出端為該邏輯“ 1”狀態(tài)時(shí)，該存儲(chǔ)器的輸出端輸出該邏輯“ 1”狀態(tài)。
全文摘要
本發(fā)明公開(kāi)一種具有失能電路的存儲(chǔ)器包含一存儲(chǔ)器陣列以及一失能電路。該存儲(chǔ)器陣列包含一數(shù)據(jù)輸出端以及一輸出致能端。該失能電路耦接于該數(shù)據(jù)輸出端與該輸出致能端。該失能電路包含一熔絲以及一輸出端，當(dāng)該熔絲未被燒斷時(shí)，該失能電路根據(jù)該輸出致能端以及該數(shù)據(jù)輸出端的邏輯狀態(tài)決定該輸出端的邏輯狀態(tài)，當(dāng)該熔絲被燒斷時(shí)，該失能電路使該輸出端為一高阻抗?fàn)顟B(tài)。如此，外部電路便無(wú)法對(duì)存儲(chǔ)器陣列進(jìn)行讀取或?qū)懭?。本發(fā)明同時(shí)公開(kāi)一種使存儲(chǔ)器失能的方法。
文檔編號(hào)H01L23/525GK102034830SQ20101053923
公開(kāi)日2011年4月27日 申請(qǐng)日期2010年11月3日 優(yōu)先權(quán)日2010年11月3日
發(fā)明者王釋興, 袁德銘 申請(qǐng)人:鈺創(chuàng)科技股份有限公司