專(zhuān)利名稱(chēng)：集成電路結(jié)構(gòu)與其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路元件，尤其涉及高電壓金屬氧化物半導(dǎo)體(HVM0Q元件與其 形成方法。
背景技術(shù)：
高電壓金屬氧化物半導(dǎo)體(HVMOS)元件已廣泛應(yīng)用于多種高電壓電路中，比如輸 入/輸出電路、CPU電源供應(yīng)電路、電源管理系統(tǒng)、AC/DC轉(zhuǎn)換器、或類(lèi)似電路。一般常見(jiàn)的 高電壓金屬氧化物半導(dǎo)體元件包含橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDM0Q元件與雙重?cái)U(kuò)散 漏極MOS(DDDMOS)。高電壓金屬氧化物半導(dǎo)體元件可具有輕摻雜阱區(qū)以提高擊穿電壓。高電壓金屬氧化物半導(dǎo)體元件需維持高電壓。如此一來(lái)，高電壓金屬氧化物半導(dǎo) 體元件的柵極介電層也需承受柵極至漏極的高電壓。一般來(lái)說(shuō)，高電壓金屬氧化物半導(dǎo)體 元件的柵極介電層為厚氧化層，且比作為核心元件的低電壓金屬氧化物半導(dǎo)體(LVMOS)元 件其柵極介電層的柵極氧化層厚。上述低電壓金屬氧化物半導(dǎo)體元件也可與高電壓金屬氧 化物半導(dǎo)體元件形成于同一晶片上。在形成高電壓金屬氧化物半導(dǎo)體元件與低電壓金屬氧化物半導(dǎo)體元件的公知方 法中，可先形成犧牲氧化層與犧牲氮化層于高電壓金屬氧化物半導(dǎo)體區(qū)與低電壓金屬氧化 物半導(dǎo)體區(qū)中。接著自高電壓金屬氧化物半導(dǎo)體區(qū)移除犧牲氧化層與犧牲氮化層，再成長(zhǎng) 厚氧化層于高電壓金屬氧化物半導(dǎo)體區(qū)中。之后自低電壓金屬氧化物半導(dǎo)體區(qū)移除犧牲氧 化層與犧牲氮化層，再成長(zhǎng)薄氧化層于低電壓金屬氧化物半導(dǎo)體區(qū)中(此薄氧化層也可成 長(zhǎng)于厚氧化層上)。接著形成多晶硅區(qū)于厚氧化層上與薄氧化層上，再圖案化上述層狀結(jié)構(gòu) 以形成高電壓金屬氧化物半導(dǎo)體元件與低電壓金屬氧化物半導(dǎo)體元件的柵極堆疊。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明一實(shí)施例提供一種集成電路結(jié)構(gòu)，包括半導(dǎo)體 基板；以及高電壓金屬氧化物半導(dǎo)體元件，包括具有第一導(dǎo)電性的第一高電壓阱區(qū)位于半 導(dǎo)體基板中；具有第二導(dǎo)電性的漏極區(qū)位于半導(dǎo)體基板中，該第一導(dǎo)電性與第二導(dǎo)電性相 反，且漏極區(qū)與高電壓阱區(qū)分開(kāi)；柵極介電層，且至少部分柵極介電層直接位于第一高電壓 阱區(qū)上；以及柵極位于柵極介電層上，其中柵極介電層包括底柵極氧化區(qū)；以及氮化硅區(qū)， 位于底柵極氧化區(qū)上。本發(fā)明另一實(shí)施例提供一種集成電路結(jié)構(gòu)，包括半導(dǎo)體基板；高電壓金屬氧化物 半導(dǎo)體元件，包括第一柵極氧化區(qū)直接位于半導(dǎo)體基板上；氮化硅區(qū)位于第一柵極氧化區(qū) 上；以及第一多晶硅區(qū)位于氮化硅區(qū)上；以及低電壓金屬氧化物半導(dǎo)體元件，包括第二柵 極氧化區(qū)位于半導(dǎo)體基板上；以及第二多晶硅區(qū)位于第二柵極氧化區(qū)上，且第二柵極氧化 區(qū)與第二多晶硅區(qū)之間不具有任何氮化硅區(qū)，其中第一多晶硅區(qū)與第二多晶硅區(qū)具有實(shí)質(zhì) 上相同的厚度。本發(fā)明又一實(shí)施例提供一種集成電路結(jié)構(gòu)，包括半導(dǎo)體基板；以及高電壓金屬氧化物半導(dǎo)體元件，包括底柵極氧化區(qū)位于半導(dǎo)體基板上；氮化硅區(qū)位于底柵極氧化區(qū)上； 頂柵極氧化區(qū)位于氮化硅區(qū)上；以及多晶硅區(qū)位于頂柵極氧化區(qū)上。本發(fā)明再一實(shí)施例提供一種集成電路結(jié)構(gòu)的形成方法，包括提供半導(dǎo)體基板，半 導(dǎo)體基板包括第一部分與第二部分，第一部分的半導(dǎo)體基板位于高電壓金屬氧化物半導(dǎo)體 區(qū)，且第二部分的半導(dǎo)體基板位于低電壓金屬氧化物半導(dǎo)體區(qū)；形成底柵極氧化層于半導(dǎo) 體基板上；形成氮化硅層于底柵極氧化層上；形成柵極層于氮化硅層上；圖案化柵極層、氮 化硅層、及底柵極氧化層，以形成高電壓金屬氧化物半導(dǎo)體區(qū)中高電壓金屬氧化物半導(dǎo)體 元件的第一柵極堆疊；以及形成高電壓金屬氧化物半導(dǎo)體元件的漏極區(qū)于半導(dǎo)體基板中。本發(fā)明可節(jié)省兩道光刻掩模及工藝成本。


圖1至圖10是本發(fā)明一實(shí)施例中，形成高電壓金屬氧化物半導(dǎo)體元件與低電壓金 屬氧化物半導(dǎo)體元件的工藝剖視圖；以及圖11是雙重?cái)U(kuò)散漏極金屬氧化物半導(dǎo)體元件與低電壓金屬氧化物半導(dǎo)體元件的 剖視圖。其中，附圖標(biāo)記說(shuō)明如下Tl 底柵極氧化層的厚度；T2 氮化硅層的厚度；T3 頂柵極氧化層的厚度； 20 基板；22、對(duì)、45、討 光致抗蝕劑層；26、30 高電壓ρ型阱區(qū)；觀 高電壓η型阱區(qū)； 36 絕緣區(qū)；40、140 底柵極氧化層；42、142 氮化硅層；48 犧牲氧化層；50 頂柵 極氧化層；52 多晶硅層；100 高電壓金屬氧化物半導(dǎo)體區(qū)；150、250 頂柵極氧化區(qū)； 152、252 多晶硅區(qū)；156、256 柵極堆疊；160、260 輕摻雜源極/漏極；162、262 源極 區(qū)；163、263 漏極區(qū)；164、264 柵極側(cè)壁間隔物；170 高電壓金屬氧化物半導(dǎo)體元件； 172 雙重?cái)U(kuò)散漏極金屬氧化物半導(dǎo)體元件；174 擴(kuò)散漏極區(qū)；200 低電壓金屬氧化物 半導(dǎo)體區(qū)；230 低電壓阱區(qū)；270 低電壓金屬氧化物半導(dǎo)體元件。
具體實(shí)施例方式下列說(shuō)明中的實(shí)施例將披露如何形成并使用集成電路結(jié)構(gòu)。然而必需理解的是， 這些實(shí)施例提供多種可行的發(fā)明概念，并可應(yīng)用于多種特定內(nèi)容中。特定實(shí)施例僅用以說(shuō) 明形成及使用實(shí)施例的特定方式，并非用以局限本發(fā)明的范圍。下述將披露形成高電壓金屬氧化物半導(dǎo)體元件的新穎方法、其中間工藝、及所形 成的結(jié)構(gòu)。此外，披露的多種實(shí)施例中的不同圖示將沿用相同標(biāo)號(hào)標(biāo)示類(lèi)似元件。如圖1所示，提供基板20?；?0可為半導(dǎo)體材料如硅，但也可為其他半導(dǎo)體材 料如硅鍺合金與類(lèi)似物?；?0可具有輕摻雜的ρ型摻雜區(qū)，也可具有η型摻雜區(qū)。此外， 基板20分為形成高電壓金屬氧化物半導(dǎo)體區(qū)100的第一部分，與形成低電壓金屬氧化物半 導(dǎo)體區(qū)200的第二部分。接著形成光致抗蝕劑層22以覆蓋低電壓金屬氧化物半導(dǎo)體區(qū)200與高電壓金屬 氧化物半導(dǎo)體區(qū)100。接著以光致抗蝕劑層22作為掩模，形成高電壓P型阱區(qū)(HVPW06與 30。在一實(shí)施例中的注入工藝如圖示的箭頭所示，可注入ρ型摻質(zhì)如硼及/或銦至基板20 中，形成高電壓P型阱區(qū)沈與30。在一實(shí)施例中，高電壓ρ型阱區(qū)沈與30的ρ型摻質(zhì)濃度介于約IO1Vcm3至約IO1Vcm3之間，不過(guò)ρ型摻質(zhì)濃度也可高于或低于上述范圍。值得 注意的是，雖然高電壓P型阱區(qū)26與30可為兩個(gè)分開(kāi)的區(qū)域，但也可為連續(xù)的環(huán)狀區(qū)域以 包圍高電壓η型阱區(qū)觀(未圖示于圖1中，請(qǐng)參考圖2)。在形成高電壓ρ型阱區(qū)沈與30 后，移除光致抗蝕劑層22。如圖2所示，形成高電壓η型阱區(qū)(HVNW08。首先形成光致抗蝕劑層Μ，掩模之 前形成的高電壓P型阱區(qū)26與30及低電壓金屬氧化物半導(dǎo)體區(qū)200。接著進(jìn)行注入工藝 如圖示的箭頭所示，其η型摻質(zhì)可為磷、銻、及或砷。在一實(shí)施例中，高電壓η型阱區(qū)觀的 η型摻質(zhì)濃度介于約IO1Vcm3至約IO1Vcm3之間。本領(lǐng)域技術(shù)人員應(yīng)了解高電壓η型阱區(qū) 28與高電壓ρ型阱區(qū)沈及30的形成順序可依設(shè)計(jì)調(diào)換。在另一實(shí)施例中，高電壓ρ型阱區(qū)沈及30與高電壓η型阱區(qū)觀的形成方法，可 為外延成長(zhǎng)摻雜的半導(dǎo)體層于半導(dǎo)體基板20上。摻雜的半導(dǎo)體層可摻雜有η型摻質(zhì)(或ρ 型摻質(zhì))，其濃度基本上與注入成長(zhǎng)的高電壓η型阱區(qū)觀類(lèi)似。接著可形成與圖1中的光 致抗蝕劑層22實(shí)質(zhì)上相同光致抗蝕劑層24，并以注入ρ型摻質(zhì)的方法形成高電壓ρ型阱區(qū) 沈與30。上述注入ρ型摻質(zhì)的方法可中和外延半導(dǎo)體層中的η型摻質(zhì)，使高電壓ρ型阱區(qū) 26及30中的ρ型摻質(zhì)濃度與前述段落提及的ρ型摻質(zhì)濃度實(shí)質(zhì)上相同。未注入ρ型摻質(zhì) 的η型摻雜的半導(dǎo)體外延層將形成高電壓η型阱區(qū)觀。在其他實(shí)施例中，若外延成長(zhǎng)的半 導(dǎo)體層摻雜有P型摻質(zhì)，則η型摻質(zhì)的注入步驟將會(huì)用以形成高電壓η型阱區(qū)觀，而未注入 η型摻質(zhì)的ρ型摻雜的半導(dǎo)體外延層將形成高電壓ρ型阱區(qū)沈與30。如圖3所示，形成絕緣區(qū)36。在一實(shí)施例中，絕緣區(qū)的形成方法先形成溝槽于基板 20中，接著將介電材料如氧化硅或高密度等離子體(HDP)氧化物填入溝槽，再以化學(xué)機(jī)械 研磨法(CMP)平坦化填入的介電材料，使介電材料的上表面與高電壓ρ型阱區(qū)沈與30及 低電壓η型阱區(qū)觀的表面等高。最后形成的淺溝槽絕緣(STI)區(qū)即圖示的絕緣區(qū)36。在 其他實(shí)施例中，絕緣區(qū)36可為區(qū)域氧化硅(L0C0Q工藝所形成的場(chǎng)氧化區(qū)。如圖4所示，形成底柵極氧化層40與氮化硅層42。底柵極氧化層40的厚度Tl可 介于約5Α至約200人之間。但本領(lǐng)域技術(shù)人員應(yīng)了解，上述尺寸僅用以舉例，并可依不同 工藝技術(shù)改變。舉例來(lái)說(shuō)，底柵極氧化層40可為熱氧化層，其加熱溫度介于約80(TC至約 1100°C之間。在其他實(shí)施例中，底柵極氧化層40的形成方法可為等離子體增強(qiáng)式化學(xué)氣相 沉積法(PECVD)，其工藝溫度介于約250°C至約400°C之間。底柵極氧化層40的形成方法可 為快速熱氧化法，其工藝溫度介于約700°C至約100(TC之間。除了上述方法，底柵極氧化層 40的形成方法也可為臨場(chǎng)蒸汽生成法(ISSG)。氮化硅層42的厚度T2可介于約IOOA至約400人之間。舉例來(lái)說(shuō)，氮化硅層42的 形成方法可為熱氮化法，其工藝溫度介于約400°C至約800°C之間。在其他實(shí)施例中，氮化 硅層42的形成方法可為PECVD，其工藝溫度介于約250°C至約400°C之間。如圖5所示，形成光致抗蝕劑層45覆蓋高電壓金屬氧化物半導(dǎo)體區(qū)100并露出低 電壓金屬氧化物半導(dǎo)體區(qū)200。接著移除低電壓金屬氧化物半導(dǎo)體區(qū)200露出的底柵極氧 化層40與氮化硅層42，再移除光致抗蝕劑層45。接著如圖6所示，可視情況形成犧牲氧化 層48于低電壓金屬氧化物半導(dǎo)體區(qū)200中。在注入ρ型摻質(zhì)至低電壓金屬氧化物半導(dǎo)體 區(qū)200中的部分基板20時(shí)，犧牲氧化層48可作為掩模層。上述注入ρ型摻質(zhì)的步驟將形 成低電壓阱區(qū)230于基板20中。在低電壓阱區(qū)的注入工藝后，接著移除犧牲氧化層48。在另一實(shí)施例中，低電壓阱區(qū)230的工藝不另外形成犧牲氧化層。如圖7所示，形成頂柵極氧化層50與多晶硅層52。頂柵極氧化層50的厚度T3 可小于約
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體基板；以及一高電壓金屬氧化物半導(dǎo)體元件，包括 具有一第一導(dǎo)電性的一第一高電壓阱區(qū)，位于該半導(dǎo)體基板中； 具有一第二導(dǎo)電性的一漏極區(qū)，位于該半導(dǎo)體基板中，該第一導(dǎo)電性與該第二導(dǎo)電性 相反，且該漏極區(qū)與該高電壓阱區(qū)分開(kāi)；一柵極介電層，且至少部分該柵極介電層直接位于該第一高電壓阱區(qū)上；以及一柵極，位于該柵極介電層上，其中該柵極介電層包括一底柵極氧化區(qū)；以及一氮化硅區(qū)，位于該底柵極氧化區(qū)上。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括具有該第二導(dǎo)電性的一第二高電壓阱區(qū)，位于該半導(dǎo)體基板中，且在水平方向鄰接該 第一高電壓阱區(qū)；以及一絕緣區(qū)，位于該第二高電壓阱區(qū)中，該絕緣區(qū)于水平方向分隔該漏極區(qū)與該高電壓 金屬氧化物半導(dǎo)體元件的柵極介電層，其中該柵極介電層延伸至直接位于該第二高電壓阱區(qū)與該絕緣區(qū)上。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該高電壓金屬氧化物半導(dǎo)體元件還包括 一擴(kuò)散漏極區(qū)，位于該半導(dǎo)體基板中，并于水平方向分隔該漏極區(qū)與該柵極介電層，其中該 擴(kuò)散漏極區(qū)的摻雜濃度低于該漏極區(qū)，且該第一高電壓阱區(qū)延伸至直接位于該擴(kuò)散漏極區(qū) 下。
4.一種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體基板；一高電壓金屬氧化物半導(dǎo)體元件，包括 一第一柵極氧化區(qū)，直接位于該半導(dǎo)體基板上； 一氮化硅區(qū)，位于該第一柵極氧化區(qū)上；以及 一第一多晶硅區(qū)，位于該氮化硅區(qū)上；以及 一低電壓金屬氧化物半導(dǎo)體元件，包括 一第二柵極氧化區(qū)，位于該半導(dǎo)體基板上；以及一第二多晶硅區(qū)，位于該第二柵極氧化區(qū)上，且該第二柵極氧化區(qū)與該第二多晶硅區(qū) 之間不具有任何氮化硅區(qū)，其中該第一多晶硅區(qū)與該第二多晶硅區(qū)具有實(shí)質(zhì)上相同的厚度。
5.如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中該高電壓金屬氧化物半導(dǎo)體元件還包括 具有一第一導(dǎo)電性的一第一高電壓阱區(qū)，位于該半導(dǎo)體基板中，且直接位于該第一柵極氧化區(qū)的一第一部分下；以及具有一第二導(dǎo)電性的一第二高電壓阱區(qū)，位于該半導(dǎo)體基板中，且直接位于該第一柵 極氧化區(qū)的一第二部分下，其中該第一導(dǎo)電性與該第二導(dǎo)電性相反，且該第二高電壓阱區(qū) 于水平方向鄰接該第一高電壓阱區(qū)。
6.如權(quán)利要求4所述的集成電路結(jié)構(gòu)，其中該高電壓金屬氧化物半導(dǎo)體元件還包括具有一第一導(dǎo)電性的一高電壓阱區(qū)，位于該半導(dǎo)體基板中，且直接位于該第一柵極氧 化區(qū)的一第一部分下；具有一第二導(dǎo)電性的一漏極區(qū)，位于該高電壓阱區(qū)中，且該第二導(dǎo)電性與該第一導(dǎo)電 性相反；以及具有該第二導(dǎo)電性的一擴(kuò)散漏極區(qū)，部分該擴(kuò)散漏極區(qū)于水平方向分隔該漏極區(qū)與該 第一柵極氧化區(qū)，其中該高電壓阱區(qū)延伸至直接位于該擴(kuò)散漏極區(qū)下，且其中該漏極區(qū)位 于該擴(kuò)散漏極區(qū)中。
7.一種集成電路結(jié)構(gòu)，包括 一半導(dǎo)體基板；以及一高電壓金屬氧化物半導(dǎo)體元件，包括 一底柵極氧化區(qū)，位于該半導(dǎo)體基板上； 一氮化硅區(qū)，位于該底柵極氧化區(qū)上； 一頂柵極氧化區(qū)，位于該氮化硅區(qū)上；以及 一多晶硅區(qū)，位于該頂柵極氧化區(qū)上。
8.如權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中該高電壓金屬氧化物半導(dǎo)體元件還包括 具有一第一導(dǎo)電性的一第一高電壓阱區(qū)，位于該半導(dǎo)體基板中，且直接位于該底柵極氧化區(qū)的一第一部分下；以及具有一第二導(dǎo)電性的一第二高電壓阱區(qū)，位于該半導(dǎo)體基板中，且直接位于該底柵極 氧化區(qū)的一第二部分下，其中該第二導(dǎo)電性與該第一導(dǎo)電性相反，且該第一高電壓阱區(qū)于 水平方向鄰接該第二高電壓阱區(qū)。
9.如權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中該高電壓金屬氧化物半導(dǎo)體元件還包括 具有一第一導(dǎo)電性的一高電壓阱區(qū)，位于該半導(dǎo)體基板中，且直接位于該底柵極氧化區(qū)的一第一部分下；具有一第二導(dǎo)電性的一漏極區(qū)，位于該半導(dǎo)體基板中，且該第二導(dǎo)電性與該第一導(dǎo)電 性相反；以及具有該第二導(dǎo)電性的一擴(kuò)散漏極區(qū)，部分該擴(kuò)散漏極區(qū)于水平方向分隔該漏極區(qū)與該 底柵極氧化區(qū)，其中該高電壓阱區(qū)延伸至直接位于該擴(kuò)散漏極區(qū)下，且其中該擴(kuò)散漏極區(qū) 的摻雜濃度低于該漏極區(qū)。
10.一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體基板，該半導(dǎo)體基板包括一第一部分與一第二部分，該第一部分的該半 導(dǎo)體基板位于一高電壓金屬氧化物半導(dǎo)體區(qū)，且該第二部分的該半導(dǎo)體基板位于一低電壓 金屬氧化物半導(dǎo)體區(qū)；形成一底柵極氧化層于該半導(dǎo)體基板上； 形成一氮化硅層于該底柵極氧化層上； 形成一柵極層于該氮化硅層上；圖案化該柵極層、該氮化硅層、及該底柵極氧化層，以形成該高電壓金屬氧化物半導(dǎo)體 區(qū)中一高電壓金屬氧化物半導(dǎo)體元件的一第一柵極堆疊；以及形成該高電壓金屬氧化物半導(dǎo)體元件的一漏極區(qū)于該半導(dǎo)體基板中。
全文摘要
本發(fā)明提供的集成電路結(jié)構(gòu)與其形成方法，該集成電路結(jié)構(gòu)包括半導(dǎo)體基板與高電壓金屬氧化物半導(dǎo)體元件。高電壓金屬氧化物半導(dǎo)體元件包括具有第一導(dǎo)電性的第一高電壓阱區(qū)位于半導(dǎo)體基板中；具有第二導(dǎo)電性的漏極區(qū)位于半導(dǎo)體基板中，該第一導(dǎo)電性與第二導(dǎo)電性相反，且漏極區(qū)與高電壓阱區(qū)分開(kāi)；柵極介電層，且至少部分柵極介電層直接位于第一高電壓阱區(qū)上；以及柵極位于柵極介電層上，其中柵極介電層包括底柵極氧化區(qū)；以及氮化硅區(qū)，位于底柵極氧化區(qū)上。本發(fā)明可節(jié)省兩道光刻掩模及工藝成本。
文檔編號(hào)H01L29/78GK102097476SQ20101056954
公開(kāi)日2011年6月15日 申請(qǐng)日期2010年11月30日 優(yōu)先權(quán)日2009年12月3日
發(fā)明者余俊磊, 周建志, 蔡俊琳, 鄭光茗 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司