專(zhuān)利名稱(chēng)：半導(dǎo)體元件的制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件的制備方法，尤其涉及一種具有金屬柵極的半導(dǎo)體器件的制備方法。
背景技術(shù)：
MOS晶體管是半導(dǎo)體集成電路的基本器件，其包括源極、漏極和柵極。目前的MOS 晶體管中柵極最常用的材料是多晶硅。然而隨著MOS晶體管尺寸的不斷縮小，傳統(tǒng)的多晶硅柵極因?yàn)槎嗑Ч韬谋M效應(yīng)、高電阻率、P型多晶硅中硼擴(kuò)散及和高K柵介質(zhì)不兼容等缺點(diǎn)，已經(jīng)不能適應(yīng)65nm技術(shù)節(jié)點(diǎn)以下的器件性能要求。首先，與大多數(shù)金屬材料相比，多晶硅是以高電阻值的半導(dǎo)體材料所形成，這造成多晶硅柵極是以比金屬柵極低的速率在操作。為了彌補(bǔ)高電阻與其相應(yīng)的地操作速率，多晶硅材料通常需要大量的昂貴的硅化金屬處理，使其操作速率可提升至可接受的范圍。其次，多晶硅柵極極容易產(chǎn)生空乏效應(yīng)(cbpletion effect)。嚴(yán)格來(lái)說(shuō)，目前多晶硅的摻雜濃度很低，由于摻雜濃度的限制，當(dāng)多晶硅柵極受到偏壓時(shí)，缺乏載流子，使靠近多晶硅柵極與柵極介電層的界面上就容易產(chǎn)生空乏區(qū)。此空乏效應(yīng)除了會(huì)使等效的柵極介電層厚度增加，又同時(shí)造成柵極電容值下降，進(jìn)而導(dǎo)致元件驅(qū)動(dòng)能力衰退等困境。因此，業(yè)界已逐漸采用金屬柵極來(lái)替代傳統(tǒng)的多晶硅柵極。然而，金屬柵極的制備工藝面臨諸多挑戰(zhàn)，有必要提出金屬柵極制備的改進(jìn)工藝。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體元件的制備方法，其工藝簡(jiǎn)單，性能良好，成本低。為實(shí)現(xiàn)上述目的，本發(fā)明是關(guān)于一種半導(dǎo)體元件的制備方法，其包括步驟步驟一應(yīng)用傳統(tǒng)的工藝流程制備多晶硅柵極并沉積適當(dāng)厚度的層間介質(zhì)層 (ILD，Interlayer Dielectric)；該多晶硅柵極具有位于下層的浮柵(refloating Gate)、 中間層的氧化物-氮化物-氧化物(ONO)及位于上層的控制柵(CG，Control Gate)；步驟二 利用化學(xué)機(jī)械拋光將層間介質(zhì)層ILD磨平并停止在CG多晶硅表面；步驟三使用對(duì)OXIDE選擇比很高的濕法刻蝕方法將CG多晶硅完全去除；步驟四在除去了 CG多晶硅的晶圓上沉積填充能力(gap fill)較好的金屬層；步驟五利用CMP工藝將沉積的金屬層磨平并停留在層間介質(zhì)層表面。作為本發(fā)明的進(jìn)一步改進(jìn)，所述步驟一中CMP為過(guò)拋光(over-polish)，讓CG多晶硅表面略高于層間介質(zhì)層。作為本發(fā)明的進(jìn)一步改進(jìn)，所述步驟四中金屬層將CG多晶硅被去除后的空間完全填滿并高于層間介質(zhì)層。作為本發(fā)明的進(jìn)一步改進(jìn)，所述步驟五中為了防止CG線之間的bridge，CMP為過(guò)拋光(over-polish)，使得金屬層略低于層間介質(zhì)層。
本發(fā)明的有益效果是通過(guò)金屬層置換CG多晶硅，改善了半導(dǎo)體元件的電阻率及性能。


圖1是本發(fā)明半導(dǎo)體元件的制備方法中步驟一的結(jié)構(gòu)示意圖；圖2是本發(fā)明半導(dǎo)體元件的制備方法中步驟二的結(jié)構(gòu)示意圖；圖3是本發(fā)明半導(dǎo)體元件的制備方法中步驟三的結(jié)構(gòu)示意圖；圖4是本發(fā)明半導(dǎo)體元件的制備方法中步驟四的結(jié)構(gòu)示意圖；圖5是本發(fā)明半導(dǎo)體元件的制備方法中步驟五的結(jié)構(gòu)示意圖。
具體實(shí)施例方式請(qǐng)參閱圖1，其揭示了本發(fā)明半導(dǎo)體元件的制備方法的步驟一應(yīng)用傳統(tǒng)的工藝流程形成多晶硅柵極并沉積適當(dāng)厚度的層間介質(zhì)層(ILD， Interlayer Dielectric).該多晶硅柵極沿高度方向具有三層結(jié)構(gòu)，分別是下層的浮柵 (FG, Floating (kite)、中間層的氧化物-氮化物-氧化物(0N0，即中間的氮化物夾雜在上下兩層氧化硅層之間)及位于上層的控制柵(CG，Control Gate)。請(qǐng)參閱圖2，其揭示了本發(fā)明半導(dǎo)體元件的制備方法的步驟二 利用化學(xué)機(jī)械拋光(CMP，Chemical Mechanical Polishing)將層間介質(zhì)層ILD磨平并停止在CG多晶硅表面。為了確保多晶硅表面的介質(zhì)層被磨干凈，本發(fā)明具有一定程度的過(guò)拋光(over-polish)，讓CG多晶硅表面略高于層間介質(zhì)層請(qǐng)參閱圖3，其揭示本發(fā)明半導(dǎo)體元件的制備方法的步驟三使用對(duì)OXIDE選擇比很高的濕法刻蝕方法將CG多晶硅完全去除。從圖3中可以看到，CG多晶硅完全去除，0N0層暴露出來(lái)。請(qǐng)參閱圖4，其揭示了本發(fā)明半導(dǎo)體元件的制備方法的步驟四在除去了 CG多晶硅的晶圓上沉積填充能力(gap fill)較好的金屬層。從圖中看出，其將CG多晶硅被去除后的空間完全填滿并高于層間介質(zhì)層。請(qǐng)參閱圖5，其解釋了本發(fā)明半導(dǎo)體元件的制備方法的步驟五利用CMP工藝將沉積的金屬層磨平并停留在層間介質(zhì)層表面。為了防止CG線之間的橋接，本發(fā)明進(jìn)行了適當(dāng)?shù)倪^(guò)拋光(over-polish)，使得金屬層略低于層間介質(zhì)層。通過(guò)上述的步驟后，金屬層成功替代了 CG多晶硅，形成了金屬CG/0N0/re多晶硅的新結(jié)構(gòu)。該方法可以用現(xiàn)有的半導(dǎo)體生產(chǎn)的設(shè)備實(shí)現(xiàn)，從而和目前的半導(dǎo)體工藝完美兼容。與傳統(tǒng)的通過(guò)摻雜降低多晶硅電阻值的方法比較，本發(fā)明從根本上改變了多晶硅的局限性。此外，本發(fā)明省卻了制作光罩的成本，且不需要快速熱退火(RTA，Rapid Thermal Annealing)工藝，從而節(jié)約了成本并為半導(dǎo)體元件性能的進(jìn)一步提升提供了空間。特別需要指出的是，本發(fā)明具體實(shí)施方式
中僅以該半導(dǎo)體器件的失效分析方法作為示例，在實(shí)際應(yīng)用中任何類(lèi)型的半導(dǎo)體器件的失效分析方法均適用本發(fā)明揭示的原理。 對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在本發(fā)明的教導(dǎo)下所作的針對(duì)本發(fā)明的等效變化，仍應(yīng)包含在本發(fā)明權(quán)利要求所主張的范圍中。
權(quán)利要求
1.一種半導(dǎo)體元件的制備方法，其特征在于其包括步驟步驟一制備多晶硅柵極并沉積適當(dāng)厚度的層間介質(zhì)層(ILD，Interlayer Dielectric)；該多晶硅柵極包括位于下層的浮柵(TO，F(xiàn)loating fete)、中間層的氧化物-氮化物-氧化物(ONO)及位于上層的控制柵(CG，Control Gate)；步驟二 利用化學(xué)機(jī)械拋光(Chemical Mechanical Polishing, CMP)將層間介質(zhì)層磨平并停止在控制柵多晶硅表面；步驟三將控制柵的多晶硅通過(guò)刻蝕的方法去除；步驟四在除去了控制柵多晶硅的晶圓上沉積金屬層。
2.如權(quán)利要求1所述的半導(dǎo)體元件的制備方法，其特征在于，還包括步驟五利用化學(xué)機(jī)械拋光工藝將沉積的金屬層磨平并停留在層間介質(zhì)層表面。
3.如權(quán)利要求2所述的半導(dǎo)體元件的制備方法，其特征在于，使用對(duì)氧化物選擇比高的濕法刻蝕方法將控制柵的多晶硅完全去除。
4.如權(quán)利要求3所述的半導(dǎo)體元件的制備方法，其特征在于，在除去了控制柵多晶硅的晶圓上沉積填充能力(gap fill)好的金屬層。
5.如權(quán)利要求1所述的半導(dǎo)體元件的制備方法，其特征在于，所述步驟一中化學(xué)機(jī)械拋光為過(guò)拋光(over-polish)，讓控制柵多晶硅表面略高于層間介質(zhì)層。
6.如權(quán)利要求1所述的半導(dǎo)體元件的制備方法，其特征在于，所述步驟四中金屬層將控制柵多晶硅被去除后的空間完全填滿并高于層間介質(zhì)層。
7.如權(quán)利要求2所述的半導(dǎo)體元件的制備方法，其特征在于，所述步驟五中為了防止控制柵線之間的橋連，所述化學(xué)機(jī)械拋光工藝為過(guò)拋光(over-polish)，使得金屬層略低于層間介質(zhì)層。
全文摘要
本發(fā)明關(guān)于一種半導(dǎo)體元件的制備方法，其包括步驟步驟一應(yīng)用傳統(tǒng)的工藝流程制備多晶硅柵極并沉積適當(dāng)厚度的層間介質(zhì)層(ILD，Interlayer Dielectric)；該多晶硅柵極具有位于下層的浮柵(FG，F(xiàn)loating Gate)、中間層的氧化物-氮化物-氧化物(ONO)及位于上層的控制柵(CG，Control Gate)；步驟二利用化學(xué)機(jī)械拋光將層間介質(zhì)層ILD磨平并停止在CG多晶硅表面；步驟三使用對(duì)OXIDE選擇比很高的濕法刻蝕方法將CG多晶硅完全去除；步驟四在除去了CG多晶硅的晶圓上沉積填充能力(gap fill)較好的金屬層；步驟五利用CMP工藝將沉積的金屬層磨平并停留在層間介質(zhì)層表面。本發(fā)明半導(dǎo)體元件的制備方法通過(guò)金屬層置換CG多晶硅，降低了內(nèi)阻，穩(wěn)定耗盡效應(yīng)改善了半導(dǎo)體元件的可靠性能。
文檔編號(hào)H01L21/336GK102543732SQ20101057807
公開(kāi)日2012年7月4日 申請(qǐng)日期2010年12月8日 優(yōu)先權(quán)日2010年12月8日
發(fā)明者余軍, 蔡建祥, 陳清, 顧勇 申請(qǐng)人:無(wú)錫華潤(rùn)上華半導(dǎo)體有限公司