專利名稱：半導(dǎo)體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，且特別是涉及一種包括中介層(interposers)的三維集成電路(3DIC)與其制法。
背景技術(shù)：
各種電子元件(例如晶體管(transistors)、二極管(diodes)、電阻器 (resistors)、電容(capacitors)等等)的集積密度(integration density)已經(jīng)持續(xù)快速的提升。對大多數(shù)元件而言，集積密度的提升來自于不斷地降低特征結(jié)構(gòu)的尺寸(feature size)，以允許更多的元件整合于既定面積之中。這些整合在本質(zhì)上屬于二維QD)的提升，其中集成元件所占據(jù)的體積實(shí)質(zhì)上位于半導(dǎo)體晶片的表面上。雖然光刻技術(shù)的顯著提升使2D集成電路的形成得到相當(dāng)大的改進(jìn)，然而對于2D空間可達(dá)到的密度仍有物理上的限制。其中之一的限制在于需要微小尺寸以構(gòu)成這些元件。此外，當(dāng)越多元件置于一芯片時，需要越復(fù)雜的設(shè)計(jì)。另外一項(xiàng)額外的限制在于，當(dāng)元件數(shù)目增加時，元件間的內(nèi)連線結(jié)構(gòu)(interconnections)的數(shù)目與長度會顯著的增加。當(dāng)內(nèi)連線結(jié)構(gòu)數(shù)目與長度增加時，電路RC延遲(circuit RC delay)與功率消耗(power consumption)兩者皆會增力口。為了解決上述的限制，因此衍生出三維(3D)集成電路(ICs)，其中裸片被堆疊，且通過使用導(dǎo)線接合(wire-bonding)、倒裝芯片接合(flip-chip bonding)及/或硅穿孔 (through-silicon vias, TSV)等技術(shù)將裸片接合在一起，用以將裸片連接到封裝基板上。 然而，現(xiàn)有的3D ICs具有高尺寸因子(high form factor)。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種半導(dǎo)體元件，包括一中介層 (interposer)，其中該中介層包括一基板；至少一介電層，位于該基板之上；多個基板穿孔(through-substrate vias, TSVs)穿過該基板；一第一金屬凸塊，位于該介電層中且與所述多個基板穿孔電性耦合；以及一第二金屬凸塊，位于該介電層之上；以及一第一裸片， 埋設(shè)于該介電層之中且接合到該第一金屬凸塊。本發(fā)明也提供一種半導(dǎo)體元件，包括一第一裸片；一中介層，其中該中介層包括一基板；多個第一基板穿孔(through-substrate vias,TSVs)穿過該基板；多個第一重新布線層(redistribution lines, RDLs)，位于該基板之上且與所述多個基板穿孔電性耦合；一介電層，位于該基板的頂表面上，該第一裸片位于該介電層中，其中該介電層包括一部分直接位于該第一裸片之上，且該介電層包括一第二部分包圍該第一裸片；以及多個導(dǎo)通孔(vias)延伸到該介電層中，其中所述多個導(dǎo)通孔包括一第一部分直接位于該第一裸片之上且與該第一裸片電性耦合，且所述多個導(dǎo)通孔包括不與該第一裸片對準(zhǔn)的一第二部分，且第二部分與所述多個第一基板穿孔電性耦合，且其中所述多個導(dǎo)通孔的末端彼此等高；多個第一金屬凸塊位于該介電層之上且與所述多個導(dǎo)通孔電性耦合，其中所述多個第一金屬凸塊包括一部分與該第一裸片電性耦合；以及一第二裸片，位于所述多個第一金屬凸塊之上且與所述多個第一金屬凸塊電性耦合。本發(fā)明另提供一種半導(dǎo)體元件，包括一中介層，其中該中介層大體上不包括集成電路元件，且該中介層包括一硅基板；多個第一基板穿孔(through-substrate vias, TSVs)，位于該基板中；多個第一金屬凸塊，位于該中介層的第一側(cè)上，該第一金屬凸塊的一部分與所述多個第一基板穿孔電性耦合；多個第二金屬凸塊，位于相對于該第一側(cè)的一第二側(cè)上，該第二金屬凸塊的一部分與所述多個第一基板穿孔電性耦合；一第一內(nèi)連線結(jié)構(gòu) (interconnect structure)，位于該中介層第一側(cè)上且包括至少一介電層，位于該硅基板之上；以及重新布線層(redistribution lines)，位于該介電層中且使所述多個第一金屬凸塊與所述多個第一基板穿孔電性耦合；一第一裸片，埋設(shè)于所述多個介電層中且位于所述多個第一金屬凸塊底下，其中該第一裸片與所述多個第一金屬凸塊電性耦合；以及一第二裸片，位于所述多個第一金屬凸塊之上且與所述多個第一金屬凸塊電性耦合。本發(fā)明實(shí)施例的基板上允許存在的金屬凸塊的數(shù)目可達(dá)到最大化。此外，也可改善尺寸因子。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖IA 圖IG為一系列剖面圖，用以說明本發(fā)明一實(shí)施例制作三維集成電路 (3DIC)的各個工藝階段，其中裸片埋設(shè)于中介層一側(cè)的介電層中。圖2A 圖2C為一系列剖面圖，用以說明本發(fā)明一較佳實(shí)施例制作三維集成電路 (3DIC)的各個工藝階段，其中形成金屬凸塊于中介層的相對側(cè)之前，第一層裸片與對各自的模封化合物接合/涂布于中介層上。圖3A 圖3C為一系列剖面圖，用以說明本發(fā)明一較佳實(shí)施例制作三維集成電路 (3DIC)的各個工藝階段，其中形成焊料凸塊于中介層相對側(cè)上之后，第一層裸片(不具有模封化合物)接合至中介層。圖4 圖6為一系列剖面圖，用以說明本發(fā)明各種三維集成電路(3DIC)的實(shí)施例。主要附圖標(biāo)記說明10 基板12、12A 重新布線層(RDLs)14 有源元件18 介電層20、20A 基板穿孔(TSVs)21 絕緣層22 第二層裸片(tier_2die)24 黏著層26 接合焊盤(bonding pads)28 介電層
30 導(dǎo)通孔(vias)32 重新布線層(RDLs)；34 介電層；35 金屬凸塊36 載板(carrier)37 凸塊底層金屬(UBMs)38 金屬凸塊39 黏著劑44 第一層裸片(dier-ldie)45 底部填充物(underfill)46A、46B 凸塊50 電子元件54 模封化合物60 基板穿孔(TSVs)100 中介層晶片100， 中介層
具體實(shí)施例方式以下特舉出本發(fā)明的實(shí)施例，并配合附圖作詳細(xì)說明。以下實(shí)施例的元件和設(shè)計(jì)是為了簡化所公開的發(fā)明，并非用以限定本發(fā)明。本發(fā)明提供一種新穎的三維集成電路(3DIC)與其制法。實(shí)施例中敘述各個工藝階段。也討論各種實(shí)施例的變化。在各種圖示與示范實(shí)施例中，類似的元件用類似的附圖標(biāo)記表不。請參見圖1A，提供一基板10。在說明書中，基板10與形成于基板10的相對兩側(cè)的介電層與金屬結(jié)構(gòu)特征合稱為中介層晶片100?；?0由一半導(dǎo)體材料所組成，例如硅、 娃化錯(silicon germanium)、碳化娃(silicon carbide)、神化嫁(gallium arsenide) 或其他常用的半導(dǎo)體材料。另外，基板10也可由介電材料所組成，例如氧化硅(silicon oxide)。中介層晶片100可包括，或可大體上不包括有源元件，例如晶體管。圖IA顯示有源元件14形成于基板10的表面上。另外，中介層晶片100可包括，或不包括無源元件，例如電容(capacitors)、電阻(resistors)、電感(inductors)及/或類似的元件?；宕┛?(through-substrate vias, TSVs) 20形成于基板10中，并且形成絕緣層21以電性隔離基板穿孔(TSVs) 20與基板10。重新布線層(redistribution lines, RDLs) 12形成于基板10之上，且與該基板穿孔(TSVs) 20電性耦合。重新布線層(RDLs) 12可包括用于傳遞(routing)電子信號 (electrical signal)的金屬線(metal lines)，與用于連接后續(xù)形成的導(dǎo)通孔(vias)所需的金屬焊盤(metal pads)。在一實(shí)施例中，重新布線層(RDLs) 12由銅所組成，話雖如此， 也可由其他材料所組成，例如鋁(aluminum)、銀(silver)、鈦(titanium)、鉭(tantalum)、 鎢(tungsten)、鎳(nickel)及/或上述的合金。在說明書中，請參見圖1A，中介層晶片100 面向上的一側(cè)稱為前側(cè)(frontside)，面向下的一側(cè)稱為背側(cè)(back side)。介電層18形成于重新布線層(RDLs) 12之上，并且形成一平坦表面。形成介電層18的材料可包括氮化物、聚酰亞胺(polyimide)、有機(jī)材料、無機(jī)材料以及類似的材料。在形成介電層18之后，重新布線層(RDLs) 12被覆蓋。接著，請參見圖1B，裸片22通過，例如黏著層M，附著于介電層18之上，其中裸片 22具有接合焊盤(或金屬凸塊)26的一側(cè)背對于介電層18。雖然僅顯示一個裸片，但是也可接合多個相同的裸片22到中介層晶片100上。裸片22可以是包含集成電路元件形成于其中的元件裸片，其中集成電路元件包括例如晶體管(transistors)、電容(capacitors)、 電感(inductors)、電阻(resistors)(圖中未顯示)，或類似的元件。此外，裸片22可以是包含核心電路(core circuits)的一邏輯裸片(logic die)，或是一存儲器裸片(memory die)。裸片22之后也可稱為第二層裸片(tier-2die)。請參見圖1C，介電層28形成于介電層18與裸片22之上?；旧?essentially)， 形成介電層28的材料可等于形成介電層18的材料或與介電層18的材料屬于同一類型。介電層觀之后將包括兩部分，第一部分覆蓋裸片22，而第二部分圍繞裸片22。接著，請參見圖1D，形成導(dǎo)通孔(vias) 30、重新布線層(RDLs) 32與介電層34。在形成上述結(jié)構(gòu)的工藝的實(shí)施例中，首先(例如通過蝕刻)在介電層18與觀中形成導(dǎo)通孔開口(vias opening)，其中利用位于重新布線層(RDLs) 12中的金屬焊盤與裸片22的接合焊盤沈作為蝕刻停止層。 接著將金屬材料填充于導(dǎo)通孔開口中以形成導(dǎo)通孔30。接著，形成重新布線層(RDLs) 32。 在另一示范實(shí)施例中，導(dǎo)通孔30與重新布線層(RDLs) 32可通過同一金屬填充工藝而形成。 介電層34形成于重新布線層(RDLs)32之上。接著在介電層34之中形成開口，其中重新布線層(RDLs) 32暴露的部分作為接合焊盤(bond pads)。重新布線層(RDLs) 32由銅所組成，話雖如此，也可由其他材料所組成，例如鋁(aluminum)、銀(silver)、鎢(tungsten)、鈦 (titanium)、鉭(tantalum)及/或上述的合金。此外，重新布線層(RDLs) 32可具有復(fù)合結(jié)構(gòu)，復(fù)合結(jié)構(gòu)包括一銅層與形成于銅層之上的金屬拋光層(metalfinish)，其中金屬拋光層可包括鎳層(nickel layer)、鈀層(palladium layer)、金層(gold layer)或上述的組合。在本文之后的敘述中，將介電層18與觀、重新布線層(RDLs) 12與32合稱為內(nèi)連線結(jié)構(gòu)(interconnect structure)。請參見圖1E，一載板(Carrier)36，其可以是玻璃晶片，通過金屬凸塊35與黏著層 39 (其可以是紫外光膠，或由其他已知的黏著材料所組成)接合到中介層晶片100的前側(cè)。 接著，請參見圖1F，從中介層晶片100的背側(cè)進(jìn)行晶片背側(cè)研磨，借以薄化基板10，直到基板穿孔(TSVs) 20暴露在外為止。為了降低基板10的背表面的高度，還可進(jìn)行一蝕刻工藝， 使得基板穿孔(TSVs) 20延伸突出于基板10的剩余部分。請?jiān)俅螀⒁妶D1F，凸塊底層金屬(under-metal-metallurgies，UBMs)37與背側(cè)金屬凸塊38形成于中介層晶片100的背側(cè)，且上述兩者與基板穿孔20電性耦合。背側(cè)金屬凸塊38可以是焊料凸塊(solder bumps)，例如共晶焊料凸塊(eutectic solder bumps)、銅凸塊、或是由金、銀、鎳、鎢、鋁及/或上述合金形成的其他金屬凸塊。形成的工藝可包括電鍍，其中電鍍可包括電極電鍍(electro plating)或無電極電鍍(electroless plating)。雖然圖中顯示背側(cè)金屬凸塊38直接形成于基板穿孔(TSVs) 20之上，然而也可形成其他的背側(cè)內(nèi)連線結(jié)構(gòu)(圖中未顯示)于背側(cè)金屬凸塊38與基板穿孔(TSVs) 20之間， 并且使此背側(cè)內(nèi)連線結(jié)構(gòu)與背側(cè)金屬凸塊38與基板穿孔(TSVs)20電性耦合。背側(cè)內(nèi)連線結(jié)構(gòu)可包括一或多層的重新布線層，各自形成于一介電層中。請參見圖1G，移除載板36，且將另一載板(圖中未顯示)接合于金屬凸塊38上。 接著，凸塊46 (包括凸塊46A與46B)可接合至中介層晶片100的前側(cè)。凸塊46可以是焊料凸塊，例如，凸塊46可以是銅凸塊。接著，使用面對面接合方式(face-to-face bonding) 并通過凸塊46將第一層裸片(Tie-1 ldie)44接合至中介層晶片100。雖然圖中僅顯示一個裸片44，然而也可將多個裸片44接合至中介層晶片100上。第一層裸片(Tier-1 die) 44 與第二層裸片(Tier-2 die) 22可以是不同類型的裸片。舉例而言，第一層裸片(Tier-I die)44可以是一邏輯裸片，而第二層裸片(Tier-2 die) 22可以是一存儲器裸片?？捎^察到的是，凸塊46A用于使第一層裸片(Tier-1 die) 44與中介層晶片100電性耦合，而凸塊46B 用于使第一層裸片(Tier-1 die)44與第二層裸片(Tier-2 die)22電性耦合。因此，裸片 22與44可直接互相連接，而不需要通過重新布線層(RDLs)、基板穿孔(TSVs)及/或類似的結(jié)構(gòu)傳遞信號。在接合第一層裸片(Tier-1 die) 44之后，將底部填充物(underfill) 45填充到介于第一層裸片(Tier-1 die)44與中介層晶片100之間的縫隙(gap)?？蓪χ薪閷泳?00 進(jìn)行切割工藝(singulation)，切割中介層晶片100，使得裸片彼此分離，每一個裸片包括一個裸片22與中介層100’(如圖1G)。在另一實(shí)施例中，在將第一層裸片(Tier-1 die)44 接合至中介層晶片100之前，即先對中介層晶片100進(jìn)行切割工藝。接著，請?jiān)俅螀⒁妶D1G，包含中介層100’與裸片22、24的三維集成電路(3DIC) 通過凸塊38接合至電子元件50。電子元件50可包括一封裝基板、一印刷電路板(printed circuit board, PCB)或類似的基板。圖2A到圖2C顯示另一實(shí)施例。除非特別注明，否則與圖IA-圖IG實(shí)施例相同的元件皆使用相同的附圖標(biāo)記表示。此實(shí)施例的初始步驟實(shí)質(zhì)上等于圖IA 圖1D。雖然也可形成某些結(jié)構(gòu)特征，例如介電層34與凸塊底層金屬(UBMs)37，但為了簡化說明，這些結(jié)構(gòu)特征并未顯示于后續(xù)的實(shí)施例中。接著，請參見圖2A，形成凸塊46，并將第一層裸片(Tier-1 die)44接合至中介層晶片100。雖然僅顯示一個第一層裸片(Tier-1 die)44，然而也可將多個第一層裸片(Tier-1 die)44接合至中介層晶片100上。同樣地，凸塊46A用于使第一層裸片(Tier-1 die) 44與基板穿孔(TSVs) 20電性耦合，而凸塊46B用于使第一層裸片 (Tier-1 die 44)與第二層裸片(Tier-2 die) 22電性耦合。將底部填充物(underfill) 45 填入第一層裸片(Tier-1 die)44與中介層晶片100之間的縫隙(gap)。接著，形成模封化合物(molding compound) 54，以覆蓋第一層裸片(Tier-Idie) 44與中介層晶片100。圖2B顯示凸塊38的形成，此時模封化合物M作為一載板，并不需使用額外的載板承載模封化合物54。接著，進(jìn)行一切割工藝以分割中介層晶片100(以及接合于其上的裸片22與44)。如圖2C所示，此三維集成電路(3DIC)接合到電子元件上。圖3A-圖3C也顯示另一實(shí)施例。同樣地，與圖IA-圖IG的實(shí)施例中相同的元件使用相同的附圖標(biāo)記表示。此實(shí)施例的初始步驟實(shí)質(zhì)上等于圖IA 圖1D。接著，請參見圖3A，第一層裸片44接合到中介層晶片100。同樣地，凸塊46A用于使第一層裸片(Tier-1 die)44與基板穿孔(TSVs)20電性耦合，而凸塊46B用于使第一層裸片(Tier-1 die)44與第二層裸片(Tier-2 die) 22電性耦合。接著將底部填充物(underfill) 45填入第一層裸片(Tier-1 die)44與中介層晶片100之間的縫隙(gap)。比起顯示于圖2A中的實(shí)施例，可觀察到并未有任何的模封化合物形成于此實(shí)施例中。接著，載板36接合到第一層裸片44。 圖:3B到圖3C顯示形成凸塊38，以及將最終的三維集成電路(reSUlting3DIC)接合到電子元件50上。同樣地，在進(jìn)行圖3C步驟之前，可進(jìn)行切割工藝，且可同時對附著于中介層晶片100上的載板36進(jìn)行切割，或之后載板36可被切割膠帶(dicing tape)(圖中未顯示) 所取代。圖4到圖6顯示各種實(shí)施例。請參見圖4，由于第二層裸片不夠薄，無法填充于介電層18與28中，因此可在形成基板穿孔(TSVs) 20之前，在基板10中形成凹口(recess) (凹口被裸片22與介電層18J8所填滿)。裸片22可部分地或全部地位于基板10的凹口中。三維集成電路(3DIC)之后續(xù)形成工藝大體上與圖IA到圖3C的步驟相同。可觀察到在圖4中，一些基板穿孔(TSVs)(標(biāo)為基板穿孔20A)直接位于裸片22底下，重新布線層12A 與基板穿孔(TSVs) 20電性耦合。因此，位于裸片22底下的空間可用于傳遞電子信號。另外，如圖5所示，沒有任何基板穿孔(TSV)或重新布線層直接形成于第二層裸片22底下。圖6顯示另一實(shí)施例，其中基板穿孔(TSVs) 60形成于第二層裸片22之中，且使第一層裸片44與金屬凸塊38電性耦合。舉例而言，基板穿孔(TSVs)60可使第一層裸片44與金屬凸塊64電性耦合，金屬凸塊64與直接位于第二層裸片22底下的基板穿孔(TSVs) 20A 電性耦合。金屬凸塊64可以是焊料凸塊、銅凸塊或類似的結(jié)構(gòu)。由于建立了一條使裸片11 與金屬凸塊38電性耦合的較短電子路徑，因此最終的三維集成電路(resulting 3DIC)的電子性能得以獲得改善。須注意的是，在圖6中，也可形成類似于圖4與圖5的凹口，其中裸片22可至少部分地或全部地位于凹口中。在這些實(shí)施例中，第一層裸片44與第二層裸片22接合到中介層的同一側(cè)，因此， 第一層裸片44與第二層裸片22可通過直接接合而直接溝通(talkdirectly)。另一方面而言，裸片44與22位于同一側(cè)，中介層的另外一側(cè)并不具有任何裸片位于其上，因此，基板上允許存在的金屬凸塊的數(shù)目得以達(dá)到最大化(maximized)。此外，也可改善尺寸因子(form factor)ο雖然本發(fā)明已以多個較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體元件，包括 一中介層，其中該中介層包括 一基板；至少一介電層，位于該基板之上； 多個基板穿孔穿過該基板；一第一金屬凸塊，位于該介電層中且與所述多個基板穿孔電性耦合；以及一第二金屬凸塊，位于該介電層之上；以及一第一裸片，埋設(shè)于該介電層之中且接合到該第一金屬凸塊。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其中該中介層包括一硅基板或一介電基板。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，還包括一導(dǎo)通孔于該介電層中，且通過該導(dǎo)通孔使第二金屬凸塊與所述多個基板穿孔電性耦合，其中該導(dǎo)通孔從高于該第一裸片的頂表面延伸到低于該第一裸片的底表面。
4.一種半導(dǎo)體元件，包括 一第一裸片；一中介層，其中該中介層包括 一基板；多個第一基板穿孔穿過該基板；多個第一重新布線層，位于該基板之上且與所述多個基板穿孔電性耦合； 一介電層，位于該基板的頂表面上，該第一裸片位于該介電層中，其中該介電層包括一部分直接位于該第一裸片之上，且該介電層包括一第二部分包圍該第一裸片；以及多個導(dǎo)通孔延伸到該介電層中，其中所述多個導(dǎo)通孔包括一第一部分直接位于該第一裸片之上且與該第一裸片電性耦合，且所述多個導(dǎo)通孔包括不與該第一裸片對準(zhǔn)的一第二部分，且第二部分與所述多個第一基板穿孔電性耦合，且其中所述多個導(dǎo)通孔的末端彼此等高；多個第一金屬凸塊位于該介電層之上且與所述多個導(dǎo)通孔電性耦合，其中所述多個第一金屬凸塊包括一部分與該第一裸片電性耦合；以及一第二裸片，位于所述多個第一金屬凸塊之上且與所述多個第一金屬凸塊電性耦合。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體元件，其中該中介層的基板包括一凹口，且其中該第一裸片的一部分位于該凹口中。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體元件，還包括一模封化合物位于該第二裸片之上且包圍該第二裸片。
7.一種半導(dǎo)體元件，包括一中介層，其中該中介層大體上不包括集成電路元件，且該中介層包括一硅基板；多個第一基板穿孔，位于該基板中；多個第一金屬凸塊，位于該中介層的第一側(cè)上，該第一金屬凸塊的一部分與所述多個第一基板穿孔電性耦合；多個第二金屬凸塊，位于相對于該第一側(cè)的一第二側(cè)上，該第二金屬凸塊的一部分與所述多個第一基板穿孔電性耦合；一第一內(nèi)連線結(jié)構(gòu)，位于該中介層第一側(cè)上且包括 至少一介電層，位于該硅基板之上；以及重新布線層，位于該介電層中且使所述多個第一金屬凸塊與所述多個第一基板穿孔電性耦合；一第一裸片，埋設(shè)于所述多個介電層中且位于所述多個第一金屬凸塊底下，其中該第一裸片與所述多個第一金屬凸塊電性耦合；以及一第二裸片，位于所述多個第一金屬凸塊之上且與所述多個第一金屬凸塊電性耦合。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件，其中一凹口從該硅基板的頂表面延伸到硅基板中，其中該介電層延伸到該凹口中，且該第一裸片的一部分位于該凹口中。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件，其中該第一裸片包括所述多個第二基板穿孔位于其中，且該第一裸片使該第二裸片與所述多個第二金屬凸塊電性耦合。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體元件，還包括一模封化合物位于該第二裸片之上且包圍該第二裸片。
全文摘要
本發(fā)明提供一種包含中介層的半導(dǎo)體元件，其中中介層包括一基板；以及至少一介電層形成于基板上。多個基板穿孔(TSVs)穿過基板。第一金屬凸塊形成于介電層中且與多個基板穿孔電性耦合。第二金屬凸塊位于介電層上。裸片埋設(shè)于介電層中且接合到第一金屬凸塊。本發(fā)明實(shí)施例的基板上允許存在的金屬凸塊的數(shù)目可達(dá)到最大化。此外，也可改善尺寸因子。
文檔編號H01L25/065GK102299143SQ20101058336
公開日2011年12月28日 申請日期2010年12月7日 優(yōu)先權(quán)日2010年6月25日
發(fā)明者余振華, 施應(yīng)慶, 林俊成, 邱文智, 鄭心圃 申請人:臺灣積體電路制造股份有限公司