專利名稱：Cmos器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體功率器件技術(shù)領(lǐng)域，具體的說，涉及一種CMOS器件及其制造方法。
背景技術(shù)：
CMOS (Complementary Metal Oxide Semiconductor，互補金屬氧化物半導(dǎo)體)器件是大規(guī)模集成電路中常用的基本單元。為了適應(yīng)集成電路集成度的不斷提高的要求， CMOS器件的線寬也必須相應(yīng)地減小。但是實際應(yīng)用中，CMOS器件的工作電壓減小得非常有限，使得CMOS器件內(nèi)部電場強度越來越大，電場強度的增加導(dǎo)致了熱載流子效應(yīng)加劇，同時也降低了 CMOS器件的擊穿電壓。為此，現(xiàn)有技術(shù)中，通常在CMOS器件的漏區(qū)內(nèi)引入一層LDD (Light-Doped Drain, 輕摻雜漏)區(qū)域(摻雜類型與漏區(qū)一致)。當(dāng)CMOS器件正向工作情形下，輕摻雜漏區(qū)承載掉了大部分Vds，而且耗盡區(qū)寬度也大部分由這部分LDD區(qū)域提供，這樣做很大程度上改善了因溝道電荷共享而引起的短溝道效應(yīng)，提高了 CMOS器件的擊穿電壓。所以LDD區(qū)域的引入很大程度的改善了 CMOS器件的性能。然而，LDD區(qū)域的引入會使CMOS器件的電阻變大，開態(tài)電流下降。低濃度的輕摻雜漏區(qū)域，勢必會引起漏電阻的增加，從而導(dǎo)致器件電流的損失。為了獲得高開態(tài)電流，傳統(tǒng)的解決方法是增大LDD區(qū)域離子注入劑量，但是增加LDD區(qū)域離子注入劑量會使得輕摻雜漏區(qū)域耗盡區(qū)寬度變窄，同樣的承載電壓，寬度越小的耗盡區(qū)會出現(xiàn)更大的電場峰值。由于大電場的存在，降低了器件的擊穿電壓，同時也降低了其抗熱載流子效應(yīng)的能力。因此， 現(xiàn)有的CMOS器件中存在著器件開態(tài)電流和擊穿電壓不可同時改善的困擾，改善其中一方面必然會導(dǎo)致另一方面的損失。所以如何在保持具有LDD區(qū)域的CMOS器件擊穿電壓不降低的前提下提高其開態(tài)電流，成為目前半導(dǎo)體業(yè)界迫切需要解決的技術(shù)問題。

發(fā)明內(nèi)容
為解決上述技術(shù)問題，本發(fā)明申請的目的在于提供一種CMOS器件及其制造方法， 以實現(xiàn)在保持器件擊穿電壓不降低的前提下，提高其開態(tài)電流。為解決上述問題，本發(fā)明實施例提供了如下技術(shù)方案—種CMOS器件，包括輕摻雜漏區(qū)域，所述輕摻雜漏區(qū)域中設(shè)置有一層摻雜層；所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。優(yōu)選的，所述摻雜層位于輕摻雜漏區(qū)域的表面。優(yōu)選的，所述摻雜層位于輕摻雜漏區(qū)域的中部。優(yōu)選的，所述摻雜層位于輕摻雜漏區(qū)域的底部。優(yōu)選的，所述摻雜層摻雜的離子濃度范圍為IO16CnT3至1019cnT3。優(yōu)選的，所述摻雜層中摻雜的離子的擴散系數(shù)小于所述輕摻雜漏區(qū)域中摻雜的離子的擴散系數(shù)。
優(yōu)選的，所述輕摻雜漏區(qū)域與所述摻雜層的摻雜類型相反。
優(yōu)選的，所述輕摻雜漏區(qū)域摻雜的離子為磷，所述摻雜層中摻雜的離子為銦。
相應(yīng)于上述CMOS器件，本發(fā)明還提供了一種CMOS器件的制造方法，在形成輕摻雜漏區(qū)域之后，包括
在輕摻雜漏區(qū)域中，通過離子注入工藝形成一層摻雜層；
所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。
優(yōu)選的，
應(yīng)用同一掩模板為掩模，進行輕摻雜漏區(qū)域和摻雜層的離子注入。
與現(xiàn)有技術(shù)相比較，上述技術(shù)方案存在以下優(yōu)點
應(yīng)用本發(fā)明實施例所提供的技術(shù)方案，所提供的CMOS器件及其制造方法中，在器件的輕摻雜漏區(qū)域中形成了一層摻雜層，且該摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域域中摻雜的離子導(dǎo)電類型相反，因此，在得到的CMOS器件的漏端加正電壓時，所述雜質(zhì)層與輕摻雜漏區(qū)域能夠形成縱向反偏PN結(jié)，當(dāng)輕摻雜漏區(qū)注入劑量提高相應(yīng)值時，所述摻雜層能夠配合襯底加快輕摻雜區(qū)的耗盡速度，使其仍能達到全耗盡，這樣既保證了該器件的擊穿電壓不變，又由于輕摻雜漏區(qū)濃度的提升，降低了器件的導(dǎo)通電阻，從而提高了器件的開態(tài)電流。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖1為本發(fā)明實施例一提供的CMOS器件的結(jié)構(gòu)示意圖2為本發(fā)明實施例一提供的CMOS器件的另一種結(jié)構(gòu)示意圖3為本發(fā)明實施例一提供的CMOS器件的又一種結(jié)構(gòu)示意圖。
具體實施方式
現(xiàn)有的CMOS器件中存在著器件開態(tài)電流和擊穿電壓不可同時改善的困擾，改善其中一方面必然會導(dǎo)致另一方面的損失。所以如何在保持具有LDD區(qū)域的CMOS器件擊穿電壓不降低的前提下，提高其開態(tài)電流，成為目前半導(dǎo)體業(yè)界迫切需要解決的技術(shù)問題。
為此，本發(fā)明實施例提供了一種CMOS器件，包括輕摻雜漏區(qū)域，所述輕摻雜漏區(qū)域中，設(shè)置有一層摻雜層；所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。
相應(yīng)于上述CMOS器件，本發(fā)明實施例還提供了一種CMOS器件的制造方法，在形成輕摻雜漏區(qū)域之后，包括
在輕摻雜漏區(qū)域中，通過離子注入工藝形成一層摻雜層；
所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域域中摻雜的離子導(dǎo)電類型相反。
以上是本發(fā)明的核心思想，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例， 而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
實施例一
本實施例提供了一種CMOS器件，包括
輕摻雜漏區(qū)域，所述輕摻雜漏區(qū)域中，設(shè)置有一層摻雜層；
所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。
如圖1所示，為本實施例提供的CMOS器件的一種結(jié)構(gòu)示意圖，其中101為阱區(qū)， 102為多晶硅柵，103為柵氧化層，104為源、漏區(qū)，105a為第一輕摻雜漏區(qū)域，105b為第二輕摻雜漏區(qū)域，106a為第一側(cè)墻，106b為第二側(cè)墻，107a為位于第一輕摻雜漏區(qū)域10 中的第一摻雜層，107b為位于第二輕摻雜漏區(qū)域10 中的第二摻雜層。
以NMOS為例，第一輕摻雜漏區(qū)域10 和第二輕摻雜漏區(qū)域10 為N-摻雜，第一摻雜層107a和第二摻雜層107b為P+摻雜，具體的，10 和10 中摻雜的導(dǎo)電粒子可以為磷，107a和107b中摻雜的導(dǎo)電粒子可以為銦，本實施例中，可以通過雙重降低表面電場 (D-RESURF)技術(shù)，在10 和10 中分別注入一定劑量的銦離子，使輕摻雜漏區(qū)域中形成一層濃度較高的P+型摻雜層。
參見圖1所示，第一輕摻雜漏區(qū)域10 與阱區(qū)之間存在一個橫向的PN結(jié)和一個縱向的PN結(jié)，第一輕摻雜漏區(qū)域10 與第一摻雜層107a之間存在另一個縱向的PN結(jié)，即第一輕摻雜漏區(qū)域10 周邊存在一個橫向的PN結(jié)和兩個縱向的PN結(jié)。
當(dāng)給該器件的漏端加正電壓時，第一輕摻雜漏區(qū)域10 周邊三個PN結(jié)都反偏， 空間電荷區(qū)同時向輕摻雜漏區(qū)域擴展，并在輕摻雜漏區(qū)域發(fā)生疊加，使輕摻雜漏區(qū)域更容易達到全耗盡，提高了器件的擊穿電壓，同時相比于輕摻雜漏區(qū)域未包含摻雜層的普通器件結(jié)構(gòu)，由于本實施例提供的器件結(jié)構(gòu)中多了一層P+摻雜層，由電荷平衡的理論上分析可得，輕摻雜漏區(qū)域的攙雜劑量可以比普通的輕摻雜漏區(qū)域結(jié)構(gòu)多出與摻雜層相同劑量的雜質(zhì)。因為由于摻雜層存在，同樣可以使得高摻雜濃度的輕摻雜漏區(qū)域達到全耗盡，從而不影響其擊穿電壓，同時高摻雜濃度的輕摻雜漏區(qū)域能夠減小該器件的導(dǎo)通電阻，提高其開態(tài)電流。
本實施例中第一摻雜層107a的作用是與襯底同時耗盡輕摻雜漏區(qū)域，使輕摻雜漏區(qū)域更容易達到全耗盡，所述摻雜層可以位于輕摻雜漏區(qū)域中的任何區(qū)域，具體的，所述摻雜層可以位于輕摻雜漏區(qū)域的表面、中部或底部，可參見附圖2和附圖3所示。當(dāng)輕摻雜漏區(qū)注入劑量提高相應(yīng)值時，所述摻雜層能夠配合襯底加快輕摻雜區(qū)的耗盡速度，使其仍能達到全耗盡，這樣既保證了該器件的擊穿電壓不變，又由于輕摻雜漏區(qū)濃度的提升，降低了器件的導(dǎo)通電阻，從而提高了器件的開態(tài)電流。因此，本實施例中，所述摻雜層可以為高摻雜濃度的摻雜層，具體的，其摻雜濃度可以為IO16CnT3至1019cm_3。
以NMOS為例，如果輕摻雜漏區(qū)域不引入本發(fā)明所描述的P型摻雜層，而只是用提高輕摻雜漏區(qū)域離子注入劑量的方法來提高器件的電流，則輕摻雜漏區(qū)域會變得難以耗盡，擊穿電壓下降，且電場的增加還會加劇熱載流子效應(yīng)。而本實施例提供的方案，在輕摻雜漏區(qū)域中注入一層高濃度的P型雜質(zhì)層，利用該雜質(zhì)層與輕摻雜漏區(qū)域形成的縱向PN結(jié)來增強輕摻雜漏區(qū)域的耗盡，因此在輕摻雜漏區(qū)域濃度提高的同時，仍然能夠保證輕摻雜漏區(qū)域能夠被全耗盡，即在提高了器件驅(qū)動電流的同時，保證了其擊穿電壓不變，且熱載流子效應(yīng)也不會加劇。
本實施例中，為了控制摻雜層的離子注入濃度和深度，所述摻雜層中摻雜的離子的擴散系數(shù)，可以小于、大于或等于輕摻雜漏區(qū)域中摻雜的離子的擴散系數(shù)。為了形成較淺的摻雜層，其較佳的情況為小于輕摻雜漏區(qū)域中摻雜的離子的擴散系數(shù)。以NMOS為例，所述輕摻雜漏區(qū)域摻雜的離子可以為磷或其它離子，所述摻雜層中摻雜的離子可以為銦或其它離子。在輕摻雜漏區(qū)域和摻雜層的離子注入過程中，可以使用同一掩模板，因銦的擴散系數(shù)遠(yuǎn)小于磷的擴散系數(shù)，從而可以在輕摻雜漏區(qū)域中形成極淺的摻雜層，保證了大部分輕摻雜漏區(qū)域的離子摻雜濃度不受影響。
當(dāng)然，上述方案也可以應(yīng)用于PMOS結(jié)構(gòu)中，PMOS與NMOS的結(jié)構(gòu)相同，相應(yīng)區(qū)域摻雜的導(dǎo)電離子類型相反，具體的所述PMOS的輕摻雜漏區(qū)域為P型摻雜，摻雜層為N型摻雜。 由于PMOS與NMOS的結(jié)構(gòu)類同，其相似之處可以互相參見，在此不再贅述。
上述實施例提供的CMOS器件中，輕摻雜漏區(qū)域中包括一層摻雜層，且該摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反，因此，在該器件的漏端加正電壓時，所述雜質(zhì)層與輕摻雜漏區(qū)域能夠形成縱向反偏PN結(jié)，進而實現(xiàn)配合襯底加快輕摻雜漏區(qū)域的耗盡速度，使輕摻雜漏區(qū)域更容易達到全耗盡狀態(tài)，這樣既保證了該器件的擊穿電壓不變，又由于輕摻雜漏區(qū)濃度的提升，降低了器件的導(dǎo)通電阻，從而提高了器件的開態(tài)電流。
實施例二
相應(yīng)于上述CMOS器件，本實施例還提供了一種CMOS器件的制造方法，在形成輕摻雜漏區(qū)域之后，包括
在輕摻雜漏區(qū)域中，通過離子注入工藝形成一層摻雜層；
所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。
本實施例提供的方法中，可以通過輕摻雜漏區(qū)域表面的離子注入控制層控制摻雜層的離子濃度和注入深度，使形成的摻雜層可以位于輕摻雜漏區(qū)域的表面、中部或底部，且控制摻雜層的離子濃度為1016cm_3至1019cm_3。該方法可以應(yīng)用于NMOS結(jié)構(gòu)的制造和PMOS 結(jié)構(gòu)的制造。為了控制摻雜層的離子注入濃度和深度，所述摻雜層中摻雜的離子的擴散系數(shù)，可以小于、大于或等于輕摻雜漏區(qū)域中摻雜的離子的擴散系數(shù)。為了形成較淺的摻雜層，其較佳的情況為小于輕摻雜漏區(qū)域中摻雜的離子的擴散系數(shù)。在NMOS中，所述輕摻雜漏區(qū)域為N型摻雜，所述摻雜層為P型摻雜。所述輕摻雜漏區(qū)域摻雜的離子可以為磷或其它離子，所述摻雜層中摻雜的離子可以為銦或其它離子。在PMOS中，所述輕摻雜漏區(qū)域為 P型摻雜，所述摻雜層為N型摻雜。
此外，本實施例提供的方法中，在離子注入形成輕摻雜漏區(qū)域和所述摻雜層過程中，可以應(yīng)用同一掩模板為掩模。
本實施例提供的CMOS器件制造方法中，在器件的輕摻雜漏區(qū)域中形成了一層摻雜層，且該摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反，因此，在得到的CMOS器件的漏端加正電壓時，所述雜質(zhì)層與輕摻雜漏區(qū)域能夠形成縱向反偏 PN結(jié)，進而配合襯底加快輕摻雜漏區(qū)域的耗盡速度，使輕摻雜漏區(qū)域更容易達到全耗盡狀態(tài)，這樣既保證了該器件的擊穿電壓不變，又由于輕摻雜漏區(qū)濃度的提升，降低了器件的導(dǎo)通電阻，從而提高了器件的開態(tài)電流。此外，該方法只需在現(xiàn)有工藝中加入一個離子注入制程，能夠和現(xiàn)有的CMOS器件制造工藝充分兼容，其實現(xiàn)方式簡單，且成本較低，便于大規(guī)模的推廣和應(yīng)用。
本發(fā)明說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
權(quán)利要求
1.一種CMOS器件，包括輕摻雜漏區(qū)域，其特征在于 所述輕摻雜漏區(qū)域中設(shè)置有一層摻雜層；所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。
2.根據(jù)權(quán)利要求1所述的CMOS器件，其特征在于 所述摻雜層位于輕摻雜漏區(qū)域的表面。
3.根據(jù)權(quán)利要求1所述的CMOS器件，其特征在于 所述摻雜層位于輕摻雜漏區(qū)域的中部。
4.根據(jù)權(quán)利要求1所述的CMOS器件，其特征在于 所述摻雜層位于輕摻雜漏區(qū)域的底部。
5.根據(jù)權(quán)利要求1所述的CMOS器件，其特征在于 所述摻雜層摻雜的離子濃度范圍為IO16CnT3至1019cm_3。
6.根據(jù)權(quán)利要求1所述的CMOS器件，其特征在于所述摻雜層中摻雜的離子的擴散系數(shù)小于所述輕摻雜漏區(qū)域中摻雜的離子的擴散系數(shù)。
7.根據(jù)權(quán)利要求1所述的CMOS器件，其特征在于 所述輕摻雜漏區(qū)域與所述摻雜層的摻雜類型相反。
8.根據(jù)權(quán)利要求7所述的CMOS器件，其特征在于所述輕摻雜漏區(qū)域摻雜的離子為磷，所述摻雜層中摻雜的離子為銦。
9.一種CMOS器件的制造方法，其特征在于，在形成輕摻雜漏區(qū)域之后，包括 在輕摻雜漏區(qū)域中，通過離子注入工藝形成一層摻雜層；所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。
10.根據(jù)權(quán)利要求9所述的CMOS器件的制造方法，其特征在于應(yīng)用同一掩模板為掩模，進行輕摻雜漏和摻雜層的離子注入。
全文摘要
本發(fā)明提供了一種CMOS器件及其制造方法，所述CMOS器件，包括輕摻雜漏區(qū)域，所述輕摻雜漏區(qū)域中設(shè)置有一層摻雜層；所述摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反。本發(fā)明所提供的CMOS器件及其制造方法中，在器件的輕摻雜漏區(qū)域中形成了一層摻雜層，且該摻雜層中摻雜的離子導(dǎo)電類型與輕摻雜漏區(qū)域中摻雜的離子導(dǎo)電類型相反，因此，當(dāng)輕摻雜漏區(qū)注入劑量提高相應(yīng)值時，所述摻雜層能夠配合襯底加快輕摻雜區(qū)的耗盡速度，使其仍能達到全耗盡，這樣既保證了該器件的擊穿電壓不變，又由于輕摻雜漏區(qū)濃度的提升，降低了器件的導(dǎo)通電阻，從而提高了器件的開態(tài)電流。
文檔編號H01L21/8238GK102544092SQ20101059303
公開日2012年7月4日 申請日期2010年12月16日 優(yōu)先權(quán)日2010年12月16日
發(fā)明者吳孝嘉, 郭立, 韓廣濤, 顏劍 申請人:無錫華潤上華半導(dǎo)體有限公司, 無錫華潤上華科技有限公司