專利名稱：用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，且具體而言，涉及一種用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法。
背景技術(shù)：
目前，影響場效應(yīng)晶體管性能的主要因素在于載流子的遷移率，其中載流子的遷移率會影響溝道中電流的大小。場效應(yīng)晶體管中載流子遷移率的下降不僅會降低晶體管的切換速度，而且還會使開和關(guān)時的電阻差異縮小。因此，在互補(bǔ)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(CMOS)的發(fā)展中，有效提高載流子遷移率一直都是晶體管結(jié)構(gòu)設(shè)計(jì)的重點(diǎn)之一。常規(guī)上，CMOS器件制造技術(shù)中將P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(PMOS)和N 型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NMOS)分開處理，例如，在PMOS器件的制造方法中采用壓應(yīng)力材料，而在NMOS器件中采用張應(yīng)力材料，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提高載流子的遷移率?？紤]到工藝的復(fù)雜性，通常會在半導(dǎo)體襯底的表面上以及柵極結(jié)構(gòu)周圍形成應(yīng)力弓I入襯墊(liner)，以對溝道區(qū)施加應(yīng)力。在當(dāng)前65nm以下技術(shù)水平的半導(dǎo)體制造工藝中， 一般采用雙氮化物襯墊(dual nitride liner)工藝來實(shí)現(xiàn)應(yīng)力引入。具體而言，雙氮化物襯墊工藝是指在NMOS器件周圍形成拉應(yīng)力氮化物襯墊且在PMOS器件周圍形成壓應(yīng)力氮化物襯墊。另一方面，為了使應(yīng)力引入襯墊更靠近溝道區(qū)，以便對溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，并且同時增大層間介電層(ILD)間隙填充窗口，通常會在形成源/漏區(qū)之后去除位于柵極結(jié)構(gòu)兩側(cè)的間隙壁結(jié)構(gòu)。這被稱為應(yīng)力接近技術(shù)(又稱SPT技術(shù))。常規(guī)所采用的是全面SPT 技術(shù)，即，將間隙壁結(jié)構(gòu)完全去除，直至露出柵極結(jié)構(gòu)的側(cè)壁或者露出位于間隙壁結(jié)構(gòu)內(nèi)側(cè)的偏移間隙壁結(jié)構(gòu)。需要特別說明一點(diǎn)，在本申請中，以柵極結(jié)構(gòu)的中心為基準(zhǔn)，靠近該中心即為內(nèi)側(cè)，遠(yuǎn)離該中心即為外側(cè)。然而，這樣的全面SPT技術(shù)會對最終形成的半導(dǎo)體器件產(chǎn)生兩個不利影響。一方面，完全去除間隙壁結(jié)構(gòu)，會損傷位于柵極結(jié)構(gòu)頂層和源/漏區(qū)表面的硅化區(qū)(將在下文中進(jìn)一步描述)，并且導(dǎo)致密勒(Miller)電容增大。另一方面，由于在制作PMOS器件時還會在其源/漏區(qū)形成嵌入式鍺硅(SiGe)應(yīng)力層以對溝道區(qū)施加更大的壓應(yīng)力，因此，在完全去除間隙壁結(jié)構(gòu)時，也會對暴露的SiGe應(yīng)力層造成一定損傷，從而導(dǎo)致PMOS器件的飽和電流Idsat減小。請參照圖1，其中示出了現(xiàn)有的全面SPT技術(shù)對應(yīng)變PMOS晶體管的飽和電流的影響。橫坐標(biāo)表示柵極結(jié)構(gòu)與接觸孔之間的間距，縱坐標(biāo)表示PMOS晶體管的飽和電流下降百分比，即，采用全面SPT技術(shù)處理之后的飽和電流的衰減量與未采用全面SPT技術(shù)處理的飽和電流之比。從圖1中可以看出，采用現(xiàn)有的全面SPT技術(shù)處理之后，PMOS晶體管的飽和電流明顯下降。對于柵極結(jié)構(gòu)與接觸孔之間的間距較小的情況，這種影響則尤其顯著，幾乎達(dá)到-5% ο因此，鑒于以上原因，急需開發(fā)一種用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法，以解決上述問題。

發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實(shí)施方式
部分中進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。為解決如上所述現(xiàn)有技術(shù)中所存在的問題，本發(fā)明提供一種用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法，所述方法包括提供前端器件結(jié)構(gòu)，所述前端器件結(jié)構(gòu)包括半導(dǎo)體襯底和位于所述半導(dǎo)體襯底上的柵極結(jié)構(gòu)；在所述半導(dǎo)體襯底上形成位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)的部分可灰化間隙壁結(jié)構(gòu)，其中，所述部分可灰化間隙壁結(jié)構(gòu)由內(nèi)到外依次包括第一間隙壁層和第二間隙壁層；在所述半導(dǎo)體襯底的表面、所述部分可灰化間隙壁結(jié)構(gòu)的表面以及所述柵極結(jié)構(gòu)的表面上，形成保護(hù)氧化層；進(jìn)行離子注入，以在所述半導(dǎo)體襯底中形成源/漏區(qū)；去除所述保護(hù)氧化層和所述第二間隙壁層，直至露出所述第一間隙壁層的表面為止；以及在所述半導(dǎo)體襯底的表面、所述第一間隙壁層的表面以及所述柵極結(jié)構(gòu)的表面上形成應(yīng)力弓I入襯墊層。優(yōu)選地，形成所述部分可灰化間隙壁結(jié)構(gòu)進(jìn)一步包括在所述半導(dǎo)體襯底的表面和所述柵極結(jié)構(gòu)的表面上，依次形成第一材料層和第二材料層；以及通過各向異性干法蝕刻依次蝕刻所述第二材料層和所述第一材料層，直至露出所述柵極結(jié)構(gòu)的表面和一部分所述半導(dǎo)體襯底的表面為止。優(yōu)選地，所述第二間隙壁層的構(gòu)成材料為低k材料。優(yōu)選地，所述低k材料包括無定形碳和黑鉆石。優(yōu)選地，所述第一間隙壁層為L形，并且包括橫向部分和縱向部分，所述橫向部分覆蓋一部分所述半導(dǎo)體襯底，所述縱向部分位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)。優(yōu)選地，所述第一間隙壁層包括至少一層氧化物層和/或至少一層氮化物層。優(yōu)選地，所述第一間隙壁層的厚度為2 10nm。優(yōu)選地，所述各向異性干法蝕刻所采用的蝕刻氣體包括02、SO2和He。優(yōu)選地，所述保護(hù)氧化層的厚度為2(Tl00nm。優(yōu)選地，所述保護(hù)氧化層的去除和所述第二間隙壁層的去除是在同一工藝反應(yīng)腔中進(jìn)行的。優(yōu)選地，所述保護(hù)氧化層的去除和所述第二間隙壁層的去除是在不同工藝反應(yīng)腔中進(jìn)行的。優(yōu)選地，所述第二間隙壁層是通過等離子體灰化處理來去除的。優(yōu)選地，所述等離子體灰化處理所采用的灰化氣體包括&和(X)2中的至少一種。優(yōu)選地，所述前端器件結(jié)構(gòu)還包括偏移間隙壁結(jié)構(gòu)，所述偏移間隙壁結(jié)構(gòu)形成于所述半導(dǎo)體襯底上，并位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)，并且隨后形成的所述部分可灰化間隙壁結(jié)構(gòu)位于所述偏移間隙壁結(jié)構(gòu)外側(cè)并緊靠所述偏移間隙壁結(jié)構(gòu)。優(yōu)選地，所述應(yīng)變半導(dǎo)體器件結(jié)構(gòu)為NMOS器件結(jié)構(gòu)，并且所述應(yīng)力引入襯墊層為張應(yīng)力層。優(yōu)選地，所述應(yīng)變半導(dǎo)體器件結(jié)構(gòu)為PMOS器件結(jié)構(gòu)，并且所述應(yīng)力引入襯墊層為壓應(yīng)力層。優(yōu)選地，所述前端器件結(jié)構(gòu)還包括嵌入式鍺硅應(yīng)力層，所述嵌入式鍺硅應(yīng)力層形成在位于所述半導(dǎo)體襯底表面的凹槽中。根據(jù)本發(fā)明的用于制作應(yīng)變半導(dǎo)體器件的方法具有以下優(yōu)點(diǎn)。一方面，與現(xiàn)有技術(shù)不同，本發(fā)明并非通過等離子干法蝕刻來完全去除間隙壁結(jié)構(gòu)，而是僅通過等離子體灰化處理部分地去除間隙壁結(jié)構(gòu)，因此，能夠避免對暴露在半導(dǎo)體襯底表面上的嵌入式SiGe 應(yīng)力層造成損傷，從而能夠有效地抑制SPT處理對PMOS晶體管的飽和電流的不利影響。另一方面，由于剩下的第一間隙壁層覆蓋半導(dǎo)體襯底中形成有硅化區(qū)的部分，因而能夠避免出現(xiàn)如現(xiàn)有技術(shù)一樣在完全去除間隙壁結(jié)構(gòu)時對硅化區(qū)造成損傷的情況，并且能夠有效地防止密勒電容增大。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。附圖中
圖1是示出了現(xiàn)有的全面SPT技術(shù)對應(yīng)變PMOS晶體管的飽和電流的影響的仿真曲線
圖2A-2F是示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)過程中的示意性剖面圖3是示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)所采用的前端器件結(jié)構(gòu)的另一示意性剖面圖；以及
圖4是示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的方法的流程圖。
具體實(shí)施例方式在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便說明本發(fā)明是如何制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。這里，應(yīng)予以理解的是，雖然以下描述和圖示僅以單獨(dú)制作應(yīng)變PMOS器件結(jié)構(gòu)為例，但本發(fā)明還適用于單獨(dú)制作應(yīng)變NMOS器件結(jié)構(gòu)以及同時制作應(yīng)變PMOS器件結(jié)構(gòu)和應(yīng)變NMOS器件結(jié)構(gòu)的情形。[優(yōu)選實(shí)施例]
下面，將僅以單獨(dú)制作應(yīng)變PMOS器件結(jié)構(gòu)為例，參照圖2A-2F詳細(xì)描述根據(jù)本發(fā)明優(yōu)選實(shí)施例的用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法。請參照圖2A-2F，其中示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)過程中的示意性剖面圖。首先，如圖2A所示，提供前端器件結(jié)構(gòu)。所述前端器件結(jié)構(gòu)包括半導(dǎo)體襯底201 和位于所述半導(dǎo)體襯底201上的柵極結(jié)構(gòu)210。其中，半導(dǎo)體襯底201的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅(SOI)或鍺硅(SiGe)等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底201選用單晶硅材料構(gòu)成。作為一個示例，柵極結(jié)構(gòu)210可包括依次層疊的柵極介電層202和柵極材料層203 和柵極硬掩蔽層204，如圖2A所示。柵極介電層202可包括氧化物，如，二氧化硅(SiO2)層。 柵極材料層203可包括多晶硅層、金屬層、導(dǎo)電性金屬氮化物層、導(dǎo)電性金屬氧化物層和金屬硅化物層中的一種或多種。其中，金屬層的構(gòu)成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導(dǎo)電性金屬氮化物層可包括氮化鈦(TiN)層；導(dǎo)電性金屬氧化物層可包括氮化銥(IrO2)層； 金屬硅化物層可包括硅化鈦(TiSi)層。柵極硬掩蔽層204可包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種。其中，氧化物層可包括硼磷硅玻璃(BPSG)、磷硅玻璃 (PSG)、正硅酸乙酯(TE0S)、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(zhì)(SOD)。氮化物層可包括氮化硅(Si3N4)層。氮氧化物層可包括氮氧化硅(SiON) 層。作為另一示例，柵極結(jié)構(gòu)210可以是半導(dǎo)體-氧化物-氮化物-氧化物-半導(dǎo)體 (SONOS)層疊柵結(jié)構(gòu)。作為示例，在半導(dǎo)體襯底201上還可以形成有位于柵極結(jié)構(gòu)210兩側(cè)且緊靠柵極結(jié)構(gòu)210的偏移間隙壁結(jié)構(gòu)(圖中未示出)。其中，偏移間隙壁結(jié)構(gòu)可以包括至少一層氧化物層和/或至少一層氮化物層。需要說明的是，所述偏移間隙壁結(jié)構(gòu)是可選的而非必需的， 其主要用于在進(jìn)行蝕刻或離子注入時保護(hù)柵極結(jié)構(gòu)210的側(cè)壁不受損傷。形成偏移間隙壁結(jié)構(gòu)的方法以及工藝條件和參數(shù)是本領(lǐng)域技術(shù)人員所公知的，在此不再贅述。此外，應(yīng)予以注意的是，本文所述以及附圖所繪的前端器件結(jié)構(gòu)并非是限制性的， 而是還可以具有其他結(jié)構(gòu)。例如，在半導(dǎo)體襯底201中還可以形成有隔離槽、埋層等。對于采用輕摻雜源/漏(LDD)工藝的半導(dǎo)體器件結(jié)構(gòu)而言，半導(dǎo)體襯底201中還可包括LDD區(qū)和暈環(huán)(halo)區(qū)。對于PMOS晶體管而言，半導(dǎo)體襯底201中還可以形成有N阱(圖中未示出)，并且在形成柵極結(jié)構(gòu)210之前，可以對整個N阱進(jìn)行一次小劑量硼注入，用于調(diào)整PMOS 晶體管的閾值電壓Vth。而且，在PMOS晶體管中，由于空穴的遷移率比電子的遷移率要小得多，所以在現(xiàn)有工藝中通常會結(jié)合雙襯墊工藝而同時在源/漏區(qū)形成嵌入式SiGe應(yīng)力層， 以便對溝道區(qū)施加更大的壓應(yīng)力，從而有效地提高其中空穴載流子的遷移率。在此情況下， 前端器件結(jié)構(gòu)還可包括形成在源/漏區(qū)中的嵌入式SiGe應(yīng)力層(稍后將參照圖3詳細(xì)描述)。在源/漏區(qū)形成嵌入式SiGe應(yīng)力層的方法以及工藝條件和參數(shù)都是本領(lǐng)域技術(shù)人員所公知的，在此不再贅述。接著，如圖2B所示，在半導(dǎo)體襯底201上形成位于柵極結(jié)構(gòu)210兩側(cè)且緊靠柵極結(jié)構(gòu)210的部分可灰化間隙壁結(jié)構(gòu)。這里，需要特別說明一點(diǎn)，本文中“由內(nèi)到外”所指的是，以柵極結(jié)構(gòu)210的中心為基準(zhǔn)，靠近該中心為內(nèi)，遠(yuǎn)離該中心為外。其中，所述部分可灰化間隙壁結(jié)構(gòu)由內(nèi)到外依次包括第一間隙壁層206和第二間隙壁層207。其中，第一間隙壁層206是不可灰化的，第二間隙壁層207是可灰化的。這里的“不可灰化”是指不可以通過等離子體灰化處理去除，而“可灰化”是指可以通過等離子體灰化處理去除。作為示例，所述部分可灰化間隙壁結(jié)構(gòu)可以通過下列步驟形成首先，在半導(dǎo)體襯底201的表面和柵極結(jié)構(gòu)210的表面上，依次形成第一材料層和第二材料層，其中，所述第一材料層是不可灰化的，所述第二材料層是可灰化的；接著，通過各向異性干法蝕刻依次蝕刻所述第二材料層和所述第一材料層，直至露出柵極結(jié)構(gòu)210和一部分半導(dǎo)體襯底201的表面為止，從而形成如圖所示的第一間隙壁層206和第二間隙壁層207。第一間隙壁層206被形成為L形，包括橫向部分206a和縱向部分206b。橫向部分 206a覆蓋半導(dǎo)體襯底201的一部分，縱向部分206b位于柵極結(jié)構(gòu)210兩側(cè)且緊靠柵極結(jié)構(gòu) 210。第一間隙壁層206包括至少一層氧化物層和/或至少一層氮化物層，并且兩者總厚度大約為2 lOnm，例如可以為3nm、5nm、7nm或9nm，且優(yōu)選為7nm。需予以注意的是，應(yīng)當(dāng)將第一間隙壁層206制作得盡可能薄，以使隨后形成的應(yīng)力引入襯墊層能夠盡可能靠近溝道區(qū)，以便更好地對其施加應(yīng)力。作為示例，在本優(yōu)選實(shí)施例中，第一間隙壁層206a包括一層氧化物層和一層氮化物層，例如，第一間隙壁層206a可以是由從內(nèi)到外的氧化硅和氮化硅構(gòu)成的ON結(jié)構(gòu)。氮化硅可以使用二氯乙硅烷、BTBAS (雙(第三-丁基胺)硅烷)和六氯乙硅烷中的任意一種和氨氣作為源氣體來形成。氧化硅可以使用TEOS (正硅酸乙酯)、SiH4/ N2O或BTBAS作為源氣體來形成。此第一間隙壁層206a可以采用與常規(guī)形成ON間隙壁結(jié)構(gòu)的方法以及工藝條件和參數(shù)來形成，在此不再贅述。第二間隙壁層207的構(gòu)成材料可以是低介電常數(shù)(低k)材料(k<3. 0)。其中，低 k材料例如包括無定形碳、黑鉆石(BD)等。具體而言，第二間隙壁層207的構(gòu)成材料可以為Black Diamond II (BDII)電介質(zhì)。這種電介質(zhì)材料為碳摻雜的氧化硅(也稱為碳氧化硅)，其中碳原子含量高于10%，其由美國加州圣大克勞拉市Applied Materials公司市售， 并且其改進(jìn)材料包括通過UV硬化且具有30%的孔隙率的BDIIx電介質(zhì)和通過電子束硬化的BDIIebeam電介質(zhì)。此外，其他含碳的低k材料包括Silk 與Cyclotene (苯環(huán)丁烯)介電材料，其由Dow Chemical公司市售。這些材料中多數(shù)為有機(jī)或聚合電介質(zhì)，容易與氧氣或氧離子反應(yīng)生成氣態(tài)物而被消耗。這種低k材料層可通過類似于涂覆光致抗蝕劑(PR)的旋涂法或化學(xué)氣相沉積(CVD)法來形成。作為示例，所述各向異性干法蝕刻所采用的工藝條件可以為工藝反應(yīng)腔壓強(qiáng)2 50mT，頂部電極功率(TCP) 10(Tl000W，偏壓10(Tl000V。所采用的蝕刻氣體可以包括02、 SO2和He。其中，O2的流速約為10 500sccm，SO2的流速約為10 500sccm，He的流速約為 l(T200sCCm。這里，sccm是標(biāo)準(zhǔn)狀態(tài)下，也就是1個大氣壓、25攝氏度下每分鐘1立方厘米 (lml/min)的流量。此外，需要予以注意的是，如果如前所述在柵極結(jié)構(gòu)210兩側(cè)且緊靠柵極結(jié)構(gòu)210 形成有偏移間隙壁結(jié)構(gòu)，則此步驟中形成的所述部分可灰化間隙壁結(jié)構(gòu)將位于所述偏移間隙壁結(jié)構(gòu)外側(cè)并緊靠所述偏移間隙壁結(jié)構(gòu)。然后，如圖2C所示，在半導(dǎo)體襯底201的表面、所述部分可灰化間隙壁結(jié)構(gòu)的表面以及柵極結(jié)構(gòu)210的表面上，形成保護(hù)氧化層208。保護(hù)氧化層208的厚度例如可以為大約 2(Tl00nm，其主要用于在通過離子注入形成源/漏區(qū)時保護(hù)第二間隙壁層207。作為一個示例，可以通過在70(T750°C的溫度下以正硅酸乙酯(TEOS)作為源氣體通過化學(xué)氣相沉積(CVD)法來形成氧化層208。作為另一示例，可以在210°C的溫度下以 SiH4和隊(duì)0的混合氣體作為源氣體通過CVD法來形成氧化層208。形成保護(hù)氧化層208的其他方法以及工藝條件和參數(shù)是本領(lǐng)域技術(shù)人員所熟知的，在此不再贅述。接著，如圖2D所示，進(jìn)行離子注入，以在半導(dǎo)體襯底201中形成源/漏區(qū)209。此步驟中形成的源/漏區(qū)209實(shí)際上是重?fù)诫s源/漏區(qū)。在現(xiàn)行的CMOS制造工藝中，源/漏區(qū)209與前面提及的LDD區(qū)和暈環(huán)區(qū)一起構(gòu)成半導(dǎo)體器件的源/漏區(qū)。之后，可以進(jìn)行退火處理，以激活注入的離子。形成源/漏區(qū)和退火處理的工藝條件和參數(shù)是本領(lǐng)域技術(shù)人員所公知的，在此不再贅述。這里，需予以注意的是，在離子注入形成源/漏區(qū)之后，通常會采用常規(guī)的硅化工藝在柵極結(jié)構(gòu)210頂層、源/漏區(qū)209的表面附近形成硅化區(qū)(圖中已由虛線標(biāo)示出)，此工序的目的是在所有硅的有源區(qū)形成金屬接觸，這層金屬接觸能夠使Si和隨后沉積的導(dǎo)電材料更加緊密地結(jié)合在一起，從而能夠降低接觸電阻。一般地，會選擇鈦(Ti)作為沉積的金屬材料，并在沉積之后使其與Si進(jìn)行反應(yīng)生成Ti的硅化物(TiSi2)。當(dāng)然，所采用的金屬材料并不限于Ti，而是還可以包括Ta、W、Co、Ni、Pt、Pd及它們的合金。金屬材料層的沉積例如可以使用濺射、化學(xué)氣相沉積、蒸發(fā)、化學(xué)溶液沉積、電鍍等。然后，如圖2E所示，去除保護(hù)氧化層208和第二間隙壁層207，直至露出第一間隙壁層206的表面為止。作為示例，可以通過等離子體干法蝕刻來去除保護(hù)氧化層208，其中，工藝條件例如可以為工藝反應(yīng)腔壓強(qiáng)2 50mT，頂部電極功率(TCP) 10(Tl000W，偏壓(T500V。所采用的蝕刻氣體可以包括CF4、He和02。其中，CF4的流速約為l(T200sCCm，He的流速約為 10"l00sccm, O2 的流速約為 0 50sccm。作為示例，可以通過原位(in-situ)或異位(ex-situ)等離子體灰化處理來去除第二間隙壁層207。這樣有利于提高工藝的靈活性。需予以說明的是，這里所提及的原位是指在去除保護(hù)氧化層208所用的同一個工藝反應(yīng)腔內(nèi)進(jìn)行灰化處理，而異位則是指在去除了保護(hù)氧化層208之后將半導(dǎo)體晶片移至另一工藝反應(yīng)腔中進(jìn)行灰化處理，以去除第二間隙壁層207?；一幚硭捎玫幕一瘹怏w例如可以包括&和(X)2中的至少一種，并且還可以包括014、!120和隊(duì)吐中的一種或多種。在本優(yōu)選實(shí)施例中，所使用的灰化氣體包含O2和隊(duì)吐。 其中，O2 的流速約為 100(T8000sccm，例如為 2000sccm、3000sccm、5000sccm、7000sccm，且優(yōu)選為 5000sccm，N2H2 的流速約為 100 1000scc，例如為 200sccm、300sccm、500sccm、700sccm、 900sccm,且優(yōu)選為 500sccmo最后，如圖2F所示，在半導(dǎo)體襯底201的表面、第一間隙壁層206的表面以及柵極結(jié)構(gòu)210的表面上形成應(yīng)力引入襯墊層211。作為示例，應(yīng)力引入襯墊層211可以由諸如 Si3N4這樣的氮化物構(gòu)成。具體而言，在NMOS器件周圍形成拉應(yīng)力氮化物襯墊，而在PMOS器件周圍形成壓應(yīng)力氮化物襯墊。可以采用常規(guī)的雙氮化物襯墊工藝來形成應(yīng)力弓I入襯墊層 211，其工藝條件和參數(shù)是本領(lǐng)域技術(shù)人員所公知的，在此不再贅述。請參照圖3，其中示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)所采用的前端器件結(jié)構(gòu)的另一示意性剖面圖。如圖3所示，嵌入式SiGe應(yīng)力層312形成在位于半導(dǎo)體襯底301表面的凹槽中，并且所述凹槽形成在半導(dǎo)體襯底301中將要形成源/漏區(qū)的部分。應(yīng)予以注意的是，雖然嵌入式SiGe應(yīng)力層312在圖中示出為其表面與半導(dǎo)體襯底 301的表面不齊平，但也可以被形成為其表面與半導(dǎo)體襯底301的表面齊平。下面，請參照圖4，其中示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的方法的流程圖，用于簡要示出整個方法的流程。首先，在步驟S401中，提供前端器件結(jié)構(gòu)。所述前端器件結(jié)構(gòu)包括半導(dǎo)體襯底和位于該半導(dǎo)體襯底上的柵極結(jié)構(gòu)。接著，在步驟S402中，在所述半導(dǎo)體襯底上形成位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)的部分可灰化間隙壁結(jié)構(gòu)。其中，所述間隙壁結(jié)構(gòu)由內(nèi)到外依次包括第一間隙
壁層和第二間隙壁層。接著，在步驟S403中，在所述半導(dǎo)體襯底的表面、所述部分可灰化間隙壁結(jié)構(gòu)的表面以及所述柵極結(jié)構(gòu)的表面上，形成保護(hù)氧化層。接著，在步驟S404中，進(jìn)行離子注入，以在所述半導(dǎo)體襯底中形成源/漏區(qū)。接著，在步驟S405中，去除所述保護(hù)氧化層和所述第二間隙壁層，直至露出所述第一間隙壁層的表面為止。最后，在步驟S306中，在所述半導(dǎo)體襯底的表面、所述第一間隙壁層的表面以及所述柵極結(jié)構(gòu)的表面上形成應(yīng)力弓I入襯墊層。根據(jù)本發(fā)明的用于制作應(yīng)變半導(dǎo)體器件的方法具有以下優(yōu)點(diǎn)。一方面，與現(xiàn)有技術(shù)不同，本發(fā)明并非通過等離子體干法蝕刻來完全去除間隙壁結(jié)構(gòu)，而是僅通過等離子體灰化處理部分地去除間隙壁結(jié)構(gòu)，因此，能夠避免對暴露在半導(dǎo)體襯底表面上的嵌入式 SiGe應(yīng)力層造成損傷，從而能夠有效地抑制SPT處理對PMOS晶體管的飽和電流的不利影響。另一方面，由于剩下的第一間隙壁層覆蓋半導(dǎo)體襯底中形成有硅化區(qū)的部分，因而能夠避免出現(xiàn)如現(xiàn)有技術(shù)一樣在完全去除間隙壁結(jié)構(gòu)時對硅化區(qū)造成損傷的情況，并且能夠有效地防止密勒電容增大。[本發(fā)明的工業(yè)實(shí)用性]
根據(jù)如上所述的實(shí)施例制造的半導(dǎo)體器件可應(yīng)用于多種集成電路(IC)中。例如，根據(jù)本發(fā)明的IC可以是存儲器電路，如隨機(jī)存取存儲器(RAM)、動態(tài)RAM (DRAM)、同步DRAM (SDRAM)、靜態(tài)RAM (SRAM)、或只讀存儲器(ROM)等。根據(jù)本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專用集成電路(ASIC)、合并式DRAM邏輯集成電路(掩埋式DRAM)、 射頻電路或任意其他電路器件。例如，根據(jù)本發(fā)明的IC芯片可以用于用戶電子產(chǎn)品中，如個人計(jì)算機(jī)、便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話、個人數(shù)字助理、攝像機(jī)、數(shù)碼相機(jī)、手機(jī)等各種電子產(chǎn)品中。 本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外，本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法，所述方法包括提供前端器件結(jié)構(gòu)，所述前端器件結(jié)構(gòu)包括半導(dǎo)體襯底和位于所述半導(dǎo)體襯底上的柵極結(jié)構(gòu)；在所述半導(dǎo)體襯底上形成位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)的間隙壁結(jié)構(gòu)， 其中，所述間隙壁結(jié)構(gòu)由內(nèi)到外依次包括第一間隙壁層和第二間隙壁層；在所述半導(dǎo)體襯底的表面、所述間隙壁結(jié)構(gòu)的表面以及所述柵極結(jié)構(gòu)的表面上，形成保護(hù)氧化層；進(jìn)行離子注入，以在所述半導(dǎo)體襯底中形成源/漏區(qū)；去除所述保護(hù)氧化層和所述第二間隙壁層，直至露出所述第一間隙壁層的表面為止；以及在所述半導(dǎo)體襯底的表面、所述第一間隙壁層的表面以及所述柵極結(jié)構(gòu)的表面上形成應(yīng)力引入襯墊層。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述間隙壁結(jié)構(gòu)進(jìn)一步包括在所述半導(dǎo)體襯底的表面和所述柵極結(jié)構(gòu)的表面上，依次形成第一材料層和第二材料層；以及通過各向異性干法蝕刻依次蝕刻所述第二材料層和所述第一材料層，直至露出所述柵極結(jié)構(gòu)的表面和一部分所述半導(dǎo)體襯底的表面為止。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二間隙壁層的構(gòu)成材料為低k材料。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述低k材料包括無定形碳和黑鉆石。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一間隙壁層為L形，并且包括橫向部分和縱向部分，所述橫向部分覆蓋一部分所述半導(dǎo)體襯底，所述縱向部分位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一間隙壁層包括至少一層氧化物層和/或至少一層氮化物層。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一間隙壁層的厚度為2 10nm。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述各向異性干法蝕刻所采用的蝕刻氣體包括O2、SO2和He。
9.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述保護(hù)氧化層的厚度為2(Tl00nm。
10.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述保護(hù)氧化層的去除和所述第二間隙壁層的去除是在同一工藝反應(yīng)腔中進(jìn)行的。
11.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述保護(hù)氧化層的去除和所述第二間隙壁層的去除是在不同工藝反應(yīng)腔中進(jìn)行的。
12.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二間隙壁層是通過等離子體灰化處理來去除的。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于，所述等離子體灰化處理所采用的灰化氣體包括A和(X)2中的至少一種。
14.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述前端器件結(jié)構(gòu)還包括偏移間隙壁結(jié)構(gòu)，所述偏移間隙壁結(jié)構(gòu)形成于所述半導(dǎo)體襯底上，并位于所述柵極結(jié)構(gòu)兩側(cè)且緊靠所述柵極結(jié)構(gòu)，并且隨后形成的所述部分可灰化間隙壁結(jié)構(gòu)位于所述偏移間隙壁結(jié)構(gòu)外側(cè)并緊靠所述偏移間隙壁結(jié)構(gòu)。
15.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述應(yīng)變半導(dǎo)體器件結(jié)構(gòu)為NMOS器件結(jié)構(gòu)，并且所述應(yīng)力弓I入襯墊層為張應(yīng)力層。
16.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述應(yīng)變半導(dǎo)體器件結(jié)構(gòu)為PMOS器件結(jié)構(gòu)，并且所述應(yīng)力弓I入襯墊層為壓應(yīng)力層。
17.根據(jù)權(quán)利要求16所述的方法，其特征在于，所述前端器件結(jié)構(gòu)還包括嵌入式鍺硅應(yīng)力層，所述嵌入式鍺硅應(yīng)力層形成在位于所述半導(dǎo)體襯底表面的凹槽中。
全文摘要
本發(fā)明提供一種用于制作應(yīng)變半導(dǎo)體器件結(jié)構(gòu)的方法，包括提供前端器件結(jié)構(gòu)，包括半導(dǎo)體襯底和位于半導(dǎo)體襯底上的柵極結(jié)構(gòu)；在半導(dǎo)體襯底上形成位于柵極結(jié)構(gòu)兩側(cè)且緊靠柵極結(jié)構(gòu)的部分可灰化間隙壁結(jié)構(gòu)，部分可灰化間隙壁結(jié)構(gòu)由內(nèi)到外依次包括第一間隙壁層和第二間隙壁層；在半導(dǎo)體襯底的表面、部分可灰化間隙壁結(jié)構(gòu)的表面以及柵極結(jié)構(gòu)的表面上，形成保護(hù)氧化層；進(jìn)行離子注入，以在半導(dǎo)體襯底中形成源/漏區(qū)；去除保護(hù)氧化層和第二間隙壁層，直至露出第一間隙壁層的表面為止；以及在半導(dǎo)體襯底的表面、第一間隙壁層的表面以及柵極結(jié)構(gòu)的表面上形成應(yīng)力引入襯墊層。該方法能夠有效地抑制SPT處理對PMOS晶體管飽和電流的不利影響，并且避免對硅化區(qū)造成損傷。
文檔編號H01L21/336GK102569081SQ20101060060
公開日2012年7月11日 申請日期2010年12月22日 優(yōu)先權(quán)日2010年12月22日
發(fā)明者張海洋, 胡敏達(dá) 申請人:中芯國際集成電路制造(上海)有限公司