專利名稱：Mos晶體管及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種MOS晶體管及其制作方法。
背景技術(shù)：
隨著對(duì)超大規(guī)模集成電路高集成度和高性能的需求逐漸增加，半導(dǎo)體技術(shù)向著 22nm甚至更小特征尺寸的技術(shù)節(jié)點(diǎn)發(fā)展。為解決MOS晶體管尺寸減小帶來(lái)的諸多技術(shù)問(wèn)題，業(yè)內(nèi)提出了多種不同的技術(shù)路線，其中，具有非對(duì)稱溝道結(jié)構(gòu)的MOS晶體管有利于增強(qiáng)源端的橫向電場(chǎng)并降低漏端側(cè)向電場(chǎng)，近年來(lái)逐漸成為研究熱點(diǎn)。圖1為具有非對(duì)稱溝道結(jié)構(gòu)的MOS晶體管的結(jié)構(gòu)示意圖，如圖所示，溝道10內(nèi)沿著從源區(qū)11到漏區(qū)12的方向，摻雜濃度逐漸降低，越靠近漏區(qū)12溝道內(nèi)的雜質(zhì)濃度越低， 從而形成非對(duì)稱的溝道結(jié)構(gòu)。M. Hasan 等的研究表明(IEEE TED, VOL. 56，NO. 12，DECEMBER2009)，非對(duì)稱溝道 MOS晶體管中的橫向電場(chǎng)分布狀態(tài)增加了源端的載流子遷移率，因此能夠提高器件的驅(qū)動(dòng)電流，而漏端較低的橫向電場(chǎng)能夠有效的防止漏端擊穿現(xiàn)象的發(fā)生，如圖2所示，曲線1為非對(duì)稱溝道的MOS晶體管的橫向電場(chǎng)分布，曲線2為傳統(tǒng)的對(duì)稱溝道MOS晶體管的橫向電場(chǎng)分布，由圖可見(jiàn)，相對(duì)于傳統(tǒng)對(duì)稱溝道結(jié)構(gòu)的MOS晶體管，非對(duì)稱溝道結(jié)構(gòu)的MOS晶體管的源端電場(chǎng)提高，漏端電場(chǎng)降低。然而，從圖2中還可以看出，非對(duì)稱溝道MOS晶體管對(duì)溝道源端和漏端的電場(chǎng)改善都有限，需要進(jìn)一步開(kāi)發(fā)新的結(jié)構(gòu)來(lái)改進(jìn)這種MOS晶體管的性能，以滿足高響應(yīng)速率、高可靠性的要求。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種MOS晶體管及其制作方法，能夠改善溝道源端和漏端的電場(chǎng)分布，提高器件性能。為解決上述問(wèn)題，本發(fā)明提供一種MOS晶體管，包括半導(dǎo)體襯底；所述半導(dǎo)體襯底上的柵極結(jié)構(gòu)；所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底表面內(nèi)的源區(qū)和漏區(qū)；所述柵極結(jié)構(gòu)下方的溝道；所述溝道內(nèi)靠近漏區(qū)的一端具有異質(zhì)區(qū)，所述異質(zhì)區(qū)的介電常數(shù)大于溝道內(nèi)其他區(qū)域。所述異質(zhì)區(qū)的晶格常數(shù)大于溝道內(nèi)其他區(qū)域。所述異質(zhì)區(qū)和溝道之間形成內(nèi)建電場(chǎng)，以降低載流子遷移的勢(shì)壘。所述溝道的材料包括硅，所述異質(zhì)區(qū)的材料包括鍺。所述柵極結(jié)構(gòu)包括依次位于溝道上方的柵介質(zhì)層和柵極，以及柵極兩側(cè)的側(cè)墻， 所述異質(zhì)區(qū)位于與柵極介質(zhì)層緊鄰的溝道表面內(nèi)。
所述異質(zhì)區(qū)的深度與所述源區(qū)和漏區(qū)接近。所述柵極與源區(qū)和漏區(qū)的LDD區(qū)有交疊，所述異質(zhì)區(qū)與漏區(qū)的LDD區(qū)緊鄰或相隔。相應(yīng)的，本發(fā)明還提供一種MOS晶體管的制作方法，包括以下步驟提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上具有偽柵結(jié)構(gòu)，以及所述偽柵結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底表面內(nèi)的源區(qū)和漏區(qū)，其中，源區(qū)和漏區(qū)之間為溝道，所述偽柵結(jié)構(gòu)包括偽柵、偽柵介質(zhì)層和偽柵兩側(cè)的柵極側(cè)墻；去除偽柵以在柵極側(cè)墻內(nèi)形成柵溝槽；在所述柵溝槽內(nèi)形成異質(zhì)區(qū)掩膜層；以所述異質(zhì)區(qū)掩膜層為遮擋，在所述溝道內(nèi)形成異質(zhì)區(qū)；去除異質(zhì)區(qū)掩膜層；在所述柵溝槽內(nèi)形成柵極介質(zhì)層和柵極。所述在柵溝槽內(nèi)形成異質(zhì)區(qū)掩膜層包括以下步驟進(jìn)行第一傾斜沉積，在靠近所述源區(qū)的柵溝槽一側(cè)形成第一掩膜區(qū)；進(jìn)行第二傾斜沉積，在靠近所述漏區(qū)的柵溝槽一側(cè)形成第二掩膜區(qū)；反向刻蝕所述第一掩膜區(qū)和第二掩膜區(qū)分別形成第一柵溝槽側(cè)墻和第二柵溝槽側(cè)墻，以作為異質(zhì)區(qū)掩膜層；其中，所述第一掩膜區(qū)的沉積厚度大于所述第二掩膜區(qū)的沉積厚度。所述第一掩膜區(qū)和第二掩膜區(qū)為金屬材料，所述第一傾斜沉積和第二傾斜沉積為 PVD工藝。所述第二柵溝槽側(cè)墻遮擋所述漏區(qū)的LDD區(qū)。以所述異質(zhì)區(qū)掩膜層為遮擋在所述溝道內(nèi)形成異質(zhì)區(qū)包括以下步驟刻蝕未被異質(zhì)區(qū)掩膜層遮擋的溝道部分，形成異質(zhì)區(qū)溝槽；在所述異質(zhì)區(qū)溝槽內(nèi)形成異質(zhì)區(qū)。在所述異質(zhì)區(qū)溝槽內(nèi)形成異質(zhì)區(qū)采用外延生長(zhǎng)的方式。去除異質(zhì)區(qū)掩膜層之后還包括對(duì)具有異質(zhì)區(qū)的溝道進(jìn)行閾值電壓調(diào)制處理。與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點(diǎn)所述MOS晶體管的溝道漏端具有異質(zhì)區(qū)，異質(zhì)區(qū)為介電常數(shù)比溝道其他區(qū)域大的半導(dǎo)體材料，由于異質(zhì)區(qū)位于漏端，使得漏端電場(chǎng)相對(duì)降低，源端電場(chǎng)相對(duì)增強(qiáng)，相對(duì)于傳統(tǒng)的非對(duì)稱溝道MOS晶體管進(jìn)一步增加了源端的載流子遷移率，從而能夠提高器件的驅(qū)動(dòng)電流，而且漏端較低的橫向電場(chǎng)能夠進(jìn)一步防止漏端擊穿現(xiàn)象發(fā)生。所述MOS晶體管的制作方法，可以在傳統(tǒng)工藝的基礎(chǔ)上在溝槽內(nèi)形成異質(zhì)區(qū)，并且能與后續(xù)金屬沉積工藝兼容，有利于提高產(chǎn)能降低成本。


通過(guò)附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢(shì)將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。圖1為具有非對(duì)稱溝道結(jié)構(gòu)的MOS晶體管的結(jié)構(gòu)示意圖；圖2為非對(duì)稱溝道的MOS晶體管和傳統(tǒng)的對(duì)稱溝道MOS晶體管的橫向電場(chǎng)分布曲線；圖3為實(shí)施例一中MOS晶體管的結(jié)構(gòu)示意圖；圖4為實(shí)施例一中MOS晶體管的能帶結(jié)構(gòu)圖；圖5為實(shí)施例二中MOS晶體管的制作方法的流程圖；圖6至圖17為實(shí)施例二中MOS晶體管的制作方法的示意圖；圖18至圖19為實(shí)施例三中MOS晶體管的制作方法的示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來(lái)實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開(kāi)的具體實(shí)施例的限制。其次，本發(fā)明結(jié)合示意圖進(jìn)行詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)，為便于說(shuō)明，表示器件結(jié)構(gòu)的剖面圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明保護(hù)的范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。下面的實(shí)施例以PMOS晶體管為例，詳細(xì)說(shuō)明本發(fā)明提供的MOS晶體管。實(shí)施例一圖3為本實(shí)施例中PMOS晶體管的結(jié)構(gòu)示意圖。如圖所示，所述PMOS晶體管，包括半導(dǎo)體襯底100 ；所述半導(dǎo)體襯底100上的柵極結(jié)構(gòu)101 ；所述柵極結(jié)構(gòu)101兩側(cè)的半導(dǎo)體襯底100表面內(nèi)的源區(qū)105和漏區(qū)106 ；所述柵極結(jié)構(gòu)101下方的溝道107 ；所述溝道107內(nèi)靠近漏區(qū)106的一端(漏端)具有異質(zhì)區(qū)108，所述異質(zhì)區(qū)108的介電常數(shù)大于溝道107內(nèi)其他區(qū)域。其中，半導(dǎo)體襯底100可以為元素半導(dǎo)體或組成的體材料，例如單晶、多晶或非晶結(jié)構(gòu)的硅或硅鍺，也可以為化合物半導(dǎo)體組成的體材料，例如碳化硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導(dǎo)體或其組合。所述半導(dǎo)體襯底100還可以包括掩埋氧化層和SOI層，所述SOI層的材料可以為Si，Ge或III-V族化合物(如SiC、砷化鎵、砷化銦、磷化銦等)等材料。如圖3所示，所述柵極結(jié)構(gòu)101包括依次位于溝道107上方的柵介質(zhì)層104和柵極102，以及柵極102兩側(cè)的側(cè)墻103，所述異質(zhì)區(qū)108位于與柵介質(zhì)層104緊鄰的溝道表面內(nèi)。本實(shí)施例中，所述柵介質(zhì)層104優(yōu)選為高k介質(zhì)層，所述高k介質(zhì)層的材料可以是 Hf02, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La203、Zr02、LaAlO 等。高 k 介質(zhì)層 104 的厚度范圍約為1納米至3納米。所述柵極102為金屬柵，包括Ti、Al、Cu或其中至少兩種的合金，所述金屬柵也可以有前述金屬或合金的多層結(jié)構(gòu)疊加而成。該柵極采用PVD或CVD工藝淀積制作。所述側(cè)墻103包括氧化硅、氮化硅或它們的疊層。所述源區(qū)105和漏區(qū)106具有LDD (輕摻雜漏)區(qū)，所述LDD區(qū)的摻雜濃度低于源區(qū)105和漏區(qū)106，LDD區(qū)與半導(dǎo)體襯底上方的柵極102有交疊。源區(qū)105和漏區(qū)106的摻雜類型與溝道107的摻雜類型相反，本實(shí)施例中，所述溝道107為N型雜質(zhì)，源區(qū)105和漏區(qū)106為P型摻雜，本發(fā)明的其他實(shí)施例中，源區(qū)105和漏區(qū)106的摻雜類型與溝道107的摻雜類型也可以相同?？蛇x的，所述溝道107內(nèi)沿著從源區(qū)105到漏區(qū)106的方向，摻雜濃度逐漸降低， 越靠近漏區(qū)106的溝道內(nèi)的雜質(zhì)濃度越低，從而形成非對(duì)稱的溝道結(jié)構(gòu)。優(yōu)選的，所述異質(zhì)區(qū)108的材料包括鍺，例如為單晶鍺或硅鍺合金，所述溝道107 的材料包括硅，例如為單晶硅。鍺的介電常數(shù)為16，硅的介電常數(shù)為11. 9，根據(jù)以下公式 (1)ε SiESi = ε GeEGe......(1)因?yàn)殒N的介電常數(shù)大于硅的介電常數(shù)，于是，與沒(méi)有異質(zhì)區(qū)108的傳統(tǒng)溝道結(jié)構(gòu)相比，溝道107內(nèi)的電場(chǎng)分布發(fā)生改變，源端的橫向電場(chǎng)Esi相對(duì)增強(qiáng)，而漏端的橫向電場(chǎng) Efe相對(duì)降低。類似的，異質(zhì)區(qū)108也可以為其他介電常數(shù)比溝道107其他區(qū)域大的半導(dǎo)體材料， 例如GaAs、AlSb、GaSb、InAs JnSb，根據(jù)公式(1)，由于異質(zhì)區(qū)108位于漏端，使得漏端電場(chǎng)相對(duì)降低，源端電場(chǎng)相對(duì)增強(qiáng)，相對(duì)于傳統(tǒng)的非對(duì)稱溝道MOS晶體管進(jìn)一步增加了源端的載流子遷移率，從而能夠提高器件的驅(qū)動(dòng)電流，而且漏端較低的橫向電場(chǎng)能夠進(jìn)一步防止漏端擊穿現(xiàn)象發(fā)生。本實(shí)施例中，所述異質(zhì)區(qū)108采用外延生長(zhǎng)形成，在本發(fā)明的其他實(shí)施例中，所述異質(zhì)區(qū)108還可以由溝道107的漏端摻雜形成，即為摻雜區(qū)，例如在硅溝道中摻雜鍺，也可以形成介電常數(shù)較周圍溝道區(qū)域大的異質(zhì)區(qū)，同樣也可以實(shí)現(xiàn)上述改善溝道電場(chǎng)分布的效^ ο優(yōu)選的，所述異質(zhì)區(qū)108的晶格常數(shù)大于溝道107內(nèi)其他區(qū)域。例如，所述異質(zhì)區(qū) 108的材料為N型單晶鍺，所述溝道107的材料為N型單晶硅，硅鍺的晶格結(jié)構(gòu)相同，而鍺的晶格常數(shù)大于硅，這樣一來(lái)，由于晶格失配的作用，溝道107內(nèi)將在靠近源區(qū)105的一端 (源端)形成壓應(yīng)力，對(duì)于本實(shí)施例的PMOS晶體管來(lái)說(shuō)，有利于增強(qiáng)源端的空穴遷移率，提高器件性能。優(yōu)選的，所述異質(zhì)區(qū)108與溝道107之間形成內(nèi)建電場(chǎng)，以降低載流子遷移的勢(shì)壘。圖4為本實(shí)施例中PMOS晶體管的能帶結(jié)構(gòu)圖，其中，所述異質(zhì)區(qū)108的材料為N型單晶鍺，所述溝道107的材料為N型單晶硅，如圖4所示，Ge的禁帶寬度小于Si的禁帶寬度 (在室溫下分別為0. 66eV、l. 12eV)，于是Si/Ge結(jié)處形成了過(guò)渡勢(shì)壘的能帶結(jié)構(gòu)，這樣相當(dāng)于降低了源端到漏端的勢(shì)壘高度，有利于空穴在溝道內(nèi)的遷移。此外，在垂直于半導(dǎo)體襯底的方向上，所述異質(zhì)區(qū)108的深度與所述源區(qū)105和漏區(qū)106只需大于MOS晶體管在工作時(shí)的耗盡層厚度，例如大于IOOnm)。在平行于半導(dǎo)體襯底的方向上，所述柵極102與源區(qū)105和漏區(qū)106的LDD區(qū)有交疊，所述異質(zhì)區(qū)108與漏區(qū) 106的LDD區(qū)緊鄰或相隔，異質(zhì)區(qū)108完全位于柵極102下方的溝道區(qū)域內(nèi)，與柵極側(cè)墻103 并不交疊。
需要說(shuō)明的是，本實(shí)施例中的源區(qū)105和漏區(qū)106可以互換，但相對(duì)來(lái)說(shuō)，異質(zhì)區(qū) 108始終更靠近漏區(qū)106。優(yōu)選的，所述異質(zhì)區(qū)108與漏區(qū)106的距離需要比柵介質(zhì)層的厚度大，約為10nm。當(dāng)前的集成電路制造過(guò)程中，22nm及以下技術(shù)節(jié)點(diǎn)的CMOS工藝的柵制作通?？煞譃榍皷?gate first)工藝和后柵(gate last)工藝。所謂后柵工藝是指先淀積柵氧化層，在柵氧化層上形成偽柵，然后形成源區(qū)和漏區(qū)，再去除偽柵，形成柵溝槽，再采用合適的金屬填充柵溝槽以形成金屬柵，這樣一來(lái)，可以使柵電極避開(kāi)形成源區(qū)和漏區(qū)時(shí)引入的高溫，從而減少晶體管的閾值電壓Vt漂移，相對(duì)于前柵工藝，有利于改善器件的電學(xué)性能。下面結(jié)合附圖，以后柵工藝為例詳細(xì)說(shuō)明上述MOS晶體管的制作方法。實(shí)施例二圖5為本實(shí)施例中MOS晶體管的制作方法的流程圖，圖6至圖12為本實(shí)施例中 MOS晶體管的制作方法的示意圖。如圖所示，所述MOS晶體管的制作方法，包括步驟Sl 參見(jiàn)圖6，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100上具有偽柵結(jié)構(gòu) 101’，以及所述偽柵結(jié)構(gòu)101’兩側(cè)的半導(dǎo)體襯底表面內(nèi)的源區(qū)105和漏區(qū)106，其中，源區(qū) 105和漏區(qū)106之間為溝道107，所述偽柵結(jié)構(gòu)包括偽柵102，、偽柵介質(zhì)層104，和偽柵兩側(cè)的柵極側(cè)墻103。該半導(dǎo)體襯底100上的結(jié)構(gòu)，采用傳統(tǒng)的非對(duì)稱溝道MOS晶體管的制作方法，所述溝道107內(nèi)沿著從源區(qū)105到漏區(qū)106的方向，摻雜濃度逐漸降低，越靠近漏區(qū)106的溝道內(nèi)的雜質(zhì)濃度越低，從而形成非對(duì)稱的溝道結(jié)構(gòu)。另外，在半導(dǎo)體襯底100表面內(nèi)可利用淺溝槽工藝(STI)形成淺溝槽隔離區(qū)(圖中未示出)，用于隔離后續(xù)工藝中形成的有源區(qū)。所述偽柵介質(zhì)層104’至少包括一層?xùn)叛趸瘜印Ｆ渲?，柵氧化層的材料為氧化硅或氮氧化硅，其厚度例如為Inm 5nm。所述偽柵102’的材料包括多晶硅，采用傳統(tǒng)的多晶硅柵的刻蝕工藝形成。參見(jiàn)圖7，在具有偽柵結(jié)構(gòu)101’的半導(dǎo)體襯底100表面沉積金屬前介質(zhì)層109，具體可以采用PECVD或HDPCVD等工藝，所述金屬前介質(zhì)層109的材料為氧化硅玻璃或氮化硅，或者本領(lǐng)域技術(shù)人員公知的其他材料，例如PSG、BSG、FSG或其他低K介質(zhì)材料中的一種或幾種的組合。接著，參見(jiàn)圖8，利用化學(xué)機(jī)械研磨(CMP)工藝對(duì)半導(dǎo)體襯底表面進(jìn)行平坦化，包括以下兩步平坦化第一步平坦化工藝停止在硬掩膜層(圖中未示出)，也即去除凸起的金屬前介質(zhì)層；第二步平坦化工藝停止在偽柵102’表面，也即去除硬掩膜層，暴露出偽柵 102，。步驟S2 去除偽柵102’以在柵極側(cè)墻內(nèi)形成柵溝槽110。具體的，參見(jiàn)圖9，采用濕法或等離子刻蝕工藝去除偽柵102’，露出偽柵102’下面的偽柵介質(zhì)層104’，從而在柵極側(cè)墻103內(nèi)形成柵溝槽110，用于在后續(xù)工藝中填充金屬材料以制作金屬柵。本步驟的刻蝕工藝中，刻蝕溶液或者刻蝕氣體對(duì)多晶硅和氮化硅具有較大的刻蝕選擇比。步驟S3 在所述柵溝槽110內(nèi)形成異質(zhì)區(qū)掩膜層111。
具體的，包括以下步驟參照?qǐng)D10，進(jìn)行第一傾斜沉積，在靠近所述源區(qū)105的柵溝槽一側(cè)形成第一掩膜區(qū)11加。所述第一傾斜沉積例如采用金屬PVD工藝，沉積束流與半導(dǎo)體襯底100的夾角α 約為45度，由于束流方向與柵溝槽110開(kāi)口形成一定角度，沉積的第一金屬膜層112并不能完全填充柵溝槽110，而是覆蓋柵溝槽110外的襯底表面以及柵溝槽110靠近源區(qū)105的側(cè)壁，覆蓋于溝道107源端上方的第一金屬膜層即為第一掩膜區(qū)11 ，柵溝槽110靠近漏區(qū) 106的側(cè)壁由于束流角度的原因在柵極側(cè)墻103的遮擋下沒(méi)有金屬粒子沉積。參照?qǐng)D11，進(jìn)行第二傾斜沉積，在靠近所述漏區(qū)106的柵溝槽一側(cè)形成第二掩膜區(qū) 113a。所述第二傾斜沉積也采用金屬PVD工藝，沉積束流與半導(dǎo)體襯底100的夾角β約為135度，由于束流方向與柵溝槽110開(kāi)口形成一定角度，沉積的第二金屬膜層113并不能完全填充柵溝槽110，而是覆蓋柵溝槽110外的襯底表面以及柵溝槽110靠近漏區(qū)106的側(cè)壁，覆蓋于溝道107漏端上方的第二金屬膜層即為第二掩膜區(qū)113a。柵溝槽110內(nèi)第一掩膜區(qū)11 側(cè)壁由于束流角度的原因在第二傾斜沉積的過(guò)程中沒(méi)有金屬粒子沉積。其中，所述第一掩膜區(qū)11 的沉積厚度Tl大于所述第二掩膜區(qū)113a的沉積厚度 T2。在第一傾斜沉積和第二傾斜沉積的工藝條件基本相同的情況下，通過(guò)控制沉積時(shí)間即可調(diào)整上述沉積厚度Tl、T2。參照?qǐng)D12，反向刻蝕所述第一掩膜區(qū)11 和第二掩膜區(qū)113a分別形成第一柵溝槽側(cè)墻Illa和第二柵溝槽側(cè)墻111b，以作為異質(zhì)區(qū)掩膜層111 ；所述反向刻蝕可以采用各向同性等離子體刻蝕工藝，去除柵溝槽110外襯底表面的第一金屬膜層112和第二金屬膜層113(見(jiàn)圖10、11)，并同時(shí)修整柵溝槽110內(nèi)第一掩膜區(qū)11 和第二掩膜區(qū)113a的形貌，分別得到第一柵溝槽側(cè)墻Illa和第二柵溝槽側(cè)墻 111b，這樣一來(lái)，在柵溝槽110內(nèi)組成異質(zhì)區(qū)掩膜層111，其中開(kāi)口 Illc即為后續(xù)形成異質(zhì)區(qū)的圖案。上述反向刻蝕工藝的關(guān)鍵在于，控制開(kāi)口 Illc的寬度，并使得所述第二柵溝槽側(cè)墻Illb遮擋所述漏區(qū)106的LDD區(qū)，避免后續(xù)工藝損傷LDD區(qū)。本實(shí)施例中，所述第一掩膜區(qū)11 和第二掩膜區(qū)113a為金屬材料，所述第一傾斜沉積和第二傾斜沉積為PVD工藝。優(yōu)選的，可以采用與金屬柵相同工藝、沉積設(shè)備和材料， 有利于提高產(chǎn)能。實(shí)際上，所述第一掩膜區(qū)11 和第二掩膜區(qū)113a也可以為其他介質(zhì)或半導(dǎo)體材料，但必須與柵極側(cè)墻103和偽柵介質(zhì)層104’采用不同的材料，具有較大的刻蝕選擇比。步驟S4 以所述異質(zhì)區(qū)掩膜層111為遮擋，在所述溝道107內(nèi)形成異質(zhì)區(qū)108。具體的，包括以下步驟參照?qǐng)D13，刻蝕未被異質(zhì)區(qū)掩膜層111遮擋的偽柵介質(zhì)層和溝道部分，在溝道的漏端形成異質(zhì)區(qū)溝槽108’。參照?qǐng)D14，在所述異質(zhì)區(qū)溝槽108’內(nèi)形成異質(zhì)區(qū)108。優(yōu)選的，所述異質(zhì)區(qū)108的材料為N型鍺，采用外延生長(zhǎng)工藝，在異質(zhì)區(qū)溝槽108’表面生長(zhǎng)鍺，直到將異質(zhì)區(qū)溝槽108’
填 兩。
步驟S5 去除異質(zhì)區(qū)掩膜層111。具體，參見(jiàn)圖15，可采用濕法刻蝕工藝清洗去除柵溝槽Iio內(nèi)的第一柵溝槽側(cè)墻111a、第二柵溝槽側(cè)墻Illb和它們下面的偽柵介質(zhì)層 104，(見(jiàn)圖14)，暴露出溝道107表面。本發(fā)明的另一實(shí)施例中，去除異質(zhì)區(qū)掩膜層111之后還包括對(duì)具有異質(zhì)區(qū)108的溝道107進(jìn)行閾值電壓調(diào)制處理。具體的，可以采用各向同性等離子體轟擊溝道107表面， 對(duì)異質(zhì)區(qū)進(jìn)行摻雜。步驟S6 在所述柵溝槽110內(nèi)形成柵極介質(zhì)層104和柵極102。具體的，參照?qǐng)D16，在柵溝槽110內(nèi)淀積柵極介質(zhì)層104，所述柵介質(zhì)層104優(yōu)選為高k介質(zhì)層，例如Hf02等，可以采用CVD或PVD工藝制作。接著，參照?qǐng)D17，在包括所述柵溝槽110在內(nèi)的襯底表面淀積柵金屬層(圖中未示出)，該柵金屬層填充于所述柵溝槽110內(nèi)并覆蓋柵溝槽110外的襯底表面。所述柵金屬層采用PVD工藝，例如為常溫淀積、加熱淀積或離子化PVD等方式，其中，后兩者相對(duì)于前者可以在一定程度上改善金屬層填孔能力。柵金屬層的材料可以為Al，也可以為TiAlx合金。當(dāng)柵金屬層的材料為合金時(shí)， PVD工藝(例如磁控濺射法)可采用相應(yīng)的合金靶材或者采用多金屬靶濺射，淀積過(guò)程中直接在襯底表面形成合金化的金屬層。然后，對(duì)所述柵金屬層進(jìn)行退火，以修正柵溝槽內(nèi)的填充形貌。最后，對(duì)具有柵金屬層的襯底表面進(jìn)行平坦化工藝，停止在柵介質(zhì)層104表面，以去除柵溝槽110外的柵金屬層，最終形成金屬柵極102。本發(fā)明其他實(shí)施例中，在沉積柵金屬層之前還可以包括沉積擴(kuò)散阻擋層，對(duì)于 NMOS器件，該金屬擴(kuò)散阻擋層可以為單層結(jié)構(gòu)，例如為TiAIN，也可以為多層結(jié)構(gòu)，例如為 TiN和TiAlN依次疊加的兩層結(jié)構(gòu)；對(duì)于PMOS器件，該金屬擴(kuò)散阻擋層可以為單層結(jié)構(gòu)，例如為TiN，也可以為多層結(jié)構(gòu)，例如為TaN和TiN依次疊加的兩層結(jié)構(gòu)。以上實(shí)施例MOS晶體管的制作方法中形成異質(zhì)區(qū)由兩次傾斜的金屬膜層沉積工藝，形成異質(zhì)區(qū)的圖案，實(shí)際上也可以采用其他掩膜工藝形成以異質(zhì)區(qū)的圖案。在以下實(shí)施例中詳細(xì)說(shuō)明。實(shí)施例三圖18至圖19為本實(shí)施例中MOS晶體管的制作方法的示意圖，與實(shí)施例二的區(qū)別在于，采用傳統(tǒng)的光刻膠工藝形成異質(zhì)區(qū)的圖案。如圖18所示，在去除偽柵之后的襯底表面形成光刻膠層301，所述光刻膠層301將柵溝槽310內(nèi)外的表面均覆蓋。如圖19所示，利用具有異質(zhì)區(qū)圖案的掩模板(MASK)進(jìn)行對(duì)準(zhǔn)、曝光，在所述光刻膠層301中形成開(kāi)口 311c，即將異質(zhì)區(qū)圖案轉(zhuǎn)移到光刻膠層301內(nèi)。之后，以光刻膠層301 為異質(zhì)區(qū)掩膜層，刻蝕未被異質(zhì)區(qū)掩膜層遮擋的偽柵介質(zhì)層和溝道部分，在溝道的漏端形成異質(zhì)區(qū)溝槽，而后與實(shí)施例二類似，在此不再贅述。另外，異質(zhì)區(qū)掩膜層也可以為包括光刻膠層在內(nèi)的疊層結(jié)構(gòu)，例如，襯底表面上依次包括硬掩膜層、抗反射層和光刻膠層。通過(guò)光刻、曝光工藝形成具有開(kāi)口圖案的掩膜層。上述方法可以更準(zhǔn)確的定義異質(zhì)區(qū)圖案的位置，提高工藝的可靠性，避免損傷漏區(qū)，但由于增加了一道光刻程序，相對(duì)于實(shí)施例二不利于提高產(chǎn)能降低成本。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。
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雖然本發(fā)明已以較佳實(shí)施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此， 凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種MOS晶體管，包括 半導(dǎo)體襯底；所述半導(dǎo)體襯底上的柵極結(jié)構(gòu)；所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底表面內(nèi)的源區(qū)和漏區(qū)；所述柵極結(jié)構(gòu)下方的溝道；其特征在于，所述溝道內(nèi)靠近漏區(qū)的一端具有異質(zhì)區(qū)，所述異質(zhì)區(qū)的介電常數(shù)大于溝道內(nèi)其他區(qū)域。
2.根據(jù)權(quán)利要求1所述的MOS晶體管，其特征在于，所述異質(zhì)區(qū)的晶格常數(shù)大于溝道內(nèi)其他區(qū)域。
3.根據(jù)權(quán)利要求2所述的MOS晶體管，其特征在于，所述異質(zhì)區(qū)和溝道之間形成內(nèi)建電場(chǎng)，以降低載流子遷移的勢(shì)壘。
4.根據(jù)權(quán)利要求1所述的MOS晶體管，其特征在于，所述溝道的材料包括硅，所述異質(zhì)區(qū)的材料包括鍺。
5.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的MOS晶體管，其特征在于，所述柵極結(jié)構(gòu)包括依次位于溝道上方的柵介質(zhì)層和柵極，以及柵極兩側(cè)的側(cè)墻，所述異質(zhì)區(qū)位于與柵極介質(zhì)層緊鄰的溝道表面內(nèi)。
6.根據(jù)權(quán)利要求5所述的MOS晶體管，其特征在于，所述異質(zhì)區(qū)的深度與所述源區(qū)和漏區(qū)接近。
7.根據(jù)權(quán)利要求5所述的MOS晶體管，其特征在于，所述柵極與源區(qū)和漏區(qū)的LDD區(qū)有交疊，所述異質(zhì)區(qū)與漏區(qū)的LDD區(qū)緊鄰或相隔。
8.—種MOS晶體管的制作方法，其特征在于，包括以下步驟提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上具有偽柵結(jié)構(gòu)，以及所述偽柵結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底表面內(nèi)的源區(qū)和漏區(qū)，其中，源區(qū)和漏區(qū)之間為溝道，所述偽柵結(jié)構(gòu)包括偽柵、偽柵介質(zhì)層和偽柵兩側(cè)的柵極側(cè)墻；去除偽柵以在柵極側(cè)墻內(nèi)形成柵溝槽；在所述柵溝槽內(nèi)形成異質(zhì)區(qū)掩膜層；以所述異質(zhì)區(qū)掩膜層為遮擋，在所述溝道內(nèi)形成異質(zhì)區(qū)；去除異質(zhì)區(qū)掩膜層；在所述柵溝槽內(nèi)形成柵極介質(zhì)層和柵極。
9.根據(jù)權(quán)利要求8所述的MOS晶體管的制作方法，其特征在于，所述在柵溝槽內(nèi)形成異質(zhì)區(qū)掩膜層包括以下步驟進(jìn)行第一傾斜沉積，在靠近所述源區(qū)的柵溝槽一側(cè)形成第一掩膜區(qū)； 進(jìn)行第二傾斜沉積，在靠近所述漏區(qū)的柵溝槽一側(cè)形成第二掩膜區(qū)； 反向刻蝕所述第一掩膜區(qū)和第二掩膜區(qū)分別形成第一柵溝槽側(cè)墻和第二柵溝槽側(cè)墻， 以作為異質(zhì)區(qū)掩膜層；其中，所述第一掩膜區(qū)的沉積厚度大于所述第二掩膜區(qū)的沉積厚度。
10.根據(jù)權(quán)利要求9所述的MOS晶體管的制作方法，其特征在于，所述第一掩膜區(qū)和第二掩膜區(qū)為金屬材料，所述第一傾斜沉積和第二傾斜沉積為PVD 工藝。
11.根據(jù)權(quán)利要求9所述的MOS晶體管的制作方法，其特征在于，所述第二柵溝槽側(cè)墻遮擋所述漏區(qū)的LDD區(qū)。
12.根據(jù)權(quán)利要求8至11任一項(xiàng)所述的MOS晶體管的制作方法，其特征在于，以所述異質(zhì)區(qū)掩膜層為遮擋在所述溝道內(nèi)形成異質(zhì)區(qū)包括以下步驟刻蝕未被異質(zhì)區(qū)掩膜層遮擋的溝道部分，形成異質(zhì)區(qū)溝槽； 在所述異質(zhì)區(qū)溝槽內(nèi)形成異質(zhì)區(qū)。
13.根據(jù)權(quán)利要求12所述的MOS晶體管的制作方法，其特征在于，在所述異質(zhì)區(qū)溝槽內(nèi)形成異質(zhì)區(qū)采用外延生長(zhǎng)的方式。
14.根據(jù)權(quán)利要求8所述的MOS晶體管的制作方法，其特征在于，去除異質(zhì)區(qū)掩膜層之后還包括對(duì)具有異質(zhì)區(qū)的溝道進(jìn)行閾值電壓調(diào)制處理。
全文摘要
本發(fā)明提供一種MOS晶體管及其制作方法，該MOS晶體管包括半導(dǎo)體襯底；所述半導(dǎo)體襯底上的柵極結(jié)構(gòu)；所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底表面內(nèi)的源區(qū)和漏區(qū)；所述柵極結(jié)構(gòu)下方的溝道；其特征在于，所述溝道內(nèi)靠近漏區(qū)的一端具有異質(zhì)區(qū)，所述異質(zhì)區(qū)的介電常數(shù)大于溝道內(nèi)其他區(qū)域。所述MOS晶體管的溝道漏端具有異質(zhì)區(qū)，異質(zhì)區(qū)為介電常數(shù)比溝道其他區(qū)域大的半導(dǎo)體材料，由于異質(zhì)區(qū)位于漏端，使得漏端電場(chǎng)相對(duì)降低，源端電場(chǎng)相對(duì)增強(qiáng)，相對(duì)于傳統(tǒng)的非對(duì)稱溝道MOS晶體管進(jìn)一步增加了源端的載流子遷移率，從而能夠提高器件的驅(qū)動(dòng)電流，而且漏端較低的橫向電場(chǎng)能夠進(jìn)一步防止漏端擊穿現(xiàn)象發(fā)生。
文檔編號(hào)H01L21/336GK102569391SQ20101060631
公開(kāi)日2012年7月11日 申請(qǐng)日期2010年12月24日 優(yōu)先權(quán)日2010年12月24日
發(fā)明者于偉澤, 尹海洲 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所