專利名稱：晶體管參數(shù)化模塊單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，尤其涉及模擬集成電路設(shè)計(jì)后端。
背景技術(shù)：
集成電路設(shè)計(jì)包括前端設(shè)計(jì)和后端設(shè)計(jì)兩個階段，前端設(shè)計(jì)負(fù)責(zé)邏輯實(shí)現(xiàn)，通常 是使用verilog/VHDL之類語言，進(jìn)行行為級的描述。后端設(shè)計(jì)是指將前端設(shè)計(jì)產(chǎn)生的門級 網(wǎng)表通過EDA設(shè)計(jì)工具進(jìn)行布局布線和進(jìn)行物理驗(yàn)證并最終產(chǎn)生供制造用的⑶S文件的過 程，其主要工作職責(zé)有芯片物理結(jié)構(gòu)分析、邏輯分析、建立后端設(shè)計(jì)流程、版圖布局布線、 版圖編輯、版圖物理驗(yàn)證、聯(lián)絡(luò)晶圓廠并提交生產(chǎn)數(shù)據(jù)。所謂GDS文件，是一種圖形化的文 件，是集成電路版圖的一種格式。隨著混合信號設(shè)計(jì)復(fù)雜性的日趨增加，開發(fā)工藝設(shè)計(jì)工具包(PDK，Pr0CeSSDeSign Kit)并建立驗(yàn)證參考流程對于降低昂貴的設(shè)計(jì)反復(fù)所帶來的市場風(fēng)險(xiǎn)是非常重要的。一 般來說，晶圓廠會根據(jù)工藝技術(shù)的要求定制PDK的設(shè)計(jì)組件，每個工藝都會有一套對應(yīng)的 PDK。PDK是為模擬/混合信號IC電路設(shè)計(jì)而提供的完整工藝文件集合，是連接IC設(shè)計(jì) 和IC工藝制造的數(shù)據(jù)平臺。PDK的內(nèi)容包括器件模型(Device Model)由Foundry提供的仿真模型文件；符號和視圖(Symbols & View)用于原理圖設(shè)計(jì)的符號，參數(shù)化的設(shè)計(jì)單元都通 過了 SPICE仿真的驗(yàn)證；組件描述格式(CDF,Component Description Format)和 Callback 函數(shù)器件的 屬性描述文件，定義了器件類型、器件名稱、器件參數(shù)及參數(shù)調(diào)用關(guān)系函數(shù)集Callback、器 件模型、器件的各種視圖格式等；參數(shù)化單元(Pcell，ParameterizedCell)它由 Cadence 的 SKILL 語言編寫，其 對應(yīng)的版圖通過了設(shè)計(jì)規(guī)則檢查(DRC，design rule check)和版圖與電路圖(LVS)驗(yàn)證， 方便設(shè)計(jì)人員進(jìn)行原理圖驅(qū)動的版圖(Schematic DrivenLayout)設(shè)計(jì)流程；技術(shù)文件(Technology File)用于版圖設(shè)計(jì)和驗(yàn)證的工藝文件，包含⑶SII的設(shè) 計(jì)數(shù)據(jù)層和工藝層的映射關(guān)系定義、設(shè)計(jì)數(shù)據(jù)層的屬性定義、在線設(shè)計(jì)規(guī)則、電氣規(guī)則、顯 示色彩定義和圖形格式定義等；物理驗(yàn)證規(guī)則(PV Rule)文件包含版圖驗(yàn)證文件DRC/LVS/RC提取，支持Cadence 的 Diva、Dracula、Assura 等。其中參數(shù)化單元(Pcell)中的參數(shù)指的就是CDF參數(shù)，它們的組合能夠?qū)崿F(xiàn)用戶 定制的所有功能，是PDK的核心部分。實(shí)際上，PDK的庫就是指所有參數(shù)化單元的合集。具 體來說，參數(shù)化單元有以下作用(1)可以加速插入版圖的數(shù)據(jù)，避免了單元的重復(fù)創(chuàng)建；(2)節(jié)省了物理磁盤的空間，相似部分可以被連接到相同的資源；(3)避免了因?yàn)橐S護(hù)相同單元的多個版本而發(fā)生的錯誤；
(4)實(shí)現(xiàn)了層級的編輯功能，不需要為了改變版圖的設(shè)計(jì)而去改變層級結(jié)構(gòu)。 總之，如果擁有了經(jīng)過驗(yàn)證的參數(shù)化單元結(jié)構(gòu)、符號及規(guī)則等優(yōu)化集合的PDK，IC 設(shè)計(jì)人員的工作就能從繁瑣易錯的任務(wù)中解脫出來而變得高質(zhì)量且富有效率。在傳統(tǒng)版圖單元庫中，只存在mos晶體管基本單元，版圖繪制人員在繪制匹配MOS 晶體管時，先調(diào)用兩個帶參數(shù)的mos晶體管，然后再根據(jù)電路仿真所確認(rèn)出來的mos晶體管 尺寸參數(shù)，對每個mos晶體管的版圖單元進(jìn)行參數(shù)設(shè)置，接著根據(jù)匹配的原則進(jìn)行連接與 布局，在后期修改過程中，若mos晶體管尺寸有所變化，則改動操作非常繁瑣，而且容易在 不經(jīng)意中發(fā)生錯誤。

發(fā)明內(nèi)容
本發(fā)明提供了大尺寸匹配晶體管參數(shù)化模塊單元，以提高繪制版圖的效率，改善 版圖的穩(wěn)定性。本發(fā)明提供的大尺寸匹配晶體管參數(shù)化模塊單元，由兩個固定匹配連接關(guān)系的晶 體管組成。所述模塊單元提供控制晶體管柵長和柵寬兩個參數(shù)，修改所述的兩個參數(shù)，可以 調(diào)整晶體管的尺寸，內(nèi)部將自動做出相應(yīng)調(diào)整，仍然保持匹配連接關(guān)系?？蛇x的，所述模塊單元中弓I出八條金屬線，供模塊單元外部電路連接?？蛇x的，可以隨時調(diào)整所述晶體管的柵面積，根據(jù)實(shí)際版圖允許面積，優(yōu)化匹配精 確度?？蛇x的，所述模塊單元采用完全的共質(zhì)心版圖結(jié)構(gòu)?？蛇x的，所述晶體管左右兩邊加上等距離的陪襯柵極，避免了因多晶硅刻蝕速率 不一致引起的失配。可選的，所述模塊單元中將陪襯管的柵電極與背柵相連，有助于保證晶體管的電 學(xué)特性不受陪襯管下方形成的偽溝道影響。可選的，所述模塊單元中不用多晶硅而用金屬把多個柵電極相互連接起來，防止 鄰近區(qū)域存在多晶硅圖形而導(dǎo)致刻蝕速率發(fā)生變化?？蛇x的，所述模塊單元正確處理多晶硅柵電極上接觸孔的位置?？蛇x的，所述模塊單元具備接近對稱的金屬連線布局。


圖1為本發(fā)明優(yōu)選實(shí)施例中大尺寸匹配晶體管參數(shù)化模塊單元結(jié)構(gòu)示意圖。
具體實(shí)施例方式柵極面積的增大有助于減小局部不規(guī)則影響，提高匹配精確度。而且因?yàn)闇系雷?長減小了溝道長度調(diào)制效應(yīng)的影響，所以長溝道晶體管比短溝道晶體管匹配得更精確。這 個具有參數(shù)、可以隨參數(shù)發(fā)生變化的版圖模塊單元，可以在保證寬長比一定的情況下，隨時 調(diào)整它的柵面積，根據(jù)版圖面積隨時將柵面積調(diào)整到最合適的尺寸，使得在實(shí)際情況中獲 得最好的匹配效果。通過減小匹配晶體管質(zhì)心之間的距離可以減小由梯度引起的失配。共質(zhì)心版圖布 局越緊密，就越不容易受到非線性梯度的影響。圖1為本發(fā)明優(yōu)先實(shí)施例，其中MOS版圖質(zhì)心完全對準(zhǔn)且布局緊湊。MOS晶體管的有源柵區(qū)采用窄長的矩形形式，被分為幾段，從而可 以構(gòu)造一個緊湊的陣列。所述模塊恰當(dāng)?shù)亟诲e這些叉指，匹配器件的質(zhì)心與陣列對稱軸的 中心點(diǎn)對準(zhǔn)。多晶硅的刻蝕速率并不總是一致的。多晶硅的開孔越大，刻蝕速率越快，因?yàn)榭涛g 離子可以更自由地進(jìn)入大開孔的側(cè)壁和底部，因此當(dāng)小開孔剛好刻完時，大開孔的邊緣存 在一定程度的過刻蝕。這種效應(yīng)使硅柵MOS晶體管的柵極長度發(fā)生變化。必須達(dá)到中等或 精確電流匹配的晶體管應(yīng)該使用陪襯柵極以確保均勻刻蝕，否則可能造成或者更大的 電流失配。所述模塊中加入陪襯柵極，并保證了陪襯柵極與實(shí)際柵極間的距離等于實(shí)際柵 極之間的距離，避免了因多晶硅刻蝕速率不一致引起的失配。所述模塊單元將陪襯管的柵電極與背柵相連，有助于保證晶體管的電學(xué)特性不受 陪襯管下方形成的偽溝道影響。有些設(shè)計(jì)者把陪襯管與鄰近的柵電極連接，但這樣做會使 端電容和漏電流增大，所以不采用此法。許多設(shè)計(jì)者用一條多晶硅把多個柵電極相互連接起來，形成梳狀柵結(jié)構(gòu)。這無疑 是很方便的，但由于鄰近區(qū)域存在多晶硅圖形，因此這種做法可能使刻蝕速率發(fā)生變化。為 了達(dá)到最佳匹配效果，所述模塊單元使用金屬連接簡單的矩形多晶硅條。不用多晶硅而用 金屬把多個柵電極相互連接起來，防止鄰近區(qū)域存在多晶硅圖形而導(dǎo)致刻蝕速率發(fā)生變 化。MOS晶體管有源柵極上的接觸孔位置會引起顯著的閾值電壓失配。對于這種效應(yīng)， 一種可能的解釋是由于有源柵極上方出現(xiàn)了金屬。接觸誘發(fā)的另一種可能機(jī)制是接觸局部 硅化。如果工藝中形成的多晶硅柵足夠薄，有些硅化物就可能完全穿透多晶硅柵。氧化層 界面處出現(xiàn)的硅化物會極大地改變接觸孔附近柵電極的功函數(shù)，并使總閾值電壓失配。如 果晶粒尺寸、雜質(zhì)中應(yīng)力形式發(fā)生變化，則可能產(chǎn)生由接觸誘發(fā)的失配。所述模塊中正確處 理多晶硅柵電極上接觸孔的位置，保證使接觸厚場氧化層的上方，此時它無法明顯改變晶 體管的性質(zhì)。工藝設(shè)計(jì)者長期使用還原氣氛退火以穩(wěn)定MOS晶體管的閾值電壓。在退火過程 中，氫可以滲入夾層氧化物。有些氫原子可以最終到達(dá)氧化層-硅界面處，并與懸掛鍵結(jié) 合。該反應(yīng)中和了懸掛鍵引入的正的固定電荷。由于不完全的氫化，匹配MOS晶體管金屬 連線版圖的不同會在原本相同的器件間引入大的失配。所述模塊采用接近對稱的金屬連線 布局，減輕不完全氫化引入的失配。所述模塊單元提供控制晶體管柵長和柵寬兩個參數(shù)，修改所述的兩個參數(shù)，可以 調(diào)整晶體管的尺寸，內(nèi)部將自動做出相應(yīng)調(diào)整，仍然保持匹配連接關(guān)系。所述模塊單元中， 弓丨出八條金屬線，供模塊單元外部電路連接。由于陪襯管并不是真正意義上的晶體管，所以它們的外邊緣也不需要源/漏區(qū)， 因此可以停止陪襯管上方的源/漏注入。只要溝槽的圖形延伸超出陪襯柵電極內(nèi)邊緣幾個 微米以確保陪襯管的邊緣在薄氧化層上，就不會引入明顯的失配。所述模塊單元消除陪襯 管的源/漏注入，減小模塊單元面積。氧化層薄膜厚度取決于氧化氣氛的溫度和組分。盡管現(xiàn)代氧化爐都能夠非常精確 地控制，但是爐管內(nèi)的溫度和氣態(tài)組分仍有輕微的變化。厚氧化層通常顯示出同心的彩虹 狀色環(huán)，這表明存在放射狀的氧化層梯度。柵氧化層太薄而沒有干涉光，但是也具有放射狀的氧化層厚度梯度。相距較近的套件具有非常相似的氧化層厚度，但是相距較遠(yuǎn)的所指層 在很大差別，這些差別直接影響了閾值電壓的匹配。所以匹配器件要盡可能緊湊地放置在 一起。所述單元模塊充分考慮到mos晶體管版圖面積與匹配模塊性能之間的矛盾，提供了 參數(shù)delta_Sd，delta_Sd參數(shù)控制源/漏區(qū)的面積變化。源/漏區(qū)的面積變大，可增加源 /漏區(qū)接觸孔的個數(shù)，從而增大電流的承受能力。源/漏區(qū)的面積變小，可以使版圖更加緊 湊。
權(quán)利要求
1.一種小尺寸匹配晶體管參數(shù)化模塊單元，由兩個固定匹配連接關(guān)系的晶體管組成， 其特征在于，所述模塊單元提供控制晶體管柵長和柵寬兩個參數(shù)，修改所述的兩個參數(shù)，可 以調(diào)整晶體管的尺寸，內(nèi)部將自動做出相應(yīng)調(diào)整，仍然保持匹配連接關(guān)系。
2.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元中引出八條金屬線，供模 塊單元外部電路連接。
3.如權(quán)利要求1所述的模塊單元，其特征在于，可以隨時調(diào)整所述晶體管的柵面積，根 據(jù)實(shí)際版圖允許面積，優(yōu)化匹配精確度。
4.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元采用完全的共質(zhì)心版圖 結(jié)構(gòu)。
5.如權(quán)利要求1所述的模塊單元，其特征在于，所述晶體管左右兩邊加上等距離的陪 襯柵極，避免了因多晶硅刻蝕速率不一致引起的失配。
6.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元中將陪襯管的柵電極與 背柵相連，有助于保證晶體管的電學(xué)特性不受陪襯管下方形成的偽溝道影響。
7.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元中不用多晶硅而用金屬 把多個柵電極相互連接起來，防止鄰近區(qū)域存在多晶硅圖形而導(dǎo)致刻蝕速率發(fā)生變化。
8.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元正確處理多晶硅柵電極 上接觸孔的位置。
9.如權(quán)利要求1所述的模塊單元，其特征在于，所述模塊單元具備接近對稱的金屬連 線布局。
10.如權(quán)利要求1所述的模塊單元，其特征在于，消除陪襯管的源/漏注入，減小模塊單 元面積。
全文摘要
本發(fā)明提供了大尺寸匹配晶體管參數(shù)化模塊單元，以提高繪制版圖的效率，改善版圖的穩(wěn)定性，其中所述的帶參數(shù)的大尺寸匹配晶體管模塊單元，由兩個固定匹配連接關(guān)系的晶體管組成。所述模塊單元可以隨時調(diào)整它的柵面積，根據(jù)實(shí)際版圖允許面積，優(yōu)化匹配精確度。所述模塊單元，采用完全的共質(zhì)心版圖結(jié)構(gòu)，提高版圖緊湊性。
文檔編號H01L27/02GK102142436SQ20101060784
公開日2011年8月3日 申請日期2010年12月23日 優(yōu)先權(quán)日2010年12月23日
發(fā)明者熊濤, 程玉華 申請人:上海北京大學(xué)微電子研究院