專利名稱：晶體管、包括該晶體管的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶體管和包括所述晶體管的半導(dǎo)體器件。更具體而言，本發(fā)明涉及一種包括背柵(back gate)的晶體管以及包括所述晶體管的半導(dǎo)體器件。本發(fā)明還涉及晶體管和半導(dǎo)體器件的制造方法。
背景技術(shù)：
晶體管是集成電路中的常用元件。在利用CMOS技術(shù)所形成的CMOS電路中，通常包括N溝道晶體管和P溝道晶體管。隨著半導(dǎo)體技術(shù)的發(fā)展，出現(xiàn)了包括背柵的晶體管。與僅僅含有前柵或柵極疊層的晶體管相比，利用背柵能夠進(jìn)一步提升晶體管的性能。而在背柵與電路中的其他部件之間實(shí)現(xiàn)所需的電連接的背柵接觸，是電路中的關(guān)鍵部件之一。在當(dāng)前的半導(dǎo)體集成電路中，SOI (Semiconductor-OnHnsulator)技術(shù)得到了越來(lái)越廣泛的應(yīng)用。在利用SOI技術(shù)、特別是超薄SOI (UTSOI)技術(shù)所形成的器件中，背柵接觸有助于控制閾值電壓和短溝道效應(yīng)(SCE)。同時(shí)，背柵接觸也被認(rèn)為是用于下一代CMOS 技術(shù)的關(guān)鍵部件。然而，在現(xiàn)有的半導(dǎo)體器件或集成電路的制造流程中，背柵接觸的形成可能會(huì)破壞已經(jīng)形成的結(jié)構(gòu)。例如，在利用SOI技術(shù)形成器件的工藝流程中，背柵接觸的形成很可能會(huì)破壞SOI襯底中的埋置絕緣層或埋置氧化物(BOX)層。因而，需要附加的保護(hù)層(比如氮化物層)。此外，背柵接觸的形成還需要附加的多晶硅填充物。這使制造工藝變得尤為復(fù)雜，同時(shí)也增大了制造成本。

發(fā)明內(nèi)容
本發(fā)明解決了現(xiàn)有技術(shù)中存在的以上問(wèn)題。根據(jù)本發(fā)明的一個(gè)方面，提供了一種晶體管，與常規(guī)的晶體管相比，該晶體管的背柵接觸的形成不會(huì)破壞已經(jīng)形成的結(jié)構(gòu)且無(wú)需附加的保護(hù)層和附加的多晶硅填充物，從而使制造工藝大為簡(jiǎn)化且大幅降低了制造成本。根據(jù)本發(fā)明的晶體管可以包括襯底，所述襯底包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層；形成在所述第二半導(dǎo)體層上的柵極疊層；分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)；背柵，所述背柵包括分別由所述絕緣層和所述第一半導(dǎo)體層形成的背柵電介質(zhì)和背柵電極；以及形成于所述背柵電極的一部分上的背柵接觸。其中，所述背柵接觸包括從所述背柵電極的表面凸出的外延部分，并且所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述第二半導(dǎo)體層的表面凸出的外延部分。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件。該半導(dǎo)體器件可以包括多個(gè)所述晶體管。在一個(gè)實(shí)施例中，半導(dǎo)體器件可以包括N型場(chǎng)效應(yīng)晶體管(NFET)和P型場(chǎng)效應(yīng)晶體管(PFET)。所述N型場(chǎng)效應(yīng)晶體管和所述P型場(chǎng)效應(yīng)晶體管可以通過(guò)隔離物彼此隔離。所述隔離物例如可以是淺溝槽隔離。根據(jù)本發(fā)明的又一方面，提供了一種制造晶體管的方法。該方法利用外延工藝形成從背柵電極的表面凸出的外延部分并由此形成背柵接觸。與常規(guī)的方法相比，這種制造方法中背柵接觸的形成不會(huì)破壞已經(jīng)形成的結(jié)構(gòu)且無(wú)需附加的保護(hù)層和附加的多晶硅填充物，因而使制造工藝大大簡(jiǎn)化且顯著降低了制造成本。根據(jù)本發(fā)明的制造晶體管的方法可以包括提供襯底，所述襯底包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層，并且所述第一半導(dǎo)體層和所述絕緣層分別形成所述晶體管的背柵的背柵電極和背柵電介質(zhì)；在所述第二半導(dǎo)體層上形成柵極疊層； 選擇性去除所述第二半導(dǎo)體層和所述絕緣層的一部分從而露出所述背柵電極的一部分；在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)；以及，對(duì)所述背柵電極的露出部分、所述源區(qū)和所述漏區(qū)進(jìn)行選擇性外延，以形成從所述背柵電極的表面凸出的外延部分并由此形成背柵接觸，并且使得所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述第二半導(dǎo)體層的表面凸出的外延部分。根據(jù)本發(fā)明的再一方面，提供了一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件可以包括第一晶體管和第二晶體管，所述方法可以包括提供襯底，所述襯底包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層，所述第一半導(dǎo)體層形成所述第一晶體管的第一背柵的第一背柵電極和所述第二晶體管的第二背柵的第二背柵電極，并且所述絕緣層形成所述第一晶體管的第一背柵的第一背柵電介質(zhì)和所述第二晶體管的第二背柵的第二背柵電介質(zhì)；形成用于使所述第一晶體管與所述第二晶體管彼此隔離的隔離物；在所述第二半導(dǎo)體層上形成第一柵極疊層和第二柵極疊層；選擇性去除所述第二半導(dǎo)體層和所述絕緣層的一部分從而露出所述第一背柵電極的一部分和所述第二背柵電極的一部分；在所述第一柵極疊層的兩側(cè)分別形成第一源區(qū)和第一漏區(qū)，并且在所述第二柵極疊層的兩側(cè)分別形成第二源區(qū)和第二漏區(qū)；以及對(duì)所述第一背柵電極的露出部分、所述第二背柵電極的露出部分、所述第一源區(qū)、所述第一漏區(qū)、所述第二源區(qū)和所述第二漏區(qū)進(jìn)行選擇性外延，從而形成從所述第一背柵電極的表面凸出的外延部分并由此形成第一背柵接觸以及形成從所述第二背柵電極的表面凸出的外延部分并由此形成第二背柵接觸，并且使得所述第一源區(qū)、所述第一漏區(qū)、所述第二源區(qū)和所述第二漏區(qū)中的每一個(gè)都包括從所述第二半導(dǎo)體層的表面凸出的外延部分。


本發(fā)明的這些和其它目的、特征和優(yōu)點(diǎn)將會(huì)從結(jié)合附圖對(duì)于本發(fā)明示例性實(shí)施例的以下詳細(xì)描述中變得更為清楚明了。在附圖中圖IA示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。圖IB示出了圖IA中的晶體管形成接觸后的示意圖。圖2A示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體器件的橫截面示意圖。圖2B示出了圖2A中的半導(dǎo)體器件形成接觸后的示意圖。圖3A示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第一步驟，在該步驟中提供了襯底。圖IBB示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第二步驟，通過(guò)該步驟形成了圖案化的柵極疊層。圖3C示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第三步驟，通過(guò)該步驟露出了背柵電極的一部分。圖3D示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第四步驟，通過(guò)該步驟形成了晶體管的源區(qū)和漏區(qū)。圖3E示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第五步驟，在該步驟中對(duì)背柵電極的露出部分、源區(qū)和漏區(qū)進(jìn)行選擇性外延。圖3F示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的可選的第六步驟， 在該步驟中形成了背柵接觸插塞(back-gate contact plug)。圖4A示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第一步驟，在該步驟中提供了襯底并在襯底中形成了隔離物。圖4B示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第二步驟，通過(guò)該步驟形成了第一晶體管的第一柵極疊層和第二晶體管的第二柵極疊層。圖4C示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第三步驟，通過(guò)該步驟露出了第一晶體管的第一背柵電極的一部分以及第二晶體管的第二背柵電極的一部分。圖4D示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第四步驟，通過(guò)該步驟形成了第一晶體管的第一源區(qū)和第一漏區(qū)，并且形成了第二晶體管的第二源區(qū)和
第二漏區(qū)。圖4E示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第五步驟，在該步驟中對(duì)第一背柵電極的露出部分、第二背柵電極的露出部分、第一源區(qū)、第一漏區(qū)、第二源區(qū)和第二漏區(qū)進(jìn)行選擇性外延。圖4F示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的可選的第六步驟，在該步驟中形成了第一晶體管的第一背柵接觸插塞和第二晶體管的第二背柵接觸插
O
具體實(shí)施例方式以下將結(jié)合附圖詳細(xì)描述本發(fā)明的示例性實(shí)施例。附圖是示意性的，并未按比例繪制，且只是為了說(shuō)明本發(fā)明的實(shí)施例而并不意圖限制本發(fā)明的保護(hù)范圍。在附圖中，相同的附圖標(biāo)記表示相同或相似的部件。為了使本發(fā)明的技術(shù)方案更加清楚，本領(lǐng)域熟知的工藝步驟及器件結(jié)構(gòu)在此省略。首先，參照?qǐng)DIA和IB詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施例的晶體管。圖IA示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。如圖IA所示，用于形成晶體管110的襯底100可以包括順序堆疊的基底層101、第一半導(dǎo)體層103、絕緣層104和第二半導(dǎo)體層105。作為實(shí)例，襯底100的絕緣層104可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4 ；第一半導(dǎo)體層103 可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAS、 InP ；第二半導(dǎo)體層105可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合 Si, SiGe, SiC, Ge, GaAs, InP0需要注意的是，襯底100中包含的半導(dǎo)體層的數(shù)目以及絕緣層的數(shù)目不限于圖IA中所示的數(shù)目。所述襯底可以包括更多個(gè)半導(dǎo)體層或絕緣層。例如， 除了圖IA中所示出的層之外，襯底100還可以包括位于基底層101與第一半導(dǎo)體層103之間的另一絕緣層。晶體管110的柵極疊層111形成在襯底100的第二半導(dǎo)體層105上。在一個(gè)實(shí)例中，柵極疊層111可以包括柵極電介質(zhì)以及形成在該柵極電介質(zhì)上的柵電極。柵極電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4, Hf02。柵電極例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合A1、多晶硅、Ti。可選地，可以在柵極疊層111的側(cè)壁上形成側(cè)墻隔離層114。側(cè)墻隔離層114例如可以包括氮化物，比如 Si3N4。側(cè)墻隔離層114也可以包括氧化物，例如Si02。晶體管110的源區(qū)112和漏區(qū)113分別位于柵極疊層111的兩側(cè)。晶體管110還包括背柵120。背柵120可以包括背柵電介質(zhì)和背柵電極。在所示出的實(shí)施例中，背柵120 的背柵電介質(zhì)和背柵電極分別由絕緣層104和第一半導(dǎo)體層103形成。在由第一半導(dǎo)體層 103形成的背柵電極的一部分上，形成了背柵接觸121。在圖IA所示的示例性實(shí)施例中，背柵接觸121包括從背柵電極的表面凸出的外延部分。此外，源區(qū)112和漏區(qū)113中的每一個(gè)都包括從第二半導(dǎo)體層105的表面凸出的外延部分?？蛇x地，還可以在襯底100上形成偽柵130。偽柵130用于將背柵接觸121與晶體管的源區(qū)和漏區(qū)隔離。偽柵130可以包括偽柵疊層131。在一個(gè)實(shí)例中，偽柵疊層131可以包括偽柵電介質(zhì)以及形成在該偽柵電介質(zhì)上的偽柵電極。偽柵電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選擇的材料或材料組合Si02、Si3N4, Hf02。偽柵電極例如可以包括從以下材料構(gòu)成的組中選擇的材料或材料組合A1、多晶硅、Ti。可選地，可以在偽柵疊層131的側(cè)壁上形成側(cè)墻隔離層132。側(cè)墻隔離層132例如可以包括氮化物，比如Si3N4。側(cè)墻隔離層 132也可以包括氧化物，例如Si02。圖IB示出了根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。更具體而言，圖IB示出了圖IA中的晶體管形成接觸后的示意圖。除了接觸插塞(contact plug) 以外，圖IB中所示的晶體管的結(jié)構(gòu)與圖IA中的晶體管大體相同。如圖IB所示，可以在背柵接觸上進(jìn)一步形成背柵接觸插塞122。在圖IB所示的示例性實(shí)施例中，背柵接觸插塞122可以形成在背柵接觸上方的鈍化層140中?？蛇x地，背柵接觸的凸出的外延部分可以包括金屬硅化物123。金屬硅化物123可以形成在背柵接觸的凸出的外延部分的一部分中。可選地，在背柵接觸的凸出的外延部分的外表面上進(jìn)一步形成襯層(liner) 1M。襯層IM例如可以包括氮化物?？蛇x地，還可以在晶體管的源區(qū)的凸出的外延部分和漏區(qū)的凸出的外延部分上分別形成源區(qū)接觸插塞116和漏區(qū)接觸插塞115。此外，源區(qū)的凸出的外延部分和漏區(qū)的凸出的外延部分也可以包括金屬硅化物。并且，可選地在源區(qū)的凸出的外延部分的外表面和漏區(qū)的凸出的外延部分的外表面上分別形成襯層。下面，參照?qǐng)D2A和2B詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施例的半導(dǎo)體器件。圖2A示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體器件的橫截面示意圖。如圖2A所示，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體器件包括晶體管IlOa和晶體管110b。晶體管IlOa和晶體管IlOb可以是如圖IA所示的晶體管。其中，晶體管IlOa 和晶體管IlOb可以通過(guò)隔離物150彼此隔離。隔離物150例如可以是淺溝槽隔離(STI)或L0C0S。淺溝槽隔離例如可以穿過(guò)第二半導(dǎo)體層105、絕緣層104和第一半導(dǎo)體層103。淺溝槽隔離的深度例如可以是IOOnm至lOOOnm。在一個(gè)實(shí)例中，晶體管IlOa和晶體管IlOb中的一個(gè)可以是N型場(chǎng)效應(yīng)晶體管 (NFET)，而晶體管IlOa和晶體管IlOb中的另一個(gè)可以是P型場(chǎng)效應(yīng)晶體管(PFET)。所述 N型場(chǎng)效應(yīng)晶體管和所述P型場(chǎng)效應(yīng)晶體管可以通過(guò)例如CMOS技術(shù)形成。可選地，在圖2A所示的半導(dǎo)體器件中，還可以包括偽柵130a和130b。偽柵130a 和130b用于將背柵接觸與晶體管的源區(qū)和漏區(qū)隔離。需要注意的是，盡管在圖2A中示出了兩個(gè)晶體管，但這僅僅是一個(gè)實(shí)例，并非是對(duì)本發(fā)明的限制。本發(fā)明的半導(dǎo)體器件所包括的晶體管的數(shù)目不限于兩個(gè)。本領(lǐng)域技術(shù)人員可以根據(jù)需要來(lái)選擇半導(dǎo)體器件中所包括的晶體管的數(shù)目。圖2B示出了根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的半導(dǎo)體器件的橫截面示意圖。 更具體而言，圖2B示出了圖2A中的半導(dǎo)體器件形成接觸后的示意圖。如圖2B所示，根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的半導(dǎo)體器件包括晶體管IlOa 和晶體管110b。晶體管110a和晶體管IlOb可以是如圖IB所示的晶體管。其中，晶體管 IlOa和晶體管IlOb可以通過(guò)隔離物150彼此隔離。隔離物150例如可以是淺溝槽隔離 (STI)或L0C0S。淺溝槽隔離例如可以穿過(guò)第二半導(dǎo)體層105、絕緣層104和第一半導(dǎo)體層 103。淺溝槽隔離的深度例如可以是IOOnm至lOOOnm。在一個(gè)實(shí)例中，晶體管IlOa和晶體管IlOb中的一個(gè)可以是N型場(chǎng)效應(yīng)晶體管，而晶體管IlOa和晶體管IlOb中的另一個(gè)可以是P型場(chǎng)效應(yīng)晶體管。所述N型場(chǎng)效應(yīng)晶體管和所述P型場(chǎng)效應(yīng)晶體管可以通過(guò)例如CMOS技術(shù)形成?？蛇x地，在圖2B所示的半導(dǎo)體器件中，還可以包括偽柵130a和130b。偽柵130a 和130b用于將背柵接觸與晶體管的源區(qū)和漏區(qū)隔離。需要注意的是，盡管在圖2B中示出了兩個(gè)晶體管，但這僅僅是一個(gè)實(shí)例，并非是對(duì)本發(fā)明的限制。本發(fā)明的半導(dǎo)體器件所包括的晶體管的數(shù)目不限于兩個(gè)。本領(lǐng)域技術(shù)人員可以根據(jù)需要來(lái)選擇半導(dǎo)體器件中所包括的晶體管的數(shù)目。下面參照?qǐng)D3A至3F詳細(xì)描述根據(jù)本發(fā)明示例性實(shí)施例的制造晶體管的方法。圖3A示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第一步驟。在該步驟中，提供襯底100。襯底100可以包括順序堆疊的基底層101、第一半導(dǎo)體層103、絕緣層 104和第二半導(dǎo)體層105。其中，第一半導(dǎo)體層103和絕緣層104分別形成晶體管的背柵的背柵電極和背柵電介質(zhì)。作為實(shí)例，襯底100的絕緣層104可以包括但不限于從以下材料構(gòu)成的組中選擇的材料或材料組合Si02、Si3N4 ；第一半導(dǎo)體層103可以包括但不限于從以下材料構(gòu)成的組中選擇的材料或材料組合Si、SiGe, SiC、Ge、GaAs, InP ；第二半導(dǎo)體層105可以包括但不限于從以下材料構(gòu)成的組中選擇的材料或材料組合Si、SiGe、SiC, Ge, GaAs, InP0需要注意的是，襯底100中包含的半導(dǎo)體層的數(shù)目以及絕緣層的數(shù)目不限于圖3A中所示的數(shù)目。 所述襯底可以包括更多個(gè)半導(dǎo)體層或絕緣層。例如，除了圖3A中所示出的層之外，襯底100 還可以包括位于基底層101與第一半導(dǎo)體層103之間的另一絕緣層。圖;3B示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第二步驟。如圖:3B 所示，在第二半導(dǎo)體層105上形成柵極疊層111。
可選地，在這一步驟中還可以在第二半導(dǎo)體層105上形成偽柵疊層131。在形成柵極疊層的步驟中同時(shí)形成偽柵疊層，可以使常規(guī)技術(shù)中通過(guò)形成比如淺溝槽隔離的電介質(zhì)將背柵接觸與晶體管的源區(qū)和漏區(qū)隔離的工藝得到簡(jiǎn)化。在一個(gè)實(shí)例中，可以通過(guò)在襯底100的第二半導(dǎo)體層105上依次淀積電介質(zhì)層和電極層、然后對(duì)已淀積的電極層和電介質(zhì)層進(jìn)行圖案化來(lái)形成柵極疊層111和偽柵疊層 131。然而，本發(fā)明不限于此。柵極疊層111和偽柵疊層131也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成。圖3C示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第三步驟。如圖3C 所示，選擇性去除第二半導(dǎo)體層105和絕緣層104的一部分，從而露出由第一半導(dǎo)體層103 形成的背柵電極的一部分。如以下將要描述的，在后續(xù)步驟中，在所述背柵電極的露出部分上將形成背柵接觸。在一個(gè)實(shí)例中，可以通過(guò)刻蝕來(lái)選擇性去除第二半導(dǎo)體層105和絕緣層104的一部分。例如，可以利用掩模掩蔽第二半導(dǎo)體層105和絕緣層104的無(wú)需去除的部分，然后進(jìn)行曝光，再將經(jīng)過(guò)曝光的部分刻蝕掉，來(lái)露出由第一半導(dǎo)體層103形成的背柵電極的一部分。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)選擇性去除第二半導(dǎo)體層105和絕緣層104的一部分以露出背柵電極的一部分。圖3D示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第四步驟。在該步驟中，在柵極疊層111的兩側(cè)分別形成了源區(qū)112和漏區(qū)113。可選地，可以在形成源區(qū)112和漏區(qū)113之前，在柵極疊層111的側(cè)壁上形成側(cè)墻隔離層114。側(cè)墻隔離層114可以包括氮化物，比如Si3N4。側(cè)墻隔離層114也可以包括氧化物，比如Si02。在第二半導(dǎo)體層105上形成有偽柵疊層131的實(shí)例中，在形成側(cè)墻隔離層 114的同時(shí)，還可以在偽柵疊層131的側(cè)壁上形成側(cè)墻隔離層132。在一個(gè)實(shí)例中，可以通過(guò)將離子注入到柵極疊層111兩側(cè)的第二半導(dǎo)體層105中來(lái)形成源區(qū)112和漏區(qū)113。對(duì)于N溝道晶體管，比如NFET，被注入的離子例如可以是砷或磷，對(duì)于P溝道晶體管，比如PFET，被注入的離子例如可以是硼。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成源區(qū)112和漏區(qū)113。圖3E示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第五步驟。在該步驟中，對(duì)由第一半導(dǎo)體層103形成的背柵電極的露出部分、源區(qū)112和漏區(qū)113進(jìn)行選擇性外延，從而形成從背柵電極的表面凸出的外延部分并由此形成背柵接觸121，并且使得源區(qū) 112和漏區(qū)113中的每一個(gè)都包括從第二半導(dǎo)體層105的表面凸出的外延部分。換言之，通過(guò)所述選擇性外延，抬升了晶體管的源區(qū)、漏區(qū)以及背柵電極的露出部分。通過(guò)圖3A至3E所示的制造方法，形成了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的晶體管。所述晶體管包括形成于背柵電極的一部分上的背柵接觸并且背柵接觸包括從背柵電極的表面凸出的外延部分。在這樣的制造方法中，背柵接觸的形成不會(huì)破壞已經(jīng)形成的結(jié)構(gòu) (比如襯底中的埋置絕緣層)且無(wú)需形成附加的保護(hù)層和附加的多晶硅填充物。這使得制造工藝大大簡(jiǎn)化且制造成本顯著降低?？蛇x地，根據(jù)本發(fā)明示例性實(shí)施例的制造晶體管的方法還可以包括如圖3F所示的步驟。在該步驟中，在背柵接觸121上進(jìn)一步形成背柵接觸插塞122。在一個(gè)實(shí)例中，背柵接觸插塞122可以形成在背柵接觸上方的鈍化層140中。背柵接觸插塞122例如可以包括金屬。例如，背柵接觸插塞可以包括鎢或銅等。可選地，在形成背柵接觸插塞122之前，可以在背柵接觸的凸出的外延部分中形成金屬硅化物123。金屬硅化物123例如可以形成在背柵接觸的凸出的外延部分的一部分中。此外，可選地，在背柵接觸的凸出的外延部分的外表面上進(jìn)一步形成襯層124。襯層IM 例如可以包括氮化物。可選地，在圖3F所示的步驟中，還可以在晶體管的源區(qū)的凸出的外延部分和漏區(qū)的凸出的外延部分上分別形成源區(qū)接觸插塞116和漏區(qū)接觸插塞115。此外，源區(qū)的凸出的外延部分和漏區(qū)的凸出的外延部分也可以包括金屬硅化物。并且，可選地，在源區(qū)的凸出的外延部分的外表面和漏區(qū)的凸出的外延部分的外表面上分別形成襯層。在一個(gè)實(shí)例中，可以通過(guò)以下方式來(lái)形成背柵接觸插塞以及源區(qū)接觸插塞和漏區(qū)接觸插塞首先，在背柵接觸的凸出的外延部分、源區(qū)的凸出的外延部分和漏區(qū)的凸出的外延部分中分別形成金屬硅化物；之后，在背柵接觸的凸出的外延部分的外表面、源區(qū)的凸出的外延部分的外表面和漏區(qū)的凸出的外延部分的外表面上淀積例如由氮化物形成的襯層； 然后，進(jìn)行例如在0-500°C的溫度范圍內(nèi)的低溫?zé)嵫趸?LTO)以形成鈍化層；隨后，通過(guò)例如化學(xué)機(jī)械拋光(CMP)的平坦化工藝使已形成的鈍化層平坦化；之后，在已平坦化的鈍化層中需要形成接觸插塞的位置形成接觸孔；最后，利用例如鎢的插塞材料填充接觸孔，從而形成背柵接觸插塞以及源區(qū)接觸插塞和漏區(qū)接觸插塞。需要注意的是，本發(fā)明不限于以上實(shí)例。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成背柵接觸插塞以及源區(qū)接觸插塞和漏區(qū)接觸插塞。下面參照?qǐng)D4A至4F詳細(xì)描述根據(jù)本發(fā)明示例性實(shí)施例的制造半導(dǎo)體器件的方法。圖4A示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第一步驟。在該步驟中提供襯底100，所述襯底100包括順序堆疊的基底層101、第一半導(dǎo)體層103、絕緣層104和第二半導(dǎo)體層105。第一半導(dǎo)體層103形成第一晶體管的第一背柵的第一背柵電極和第二晶體管的第二背柵的第二背柵電極，并且絕緣層104形成所述第一晶體管的第一背柵的第一背柵電介質(zhì)和所述第二晶體管的第二背柵的第二背柵電介質(zhì)。此外，在圖4A所示的步驟中，還可以在襯底100中進(jìn)一步形成用于使第一晶體管與第二晶體管彼此隔離的隔離物150。隔離物150例如可以是淺溝槽隔離(STI)或L0C0S。 淺溝槽隔離例如可以穿過(guò)第二半導(dǎo)體層105、絕緣層104和第一半導(dǎo)體層103。淺溝槽隔離的深度例如可以是IOOnm至lOOOnm。圖4B示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第二步驟。如圖4B所示，在第二半導(dǎo)體層105上形成第一柵極疊層Illa和第二柵極疊層111b。可選地，在這一步驟中還可以在第二半導(dǎo)體層105上形成第一偽柵疊層131a和第二偽柵疊層131b。在一個(gè)實(shí)例中，可以通過(guò)在襯底100的第二半導(dǎo)體層105上依次淀積電介質(zhì)層和電極層、然后對(duì)已淀積的電極層和電介質(zhì)層進(jìn)行圖案化來(lái)形成第一柵極疊層Illa和第二柵極疊層Illb以及第一偽柵疊層131a和第二偽柵疊層131b。然而，本發(fā)明不限于此。柵極疊層和偽柵疊層也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成。圖4C示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第三步驟。如圖4C所示，選擇性去除第二半導(dǎo)體層105和絕緣層104的一部分從而露出第一背柵電極的一部分和第二背柵電極的一部分。如以下將要描述的，在后續(xù)步驟中，在第一背柵電極的露出部分和第二背柵電極的露出部分上將分別形成第一背柵接觸和第二背柵接觸。在一個(gè)實(shí)例中，可以通過(guò)刻蝕來(lái)選擇性去除第二半導(dǎo)體層105和絕緣層104的一部分。例如，可以利用掩模掩蔽第二半導(dǎo)體層105和絕緣層104的無(wú)需去除的部分，然后進(jìn)行曝光，再將經(jīng)過(guò)曝光的部分刻蝕掉，來(lái)露出第一背柵電極的一部分和第二背柵電極的一部分。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)選擇性去除第二半導(dǎo)體層105和絕緣層104的一部分。圖4D示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第四步驟。如圖4D所示，在第一柵極疊層Illa的兩側(cè)分別形成第一源區(qū)11 和第一漏區(qū)113a，并且在第二柵極疊層Illb的兩側(cè)分別形成第二源區(qū)112b和第二漏區(qū)11北。可選地，可以在形成源區(qū)和漏區(qū)之前，在第一柵極疊層Illa和第二柵極疊層Illb 的側(cè)壁上分別形成側(cè)墻隔離層114a和114b。側(cè)墻隔離層114a和114b例如可以包括氮化物，比如Si3N40側(cè)墻隔離層11 和114b也可以包括氧化物，比如SiO20在第二半導(dǎo)體層 105上形成有第一偽柵疊層131a和第二偽柵疊層131b的實(shí)例中，在形成側(cè)墻隔離層11 和114b的同時(shí)，還可以在第一偽柵疊層131a的側(cè)壁和第二偽柵疊層131b的側(cè)壁上分別形成側(cè)墻隔離層13 和13 。在一個(gè)實(shí)例中，可以通過(guò)將離子注入到第一柵極疊層Illa兩側(cè)以及第二柵極疊層Illb兩側(cè)的第二半導(dǎo)體層105中來(lái)形成第一源區(qū)11 和第一漏區(qū)113a以及第二源區(qū) 112b和第二漏區(qū)113b。對(duì)于N溝道晶體管，比如NFET，被注入的離子例如可以是砷或磷，對(duì)于P溝道晶體管，比如PFET，被注入的離子例如可以是硼。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成源區(qū)和漏區(qū)。圖4E示出了根據(jù)本發(fā)明的示例性實(shí)施例制造半導(dǎo)體器件的方法的第五步驟。在該步驟中，對(duì)第一背柵電極的露出部分、第二背柵電極的露出部分、第一源區(qū)112a、第一漏區(qū)113a、第二源區(qū)112b和第二漏區(qū)11 進(jìn)行選擇性外延，以形成從第一背柵電極的表面凸出的外延部分并由此形成第一背柵接觸121a以及形成從第二背柵電極的表面凸出的外延部分并由此形成第二背柵接觸121b，并且使得第一源區(qū)112a、第一漏區(qū)113a、第二源區(qū) 112b和第二漏區(qū)11 中的每一個(gè)都包括從第二半導(dǎo)體層105的表面凸出的外延部分。換言之，通過(guò)所述選擇性外延，抬升了第一晶體管的第一源區(qū)和第一漏區(qū)、第二晶體管的第二源區(qū)和第二漏區(qū)以及第一背柵電極的露出部分和第二背柵電極的露出部分。通過(guò)圖4A至4E所示的制造方法，形成了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體器件，該半導(dǎo)體器件包括第一晶體管和第二晶體管。所述第一和第二晶體管中的每一個(gè)都包括形成于其背柵電極的一部分上的背柵接觸并且背柵接觸包括從背柵電極的表面凸出的外延部分。在這樣的制造方法中，可以使已經(jīng)形成的結(jié)構(gòu)(比如襯底中的埋置絕緣層) 免于受到背柵接觸的形成過(guò)程的破壞且無(wú)需附加的保護(hù)層和附加的多晶硅填充物。這使得制造工藝大大簡(jiǎn)化且制造成本明顯降低。需要注意的是，盡管在圖4A至4E所示的制造半導(dǎo)體器件的示例性方法中示出了兩個(gè)晶體管的形成過(guò)程，但這僅僅是一個(gè)實(shí)例，并非是對(duì)本發(fā)明的限制。本發(fā)明的半導(dǎo)體器件所包括的晶體管的數(shù)目不限于兩個(gè)。本領(lǐng)域技術(shù)人員可以根據(jù)需要來(lái)選擇半導(dǎo)體器件中所包括的晶體管的數(shù)目。在一個(gè)實(shí)例中，第一晶體管和第二晶體管中的一個(gè)可以是N型場(chǎng)效應(yīng)晶體管，而第一晶體管和第二晶體管中的另一個(gè)可以是P型場(chǎng)效應(yīng)晶體管。所述N型場(chǎng)效應(yīng)晶體管和所述P型場(chǎng)效應(yīng)晶體管可以通過(guò)例如CMOS工藝來(lái)形成?？蛇x地，根據(jù)本發(fā)明示例性實(shí)施例的制造半導(dǎo)體器件的方法還可以包括如圖4F 所示的步驟。在該步驟中，可以進(jìn)一步在第一背柵接觸以及第二背柵接觸上分別形成第一背柵接觸插塞12 和第二背柵接觸插塞122b。在一個(gè)實(shí)例中，第一和第二背柵接觸插塞可以形成在第一和第二背柵接觸上方的鈍化層140中。第一和第二背柵接觸插塞可以包括金屬。例如，第一和第二背柵接觸插塞可以包括鎢、銅或鋁等?？蛇x地，在形成第一背柵接觸插塞12 和第二背柵接觸插塞122b之前，可以在第一背柵接觸的凸出的外延部分以及第二背柵接觸的凸出的外延部分中分別形成金屬硅化物123a和12北。金屬硅化物123a和12 例如可以形成在背柵接觸的凸出的外延部分的一部分中。此外，可選地，在第一背柵接觸的凸出的外延部分的外表面以及第二背柵接觸的凸出的外延部分的外表面上分別形成襯層12 和124b。襯層例如可以包括氮化物?？蛇x地，在圖4F所示的步驟中，還可以在第一晶體管的第一源區(qū)的凸出的外延部分和第一漏區(qū)的凸出的外延部分以及第二晶體管的第二源區(qū)的凸出的外延部分和第二漏區(qū)的凸出的外延部分上分別形成第一源區(qū)接觸插塞116a、第一漏區(qū)接觸插塞115a、第二源區(qū)接觸插塞116b和第二漏區(qū)接觸插塞115b。此外，源區(qū)的凸出的外延部分和漏區(qū)的凸出的外延部分也可以包括金屬硅化物。并且，可選地，在源區(qū)的凸出的外延部分的外表面和漏區(qū)的凸出的外延部分的外表面上分別形成襯層。盡管已經(jīng)參照附圖詳細(xì)地描述了本發(fā)明的示例性實(shí)施例，但是這樣的描述應(yīng)當(dāng)被認(rèn)為是說(shuō)明性或示例性的，而不是限制性的；本發(fā)明并不限于所公開(kāi)的實(shí)施例。上面以及權(quán)利要求中描述的不同實(shí)施例也可以加以組合。本領(lǐng)域技術(shù)人員在實(shí)施要求保護(hù)的本發(fā)明時(shí)，根據(jù)對(duì)于附圖、說(shuō)明書(shū)以及權(quán)利要求的研究，能夠理解并實(shí)施所公開(kāi)的實(shí)施例的其他變型，這些變型也落入本發(fā)明的保護(hù)范圍內(nèi)。在權(quán)利要求中，詞語(yǔ)“包括”并不排除其他部件或步驟的存在并且“一”或“一個(gè)” 并不排除復(fù)數(shù)。在相互不同的從屬權(quán)利要求中陳述了若干技術(shù)手段的事實(shí)并不意味著這些技術(shù)手段的組合不能有利地加以利用。
權(quán)利要求
1.一種晶體管，包括襯底，所述襯底至少包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層； 形成在所述第二半導(dǎo)體層上的柵極疊層； 分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)；背柵，所述背柵包括分別由所述絕緣層和所述第一半導(dǎo)體層形成的背柵電介質(zhì)和背柵電極；以及形成于所述背柵電極的一部分上的背柵接觸，其中，所述背柵接觸包括從所述背柵電極的表面凸出的外延部分，并且所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述第二半導(dǎo)體層的表面凸出的外延部分。
2.根據(jù)權(quán)利要求1所述的晶體管，其中所述襯底還包括位于所述基底層和所述第一半導(dǎo)體層之間的另一絕緣層。
3.根據(jù)權(quán)利要求1所述的晶體管，其中所述背柵接觸通過(guò)偽柵與所述源區(qū)和漏區(qū)隔1 O
4.根據(jù)權(quán)利要求3所述的晶體管，其中所述偽柵包括偽柵疊層，并且所述偽柵疊層的側(cè)壁上形成有側(cè)墻隔離層。
5.根據(jù)權(quán)利要求1至4中任意一項(xiàng)所述的晶體管，其中所述柵極疊層的側(cè)壁上形成有側(cè)墻隔離層。
6.根據(jù)權(quán)利要求1至4中任意一項(xiàng)所述的晶體管，其中在所述背柵接觸上形成有背柵接觸插塞。
7.根據(jù)權(quán)利要求6所述的晶體管，其中所述背柵接觸的凸出的外延部分包括金屬硅化物。
8.根據(jù)權(quán)利要求7所述的晶體管，其中所述背柵接觸的凸出的外延部分的外表面上形成有襯層。
9.一種半導(dǎo)體器件，包括多個(gè)如權(quán)利要求1至8中任意一項(xiàng)所述的晶體管。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中多個(gè)晶體管包括N型場(chǎng)效應(yīng)晶體管和P型場(chǎng)效應(yīng)晶體管，所述N型場(chǎng)效應(yīng)晶體管和所述P型場(chǎng)效應(yīng)晶體管通過(guò)隔離物彼此隔離。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中所述隔離物為淺溝槽隔離。
12.一種制造晶體管的方法，包括提供襯底，所述襯底至少包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層，并且所述第一半導(dǎo)體層和所述絕緣層分別形成所述晶體管的背柵的背柵電極和背柵電介質(zhì)；在所述第二半導(dǎo)體層上形成柵極疊層；選擇性去除所述第二半導(dǎo)體層和所述絕緣層的一部分從而露出所述背柵電極的一部分；在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)；以及對(duì)所述背柵電極的露出部分、所述源區(qū)和所述漏區(qū)進(jìn)行選擇性外延，以形成從所述背柵電極的表面凸出的外延部分并由此形成背柵接觸，并且使得所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述第二半導(dǎo)體層的表面凸出的外延部分。
13.根據(jù)權(quán)利要求12所述的制造晶體管的方法，其中所述襯底還包括位于所述基底層和所述第一半導(dǎo)體層之間的另一絕緣層。
14.根據(jù)權(quán)利要求12所述的制造晶體管的方法，其中在所述形成柵極疊層的步驟中還形成偽柵疊層。
15.根據(jù)權(quán)利要求14所述的制造晶體管的方法，還包括在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)的步驟之前，在所述柵極疊層的側(cè)壁和所述偽柵疊層的側(cè)壁上形成側(cè)墻隔離層。
16.根據(jù)權(quán)利要求12所述的制造晶體管的方法，還包括在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)的步驟之前，在所述柵極疊層的側(cè)壁上形成側(cè)墻隔離層。
17.根據(jù)權(quán)利要求12所述的制造晶體管的方法，其中選擇性去除所述第二半導(dǎo)體層和所述絕緣層的一部分從而露出所述背柵電極的一部分是通過(guò)刻蝕進(jìn)行的。
18.根據(jù)權(quán)利要求12所述的制造晶體管的方法，其中在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)是通過(guò)離子注入進(jìn)行的。
19.根據(jù)權(quán)利要求12所述的制造晶體管的方法，還包括在對(duì)所述背柵電極的露出部分、所述源區(qū)和所述漏區(qū)進(jìn)行選擇性外延的步驟之后，在所述背柵接觸上形成背柵接觸插O
20.根據(jù)權(quán)利要求19所述的制造晶體管的方法，其中在形成所述背柵接觸插塞之前， 在所述背柵接觸的凸出的外延部分中形成金屬硅化物。
21.根據(jù)權(quán)利要求20所述的制造晶體管的方法，其中在形成所述金屬硅化物之后，在所述背柵接觸的凸出的外延部分的外表面上形成襯層。
22.一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括第一晶體管和第二晶體管，所述方法包括提供襯底，所述襯底至少包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層，所述第一半導(dǎo)體層形成所述第一晶體管的第一背柵的第一背柵電極和所述第二晶體管的第二背柵的第二背柵電極，并且所述絕緣層形成所述第一晶體管的第一背柵的第一背柵電介質(zhì)和所述第二晶體管的第二背柵的第二背柵電介質(zhì)；形成用于使所述第一晶體管與所述第二晶體管彼此隔離的隔離物；在所述第二半導(dǎo)體層上形成第一柵極疊層和第二柵極疊層；選擇性去除所述第二半導(dǎo)體層和所述絕緣層的一部分從而露出所述第一背柵電極的一部分和所述第二背柵電極的一部分；在所述第一柵極疊層的兩側(cè)分別形成第一源區(qū)和第一漏區(qū)，并且在所述第二柵極疊層的兩側(cè)分別形成第二源區(qū)和第二漏區(qū)；以及對(duì)所述第一背柵電極的露出部分、所述第二背柵電極的露出部分、所述第一源區(qū)、所述第一漏區(qū)、所述第二源區(qū)和所述第二漏區(qū)進(jìn)行選擇性外延，從而形成從所述第一背柵電極的表面凸出的外延部分并由此形成第一背柵接觸以及形成從所述第二背柵電極的表面凸出的外延部分并由此形成第二背柵接觸，并且使得所述第一源區(qū)、所述第一漏區(qū)、所述第二源區(qū)和所述第二漏區(qū)中的每一個(gè)都包括從所述第二半導(dǎo)體層的表面凸出的外延部分。
23.根據(jù)權(quán)利要求22所述的制造半導(dǎo)體器件的方法，其中所述襯底還包括位于所述基底層和所述第一半導(dǎo)體層之間的另一絕緣層。
24.根據(jù)權(quán)利要求22所述的制造半導(dǎo)體器件的方法，其中所述第一晶體管為N型場(chǎng)效應(yīng)晶體管，所述第二晶體管為P型場(chǎng)效應(yīng)晶體管。
25.根據(jù)權(quán)利要求22-24中任意一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中所述隔離物為淺溝槽隔離，所述淺溝槽隔離穿過(guò)所述第二半導(dǎo)體層、所述絕緣層和所述第一半導(dǎo)體層。
26.根據(jù)權(quán)利要求22所述的制造半導(dǎo)體器件的方法，其中在所述形成第一柵極疊層和第二柵極疊層的步驟中還形成第一偽柵疊層和第二偽柵疊層。
27.根據(jù)權(quán)利要求沈所述的制造半導(dǎo)體器件的方法，還包括在形成所述第一源區(qū)和所述第一漏區(qū)以及所述第二源區(qū)和所述第二漏區(qū)的步驟之前，在所述第一柵極疊層和所述第二柵極疊層以及所述第一偽柵疊層和所述第二偽柵疊層的側(cè)壁上形成側(cè)墻隔離層。
28.根據(jù)權(quán)利要求22所述的制造半導(dǎo)體器件的方法，還包括在形成所述第一源區(qū)和所述第一漏區(qū)以及所述第二源區(qū)和第二漏區(qū)的步驟之前，在所述第一柵極疊層的側(cè)壁和所述第二柵極疊層的側(cè)壁上形成側(cè)墻隔離層。
29.根據(jù)權(quán)利要求22所述的制造半導(dǎo)體器件的方法，還包括在進(jìn)行選擇性外延的步驟之后，在所述第一背柵接觸和所述第二背柵接觸上分別形成第一背柵接觸插塞和第二背柵接觸插塞。
30.根據(jù)權(quán)利要求四所述的制造晶體管的方法，其中在形成所述第一背柵接觸插塞和第二背柵接觸插塞之前，在所述第一背柵接觸的凸出的外延部分和所述第二背柵接觸的凸出的外延部分中分別形成金屬硅化物。
31.根據(jù)權(quán)利要求30所述的制造晶體管的方法，其中在形成所述金屬硅化物之后，在所述第一背柵接觸的凸出的外延部分的外表面和所述第二背柵接觸的凸出的外延部分的外表面上分別形成襯層。
全文摘要
本發(fā)明涉及晶體管、包括該晶體管的半導(dǎo)體器件以及所述晶體管和所述半導(dǎo)體器件的制造方法。根據(jù)本發(fā)明的晶體管包括襯底，至少包括順序堆疊的基底層、第一半導(dǎo)體層、絕緣層和第二半導(dǎo)體層；形成在第二半導(dǎo)體層上的柵極疊層；分別位于柵極疊層兩側(cè)的源區(qū)和漏區(qū)；背柵，包括分別由絕緣層和第一半導(dǎo)體層形成的背柵電介質(zhì)和背柵電極；以及形成于背柵電極的一部分上的背柵接觸。其中，背柵接觸包括從背柵電極的表面凸出的外延部分，并且源區(qū)和漏區(qū)中的每一個(gè)都包括從第二半導(dǎo)體層的表面凸出的外延部分。與常規(guī)的晶體管相比，本發(fā)明的晶體管的制造工藝簡(jiǎn)化且制造成本降低。
文檔編號(hào)H01L29/78GK102569393SQ20101061093
公開(kāi)日2012年7月11日 申請(qǐng)日期2010年12月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者朱慧瓏, 梁擎擎, 鐘匯才 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所