專利名稱：制造半導體裝置的方法
技術(shù)領(lǐng)域：
示例實施例涉及制造半導體裝置的方法。更具體地說，示例實施例涉及制造顯示出高性能并包括尺寸超小的晶體管的半導體裝置的方法。
背景技術(shù)：
圖案的小型化對于形成高度集成的半導體裝置來說會是必要因素?，F(xiàn)在，已經(jīng)制造出可具有高操作速度和柵極長度為例如大約40nm或更小的尺寸超小的半導體裝置。對于包括具有高操作速度的晶體管的尺寸超小的半導體裝置，在柵電極下方提供的溝道區(qū)的面積與傳統(tǒng)的半導體裝置的溝道區(qū)的面積相比會相對小。經(jīng)過溝道區(qū)的電子或空穴的遷移率很大程度上受到例如施加到溝道區(qū)的應力的影響。因此，已經(jīng)廣泛地在使施加到溝道區(qū)的應力的強度最優(yōu)化和提高半導體裝置的操作速度方面進行了各種研究。對于包括硅基底作為溝道的半導體裝置，空穴遷移率會小于電子遷移率。因此，當設計集成半導體電路裝置時，使用空穴作為載流子的P溝道MOS晶體管的操作速度的提高會是重要的。對于ρ溝道MOS晶體管，空穴遷移率可以通過向溝道區(qū)施加單軸壓應力而提高。為了解釋對溝道區(qū)的壓應力的施加手段，在圖ι中示出了 P-MOS晶體管的示例性示意性構(gòu)造的剖視圖。參照圖1，在硅基底1上，可以形成與溝道區(qū)對應的柵極絕緣層2和柵電極3。在柵電極2的兩側(cè)部處的基底1中，可以形成用于限定溝道區(qū)的ρ型擴散區(qū)Ia和lb。在柵電極3的側(cè)壁上，可以形成側(cè)壁間隔件3A和;3B。擴散區(qū)Ia和Ib可以分別用作MOS晶體管的源極和漏極的延伸區(qū)。移動穿過柵電極3下方的溝道區(qū)的空穴的流動可以由施加到柵電極3的柵極電壓控制。再參照圖1，SiGe混合的晶體層IA和IB可以形成在側(cè)壁間隔件3A和的兩個外側(cè)處的硅基底1中。在SiGe混合的晶體層IA和IB中，可以形成分別接觸擴散區(qū)Ia和 Ib的ρ型源極區(qū)和漏極區(qū)。對于具有在圖1中示出的構(gòu)造的MOS晶體管，因為SiGe混合的晶體層IA和IB的晶格常數(shù)可比硅基底1的晶格常數(shù)大，所以在SiGe混合的晶體層IA和IB中壓應力會形成為由箭頭“a”所示。因此，在SiGe混合的晶體層IA和IB中會產(chǎn)生與硅基底1的表面部分大約垂直且由箭頭“b ”表示的彎曲應力。因為SiGe混合的晶體層IA和IB可以通過外延生長工藝從硅基底1形成，所以根據(jù)SiGe混合的晶體層IA和IB的如箭頭“b”指示的應力，會沿垂直方向在硅基底的溝道區(qū)中產(chǎn)生如箭頭“C”指示的彎曲應力。另外，與上面描述的溝道區(qū)中的彎曲應力類似，會產(chǎn)生如箭頭“d”指示的單軸壓應力。對于圖1中的MOS晶體管，由于對溝道區(qū)施加的單軸壓應力會導致構(gòu)成溝道區(qū)的硅晶體的對稱性能發(fā)生局部地變形。根據(jù)對稱性能的變化，重空穴的價帶和輕空穴的價帶會松開(untie)，并且溝道區(qū)中的空穴遷移率會提高，因此可以提高晶體管的操作速度。可以在柵極長度為大約50nm或更小的尺寸超小的半導體裝置中特別示出由于溝道區(qū)中的應力的局部分離所產(chǎn)生的空穴遷移率的提高和所產(chǎn)生的晶體管的操作速度的提高。在2006年12月7日公布的第10-0657395B1號韓國專利中，參照圖1，在第5頁第 1-22行公開了關(guān)于上述技術(shù)的背景技術(shù)的詳細描述。圖2是具 有另一結(jié)構(gòu)的P-MOS晶體管的剖視圖。在圖2中，示出了包括具有硅面(Si面)的覆蓋層40以防止SiGe混合的晶體層 35的損耗或劣化的MOS晶體管。參照圖2，為了在SiGe混合的晶體層35上形成包括硅面的覆蓋層40，可以在執(zhí)行硅的外延生長工藝的同時引入大量的氯化氫(HCl)，以形成包括傾斜側(cè)壁的覆蓋層40。然而，當提供大量的氯化氫時，有可能在包括硅面的覆蓋層40處產(chǎn)生孔蝕(pit)。另外，由于氯化氫的引入，所以在執(zhí)行外延生長工藝時硅的生長速率會大大地降低。在這種情況下，可以提高工藝溫度，從而充分地增大層的生長速率。當提高工藝溫度時，由于熱預算而會產(chǎn)生缺陷。

發(fā)明內(nèi)容
示例實施例提供了制造半導體裝置的方法，所述方法包括簡單的工藝，并抑制孔蝕缺陷的產(chǎn)生，因此制造的半導體裝置可以包括具有改善性能的MOS晶體管。根據(jù)示例實施例，提供了一種制造半導體裝置的方法。在所述方法中，在半導體基底上形成柵電極。在所述柵電極上形成側(cè)壁間隔件。部分地蝕刻在所述側(cè)壁間隔件的兩側(cè)的所述半導體基底的一部分，以形成溝槽。在所述溝槽中形成SiGe混合的晶體層。在所述 SiGe混合的晶體層上形成硅層。根據(jù)所述硅層的面的晶向，使用具有不同蝕刻速率的蝕刻溶液部分地蝕刻所述硅層的一部分，以形成包括具有(111)傾斜面的硅面(Si面)的覆蓋層。在示例實施例中，還可以執(zhí)行將雜質(zhì)摻雜到所述覆蓋層和位于所述覆蓋層的兩側(cè)的基底中以形成源極/漏極雜質(zhì)摻雜的區(qū)域的工藝。在示例實施例中，所述硅層可以被形成為厚度大于所述覆蓋層的厚度。
在示例實施例中，所述硅層可以通過外延生長工藝形成。在示例實施例中，可以執(zhí)行所述外延生長工藝來形成具有側(cè)壁的所述硅層，所述側(cè)壁具有垂直傾斜度。在示例實施例中，用于蝕刻所述硅層的所述蝕刻溶液相對于所述(111)面的蝕刻速率可比相對于其它面的蝕刻速率慢。在示例實施例中，用于蝕刻所述硅層的所述蝕刻溶液可以含有-OH官能團。在示例實施例中，所述蝕刻溶液可以包括氫氧化銨(NH4OH)和四甲基氫氧化銨 (TMAH)中的至少一種。在示例實施例中，當接觸所述基底的所述硅層開始被蝕刻時，可以停止所述硅層的沿所述硅層的(111)面的蝕刻工藝。在示例實施例中，還可以執(zhí)行在所述覆蓋層上形成金屬硅化物層的工藝。在示例實施例中，所述基底的上表面和所述溝槽之間的角可以在大約40°至大約 90°的范圍內(nèi)。
在示例實施例中，所述SiGe混合的晶體層可以被形成為填充所述溝槽的內(nèi)部。在示例實施例中，所述側(cè)壁間隔件可以通過使用氧化硅形成。在示例實施例中，在形成所述硅層之后，可以去除所述側(cè)壁間隔件，以暴露所述硅層的側(cè)壁部分。根據(jù)示例實施例，提供了一種制造晶體管的方法。在所述方法中，在半導體基底上分別形成η型柵電極和ρ型柵電極。在所述η型柵電極和所述ρ型柵電極上分別形成第一側(cè)壁間隔件和第二側(cè)壁間隔件。在形成于所述P型柵電極中的所述第二側(cè)壁間隔件的兩側(cè)部分地蝕刻所述半導體基底的一部分，以形成溝槽。在所述溝槽中形成SiGe混合的晶體層。在所述SiGe混合的晶體層上形成硅層。根據(jù)所述硅層的面的晶向，使用具有不同蝕刻速率的蝕刻溶液部分地蝕刻所述硅層的一部分，以形成包括具有(111)傾斜面的硅面(Si 面)的覆蓋層。在位于所述P型柵電極的兩側(cè)的基底中形成P型雜質(zhì)摻雜的區(qū)域。在位于所述η型柵電極的兩側(cè)的基底中形成η型雜質(zhì)摻雜的區(qū)域。在示例實施例中，還可以執(zhí)行形成覆蓋所述η型柵電極、所述P型柵電極和所述基底的表面的鈍化層的工藝。在示例實施例中，所述鈍化層可以使用氮化硅形成。在示例實施例中，所述硅層可以被形成為厚度大于所述覆蓋層的厚度。在示例實施例中，用于蝕刻所述硅層的所述蝕刻溶液相對于所述(111)面的蝕刻速率可比相對于其它面的蝕刻速率慢。在示例實施例中，用于蝕刻所述硅層的所述蝕刻溶液可以含有-OH官能團。根據(jù)示例實施例，可以制造一種在SiGe混合的晶體層上包括覆蓋層的半導體裝置，所述覆蓋層包括具有(111)面的硅面。由于所述SiGe混合的晶體層和所述覆蓋層，可以提高半導體裝置的空穴遷移率。所述覆蓋層可以在沒有執(zhí)行高溫熱處理的情況下形成， 并且不會產(chǎn)生熱預算。另外，在所述覆蓋層中會極少地產(chǎn)生孔蝕缺陷。因此，可以獲得顯示出改善的電性能的半導體裝置。


通過參照附圖詳細描述示例性實施例，這些特征對于本領(lǐng)域普通技術(shù)人員來說將變得更加明顯，在附圖中圖1示出了示例性p-MOS晶體管的剖視圖。圖2示出了包括SiGe混合的晶體層的示例性p_M0S晶體管的剖視圖。圖3至圖8示出了根據(jù)示例實施例的用于解釋形成MOS晶體管的方法的剖視圖。圖9至圖18示出了根據(jù)示例實施例的用于解釋制造包括MOS晶體管的半導體裝置的方法的剖視圖。
具體實施方式
通過引用于2010年2月12日在韓國知識產(chǎn)權(quán)局提交的、名稱為“Methodsof Manufacturing Semiconductor Devices”的第 10-2010-0013123號韓國專利申請將其全部內(nèi)容并入本文。在下文中將參照附圖更充分地描述各種示例實施例，在附圖中示出了一些示例實施例。然而，本發(fā)明構(gòu)思可以以許多不同的形式來實施，而不應該被理解為局限于在此提出的示例實施例。而是提供這些示例實施例使本描述將是徹底的且完整的，并將把本發(fā)明構(gòu)思的范圍充分地傳達給本領(lǐng)域的技術(shù)人員。在附圖中，為了清楚起見，會夸大層和區(qū)域的尺寸和相對尺寸。

應該理解的是，當元件或?qū)颖环Q作“在”另一元件或?qū)印吧稀薄ⅰ斑B接到”或“結(jié)合到” 另一元件或?qū)訒r，該元件或?qū)涌梢灾苯釉诹硪辉驅(qū)由?、直接連接到或直接結(jié)合到另一元件或?qū)樱蛘呖梢源嬖谥虚g元件或中間層。相反，當元件被稱作“直接在”另一元件或?qū)?“上”、“直接連接到”或“直接結(jié)合到”另一元件或?qū)訒r，不存在中間元件或中間層。相同的標號始終表示相同的元件。如在這里使用的，術(shù)語“和/或”包括一個或多個相關(guān)所列的項目的任意組合和所有組合。應該理解的是，盡管在這里可使用術(shù)語第一、第二、第三等來描述不同的元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應受這些術(shù)語的限制。 這些術(shù)語僅是用來將一個元件、組件、區(qū)域、層或部分與另一個元件、組件、區(qū)域、層或部分區(qū)分開來。因此，在不脫離本發(fā)明構(gòu)思的教導的情況下，下面討論的第一元件、組件、區(qū)域、 層或部分可被命名為第二元件、組件、區(qū)域、層或部分。為了便于描述，在這里可使用空間相對術(shù)語，如“在...下面”、“在...下方”、“下部的”、“在.· ·上面”、“上部的”等來描述如圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應該理解的是，空間相對術(shù)語意在包含除了在附圖中描述的方位之外的裝置在使用或操作中的不同方位。例如，如果在附圖中裝置被翻轉(zhuǎn)，則描述為在其它元件或特征 “下方”或“下面”的元件隨后將被定位為“在”其它元件或特征“上面”。因此，示例性術(shù)語 “在...下方”可包括“在...上方”和“在...下方”兩種方位。所述裝置可被另外定位 (旋轉(zhuǎn)90度或者在其它方位)，相應地解釋這里使用的空間相對描述符。這里使用的術(shù)語僅是為了描述特定示例實施例的目的，而不意圖限制本發(fā)明構(gòu)思。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式的“一個(種)”和“所述 (該)”也意圖包括復數(shù)形式。還將理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其它特征、整體、步驟、操作、元件、組件和/或它們的組。在此參照作為理想示例實施例(以及中間結(jié)構(gòu))的示意圖的剖視圖來描述示例實施例。這樣，預計這些圖形的形狀出現(xiàn)由例如制造技術(shù)和/或公差而引起的變化。因此，示例實施例不應該被理解為局限于在此示出的區(qū)域的具體形狀，而應該包括例如由制造導致的形狀變形。在圖中示出的區(qū)域?qū)嶋H上是示意性的，它們的形狀并不意圖示出裝置的區(qū)域的實際形狀，也不意圖限制本發(fā)明構(gòu)思的范圍。除非另有定義，否則這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學術(shù)語)具有與本發(fā)明構(gòu)思所屬領(lǐng)域的普通技術(shù)人員所通常理解的意思相同的意思。將進一步理解，除非這里明確定義，否則術(shù)語(例如在通用的字典中定義的術(shù)語)應該被解釋為具有與相關(guān)領(lǐng)域的上下文中它們的意思一致的意思，而不是理想地或者過于正式地解釋它們的意思。在下文中，將詳細解釋關(guān)于制造半導體裝置的方法的示例實施例。圖3至圖8是根據(jù)示例實施例的用于解釋形成MOS晶體管的方法的剖視圖。參照圖3，可以在半導體基底100中形成裝置隔離層105，從而將半導體基底100分為有源區(qū)和非有源區(qū)。裝置隔離層105可以通過淺溝槽隔離(STI)工藝形成。具體地說，可以蝕刻基底 100的一部分，以形成用于裝置隔離的溝槽。在用于裝置隔離的溝槽的表面上，可以形成薄的熱氧化層。然后，可以通過化學氣相沉積(CVD)工藝或高密度等離子體(HDP)CVD工藝使用氧化硅填充用于裝置隔離的溝槽的內(nèi)部，然后可以執(zhí)行平坦化工藝。在半導體基底100上，可以形成柵極介電層110。柵極介電層110可以包括氧化硅(SiO2)層、氧化鉿(HfO2)層、氧化鉭(Ta2O3)層和ONO(氧化物/氮化物/氧化物)層中的至少一種。在柵極介電層110上，可以形成用于形成柵電極120的導電層。導電層可以通過CVD工藝或原子層沉積(ALD)工藝形成?？梢詫щ妼訄D案化，以形成柵電極120。可用于柵電極的形成材料的示例可以包括例如氮化鈦(TiN)、鈦/氮化鈦(Ti/ TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、氮化鈦硅 (TiSiN)和氮化鎢硅(WSiN)。在柵電極120的側(cè)壁部分上，可以形成氧化物層間隔件125。參照圖4，可以使用位于柵電極120的側(cè)壁上的氧化物層間隔件125作為蝕刻掩模來蝕刻半導體基底100，以形成溝槽130?？梢栽诤竺娴墓に囍性跍喜?30內(nèi)形成SiGe 混合的晶體層。因此，溝槽130可以被形成為形狀與將形成的SiGe混合的晶體層的形狀相同。溝槽130可以被形成為半導體基底100的上表面和/或平行于上表面的平面與溝槽130的傾斜表面之間的θ角(例如在圖4中所示)為大約40°至大約90°。所述角可以為大約40°至大約80°。例如，當θ為50°時，可以有效地完成彎曲系統(tǒng)的構(gòu)造。溝槽可以被形成為產(chǎn)生具有相同的一個值的角。可選地，溝槽可以被形成為在半導體基底100 的上表面和溝槽130的傾斜表面之間產(chǎn)生多個角。SiGe混合的晶體層可以填充溝槽的內(nèi)部，以構(gòu)成彎曲系統(tǒng)，從而可以使壓應力施加到溝道區(qū)。如上所述，壓應力會施加到溝道區(qū)，并且構(gòu)成溝道區(qū)的硅晶體的對稱性能會局部地變形。在這種情況下，在不意圖受到該理論約束的情況下，重空穴的價帶和輕空穴的價帶會松開，通過溝道區(qū)的空穴遷移率會增加，并可以提高晶體管的操作速度。根據(jù)示例實施例，溝槽130可以形成在η型晶體管和ρ型晶體管會被形成的每個區(qū)域中。溝槽130可以形成在包括η型晶體管和ρ型晶體管的區(qū)域中的僅僅一種區(qū)域中。參照圖5，可以執(zhí)行使用SiGe生長核的外延生長工藝，從而在溝槽130中形成 SiGe混合的晶體層135。當形成SiGe混合的晶體層135時，由于SiGe混合的晶體層135 的晶格常數(shù)與半導體基底100的晶格常數(shù)的差異產(chǎn)生的單軸壓應力會施加到位于裝置區(qū)中的柵電極下方的溝道區(qū)。因此，大的壓應力會施加到柵電極下方的溝道區(qū)，并且可以提高電子遷移率和空穴遷移率。具體地說，可以大大地提高空穴遷移率。在形成SiGe混合的晶體層135時，可以同時引入SiGe源氣和氯化氫(HCl)氣體， 以控制SiGe混合的晶體層135的生長速率。SiGe混合的晶體層135可以被形成為完全地填充溝槽130的內(nèi)部。因為SiGe混合的晶體層135可以變?yōu)樵礃O區(qū)和/或漏極區(qū)，所以在執(zhí)行外延生長工藝的同時，可以原位加入P型雜質(zhì)或η型雜質(zhì)。可選地，在形成SiGe混合的晶體層135 之后，可以將P型雜質(zhì)或η型雜質(zhì)摻雜到SiGe混合的晶體層135中。因此形成的SiGe 混合的晶體層135可以變?yōu)樵礃O/漏極雜質(zhì)區(qū)。參照圖6，在形成SiGe混合的晶體層135之后，可以執(zhí)行使用Si生長核的外延生長工藝，從而在SiGe混合的晶體層135上形成外延硅層140。外延硅層140可以被形成為具 有傾斜的側(cè)壁。S卩，外延硅層140可以被形成為使得外延硅層140的傾斜側(cè)壁相對于基底100的上表面具有恒定角，因此可以不需要用于形成硅面的生長工藝。因此，可以不需要用于形成硅面的單獨工藝條件。因此，在形成外延硅層140的過程中，可以不引入用于控制外延生長工藝的生長速率以形成傾斜的側(cè)壁的氯化氫。當在外延生長工藝期間使用氯化氫時，會大大地降低外延硅層140的生長速率。根據(jù)示例實施例，在不意圖受到該理論約束的情況下，可以不使用氯化氫，因此可以更加快速地生長外延硅層140。因為外延硅層140可以足夠快速地生長， 所以可以省去在高溫下執(zhí)行的用于提高外延硅層140的生長速率的工藝?？梢栽诘蜏叵氯菀椎厣L外延硅層140。因此，在外延硅層140的形成期間可以抑制通過使用過量的氯化氫而在外延硅層 140中通常產(chǎn)生的孔蝕現(xiàn)象。另外，外延硅層140可以在低溫下生長，因此根據(jù)示例實施例， 可以解決當在高溫下執(zhí)行外延生長工藝時出現(xiàn)的熱問題?？梢酝ㄟ^隨后執(zhí)行的濕蝕刻工藝將外延硅層140處理成包括硅面的硅覆蓋層。因此，外延硅層140可以被形成為厚度大于將要形成的目標硅覆蓋層的厚度。具體地說，外延硅層140可以被形成為具有大約500埃至大約1，000埃的厚度。參照圖7，可以去除氧化物層間隔件125，以暴露外延硅層140的側(cè)壁。根據(jù)外延硅層140的面的晶向，可以使用具有不同的蝕刻速率的蝕刻溶液對外延硅層140進行濕蝕刻。 具體地說，當與將要蝕刻的其它面相比，對于(111)面，可以使用具有相對低的蝕刻速率的蝕刻溶液來執(zhí)行濕蝕刻?？梢孕纬删哂?111)面的硅面的硅覆蓋層145。例如根據(jù)Miller 指數(shù)，硅覆蓋層145的(111)面可以是(111)傾斜面。濕蝕刻溶液可以是含有-OH官能團的蝕刻溶液?？捎糜跐裎g刻的溶液的示例可以包括氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)等中的至少一種。當使用濕蝕刻溶液中的一種溶液來蝕刻外延硅層140時，可以緩慢地蝕刻外延硅層140的(111)面，而快速地蝕刻 (100)面。外延硅層140的側(cè)壁可以被蝕刻為具有傾斜面，并且可以形成包括具有(111)面的硅面的硅覆蓋層145，如圖7所示。當蝕刻接觸半導體基底100的外延硅層140時，可以停止關(guān)于外延硅層140的 (111)面的蝕刻工藝。根據(jù)上述工藝，可以形成具有(111)面的硅覆蓋層145而不會產(chǎn)生關(guān)于孔蝕或熱的問題。另外，可以抑制對下面的SiGe混合的晶體層135的磨損，因此可以形成正常的源極區(qū)/漏極區(qū)。在不意圖受到該理論約束的情況下，因為硅覆蓋層145具有(111)面，所以在保持精確的摻雜角的同時，可以將用于形成輕摻雜漏極(LDD)結(jié)構(gòu)的雜質(zhì)或鹵素雜質(zhì)摻雜到硅覆蓋層145中。此外，當金屬硅化物層形成在源極區(qū)/漏極區(qū)上以降低源極區(qū)/漏極區(qū)的阻抗時，可以容易地執(zhí)行金屬硅化物層的形成工藝。參照圖8，可以通過部分地蝕刻硅覆蓋層145的上表面的一部分來形成覆蓋層圖案150?？梢允褂酶采w層圖案150的硅面的傾斜角將雜質(zhì)摻雜到覆蓋層圖案150中，從而形成輕摻雜的源極/漏極雜質(zhì)區(qū)160和高摻雜的源極/漏極雜質(zhì)區(qū)。可以在與SiGe混合的晶體層135的側(cè)表面相鄰的半導體基底100中形成輕摻雜的源極/漏極雜質(zhì)區(qū)160。
可以在SiGe混合的晶體層135和覆蓋層圖案150中形成高摻雜的源極/漏極雜質(zhì)區(qū)。通過上述工藝，可以獲得包括輕摻雜的源極/漏極雜質(zhì)區(qū)160和高摻雜的源極/漏極雜質(zhì)區(qū)的源極區(qū)/漏極區(qū)的LDD結(jié)構(gòu)?？蛇x地，根據(jù)裝置的需要，可以使用硅面的傾斜角將鹵素雜質(zhì)摻雜到基底100、覆蓋層圖案150和SiGe混合的晶體層135中。如在以上制造方法中所述，在不意圖受限于該理論的情況下，可以通過沒有引入過量的氯化氫的工藝或者通過沒有施加高溫的工藝形成具有硅面的覆蓋層圖案150。因此， 可以使由于氯化氫導致的孔蝕缺陷以及熱損壞最小化。圖9至圖18是根據(jù)示例實施例的用于解釋制造包括性能提高的MOS晶體管的半導體裝置的方法的剖視圖。參照圖9，可以在半導體基底200上形成裝置隔離層205，從而將基底200分為有源區(qū)和非有源區(qū)?？梢詫雽w基底200分為其中可形成n-MOS晶體管的區(qū)域A和其中可形成p-MOS晶體管的區(qū)域B。在MOS晶體管中，當在溝道層的兩側(cè)形成SiGe混合的晶體層時，可以提高空穴遷移率。因此，與PMOS晶體管的性能相比，可以更多地提高n-MOS晶體管的性能。根據(jù)一些實施例，可以僅在P-MOS區(qū)中形成包括具有SiGe混合的晶體層和硅面的覆蓋層的半導體裝置，從而有效地實現(xiàn)本發(fā)明的精神?？梢允褂脺\溝槽隔離(STI)工藝形成裝置隔離層205。具體地說，可以蝕刻基底 200的一部分，從而形成用于隔離裝置的溝槽，然后，可以在用于隔離裝置的溝槽的表面部分上形成薄的熱氧化層。然后，可以利用CVD工藝或HDP工藝用氧化硅填充用于隔離裝置的溝槽的內(nèi)部，并可以使基底平坦化。可以在平坦化的半導體基底200上形成柵極介電層210。柵極介電層210可以包括氧化硅(SiO2)層、氧化鉿(HfO2)層、氧化鉭(Ta2O5)層和ONO (氧化物/氮化物/氧化物) 層中的至少一種。在柵極介電層210上，可以形成用于形成柵電極215的導電層。導電層可以利用CVD工藝或原子層沉積(ALD)工藝形成?？捎糜跂烹姌O215的導電材料的示例可以包括氮化鈦(TiN)、鈦/氮化鈦(Ti/ TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、氮化鈦硅 (TiSiN)和氮化鎢硅(WSiN)。必要時，可以在柵電極215上形成硬掩模220。然后，可以使用硬掩模作為蝕刻掩模來使導電層圖案化，以形成包括柵電極215和硬掩模220的柵電極結(jié)構(gòu)。即，可以在n-MOS區(qū)中形成用于n-MOS晶體管的柵電極結(jié)構(gòu)，并可以在p-MOS區(qū)中形成用于P-MOS晶體管的柵電極結(jié)構(gòu)。參照圖10，可以形成覆蓋半導體基底200以及包括柵電極215和硬掩模220的柵電極結(jié)構(gòu)的鈍化層225?？梢允褂玫栊纬赦g化層225。在鈍化層225上，可以沉積氧化硅層，然后可以各向異性地蝕刻氧化硅層，以形成側(cè)壁間隔件230。在形成側(cè)壁間隔件230 之后，可以僅在n-MOS區(qū)中形成源極/漏極雜質(zhì)區(qū)233。即使在圖10中未示出，但在后面的工藝中可在形成SiGe混合的晶體層之后形成 n-MOS源極/漏極雜質(zhì)區(qū)。即，用于形成n-MOS源極/漏極雜質(zhì)區(qū)的工藝順序可以改變。例如，當n-MOS源極/漏極雜質(zhì)區(qū)233受到在SiGe混合的晶體層的形成期間施加的溫度的影響時，可以在形成SiGe混合的晶體層之后形成n-MOS源極/漏極雜質(zhì)區(qū)233。參照圖11，可以形成用于暴露p-MOS區(qū)而覆蓋n-MOS區(qū)的光致抗蝕劑層235?？梢允褂眯纬稍趐-MOS區(qū)(即，B區(qū)域)中的半導體基底200上的柵電極215的側(cè)壁間隔件230作為蝕刻掩模蝕刻基底200來形成溝槽240。溝槽240可以被形成為使得基底200的上表面與溝槽240的傾斜表面之間的角θ為大約40°至大約90°。此外，該角可以為大約40°至大約80°。例如，當角θ為56°時，可以有效地形成彎曲系統(tǒng)。溝槽可以被形成為在半導體基底200的上表面與溝槽240的傾斜表面之間僅具有一個傾斜角。 可選地，即使在圖11中未示出，但是溝槽可以被形成為在半導體基底200的上表面和溝槽 240的傾斜表面之間具有多個傾斜角。在這種情況下，可以使用SiGe混合的晶體層填充溝槽240的內(nèi)部，以形成彎曲系統(tǒng)，從而壓應力可以施加到溝道區(qū)。參照圖12，可以執(zhí)行使用SiGe生長核的外延生長工藝，從而在形成在p_M0S區(qū)的半導體基底200中的溝槽240內(nèi)形成SiGe混合的晶體層245。一旦形成SiGe混合的晶體層245，由SiGe混合的晶體層245的晶格常數(shù)與半導體基底200的晶格常數(shù)之差產(chǎn)生的單軸壓應力可以施加到在P-MOS區(qū)中的柵電極215下方提供的溝道區(qū)。在這種情況下，大的壓應力可以被施加到柵電極215下方的溝道區(qū)，從而提高了空穴遷移率。根據(jù)一些實施例， SiGe混合的晶體層245可以形成在p-MOS區(qū)中，并可以提高所形成的p_M0S晶體管的空穴遷移率，從而顯著地提高了裝置性能。在不意圖受限于該理論的情況下，由SiGe混合的晶體層245產(chǎn)生的壓應力會局部地改變構(gòu)成溝道區(qū)的硅晶體的對稱性能。因此，重空穴的價帶和輕空穴的價帶會松開，并可以提高通過溝道區(qū)的空穴遷移率，從而提高了晶體管的操作速度。SiGe混合的晶體層245的生長速率可以通過引入SiGe源氣以及氯化氫氣體來控制。另外，生長速率可以通過改變工藝溫度來控制。因此，生長速率可以通過適當?shù)乜刂七@兩個工藝條件來確定?？梢孕纬蒘iGe混合的晶體層245，從而完全地填充溝槽240的內(nèi)部。SiGe混合的晶體層245的形成工藝可以在大約400°C至大約550°C的溫度下執(zhí)行。 可以使用硅烷(SiH4)氣體的Si氣體材料和鍺烷(GeH4)氣體的Ge氣體材料以及氯化氫作為催化劑氣體來執(zhí)行外延生長工藝。當在執(zhí)行用于形成SiGe混合的晶體層245的外延生長工藝的同時在溝槽的底部或側(cè)壁部分處暴露Si的(100)面或(111)面時，可以獲得幾乎沒有晶體缺陷的SiGe混合的晶體層245。因此，當溝槽240包括傾斜的側(cè)壁部分時，可以容易地形成具有期望形狀的 SiGe混合的晶體層245。由于SiGe混合的晶體層245的晶體常數(shù)與半導體基底200的晶體常數(shù)之差，所以填充溝槽的內(nèi)部的SiGe混合的晶體層245可以起到向在p_M0S區(qū)中的柵極絕緣層210下方提供的溝道區(qū)施加單軸壓應力的作用。因此，溝槽可以被期望地形成為具有使得應力可集中到溝道區(qū)上的結(jié)構(gòu)。SiGe混合的晶體層245可以在后面的工藝中變?yōu)樵礃O區(qū)/漏極區(qū)。因此，在執(zhí)行外延生長工藝以獲得源極/漏極雜質(zhì)摻雜的區(qū)域的同時，可以原位加入P型雜質(zhì)?？蛇x地， 可以首先形成SiGe混合的晶體層245，然后，可以將ρ型雜質(zhì)摻雜到SiGe混合的晶體層245 中。參照圖13，可以通過使用Si生長核執(zhí)行外延工藝來形成外延硅層250。
外延硅層250可以被形成為具有垂直的側(cè)壁。即，外延硅層250不會生長形成硅面，從而在基底的上表面和外延硅層250的側(cè)壁之間形成特定的角。因此，可以不需要單獨的工藝條件來形成硅面。 因此，在外延硅層250的形成期間，可以不執(zhí)行引入用于控制外延生長速率的氯化氫來形成傾斜側(cè)壁的工藝。在不意圖受到該理論約束的情況下，因為可以省去會大大地降低外延生長速率的氯化氫的引入工藝，所以可以以更快的生長速率形成外延硅層250。另夕卜，因為外延硅層250可以以足夠快的速率生長，所以可以省去用于提高生長速率的高溫工藝。因此，可以在低溫下容易地形成外延硅層250。當在外延硅層250的形成期間引入氯化氫時，會在外延硅層250中產(chǎn)生孔蝕缺陷。 然而，在不意圖受到該理論約束的情況下，根據(jù)示例實施例在形成外延硅層250時可以不弓丨入氯化氫，可以抑制孔蝕缺陷。此外，因為可以在低溫下生長外延硅層250，所以可以避免在高溫下執(zhí)行生長工藝時可能產(chǎn)生的問題。通過下面的濕蝕刻工藝可以處理外延硅層250，以形成具有硅面的硅覆蓋層。外延硅層250可以被形成為厚度比目標硅覆蓋層的厚度大。外延硅層250可以生長為厚度在大約500埃至大約1，000埃的范圍內(nèi)。外延硅層250的晶體生長可以從SiGe混合的晶體層245的上表面開始。參照圖14，可以去除形成在柵電極215的側(cè)壁上的側(cè)壁間隔件230。然后，可以將外延硅層250的側(cè)壁部分暴露出來。然后，可以將外延硅層250濕蝕刻，從而形成包括具有(111)面的硅面的硅覆蓋層 255。根據(jù)外延硅層250的面的晶向，可以使用具有不同蝕刻速率的蝕刻溶液來執(zhí)行濕蝕亥IJ。對于外延硅層250的(111)面，可以使用與其它面相比具有較低的蝕刻速率的蝕刻溶液。具體地說，濕蝕刻溶液可以含有-OH官能團。濕蝕刻溶液可以包括ΝΗ40Η、ΤΜΑΗ等。 當使用上述濕蝕刻溶液中的一種時，外延硅層250的側(cè)壁部分可以被蝕刻為具有傾斜面。 因此，可以形成包括具有(111)面的硅面的硅覆蓋層255，例如在圖14中所示。在執(zhí)行用于形成硅覆蓋層255的蝕刻工藝期間，當接觸半導體基底200的外延硅層250開始與外延硅層250的(111)面一起被蝕刻時，可以停止蝕刻工藝。在不意圖受到該理論約束的情況下，根據(jù)上述工藝，可以在沒有產(chǎn)生任何孔蝕缺陷或熱預算的情況下形成具有(111)面的硅覆蓋層255。另外，可以抑制對下面的SiGe混合的晶體層245的磨損，因此可以獲得p-MOS晶體管的正常的源極區(qū)/漏極區(qū)。因為硅覆蓋層255可以包括(111)面，所以可以在下面的用于形成LDD結(jié)構(gòu)的雜質(zhì)摻雜工藝或鹵素雜質(zhì)摻雜工藝中執(zhí)行精確角的雜質(zhì)摻雜工藝?？梢允褂霉庵驴刮g劑層(未示出)來覆蓋n-MOS區(qū)?？梢允褂霉杳娴膬A斜角將P 型雜質(zhì)摻雜到PMOS區(qū)中，從而形成輕摻雜的源極/漏極雜質(zhì)區(qū)265和高摻雜的源極/漏極雜質(zhì)區(qū)?？梢栽赑-MOS區(qū)中的與SiGe混合的晶體層245的側(cè)壁部分相鄰的半導體基底200 中形成輕摻雜的源極/漏極雜質(zhì)區(qū)265?？梢栽赟iGe混合的晶體層245和硅覆蓋層255中形成高摻雜的源極/漏極雜質(zhì)區(qū)?？梢垣@得包括輕摻雜的源極區(qū)/漏極區(qū)和高摻雜的源極區(qū)/漏極區(qū)的LDD結(jié)構(gòu)的源極區(qū)/漏極區(qū)。然后，可以使用光致抗蝕劑層(未示出)來覆蓋P-MOS區(qū)，并可以將η型雜質(zhì)摻雜到n-MOS區(qū)中，從而形成LDD結(jié)構(gòu)的η型源極/漏極雜質(zhì)區(qū)268和233。

可以使用在用于某些裝置的覆蓋層圖案中包括的硅面的傾斜角來摻雜鹵素雜質(zhì)?？梢栽趐-MOS區(qū)中形成包括SiGe混合的晶體層245并具有高空穴遷移率的p_M0S 晶體管。p-MOS晶體管可以包括LDD結(jié)構(gòu)的源極區(qū)/漏極區(qū)?？梢栽趎-MOS區(qū)中形成除了 SiGe混合的晶體層之外的n-MOS晶體管。參照圖15，在完成雜質(zhì)摻雜工藝之后，可以利用濕蝕刻工藝去除鈍化層225。在不意圖受到該理論約束的情況下，因為可以從柵電極215的側(cè)壁去除具有相對高的介電性的鈍化層225，可以減小在柵電極215和雜質(zhì)區(qū)265之間產(chǎn)生的寄生電容。因此，可以形成具有提高的電性能的裝置。在去除了鈍化層225之后，可以蝕刻硅覆蓋層的上表面，以形成覆蓋層圖案260。 一旦形成覆蓋層圖案260，就可以在后面的工藝中容易地形成源極/漏極金屬硅化物層。在不意圖受到該理論約束的情況下，因為覆蓋層圖案260可以在其中包括少量的晶體缺陷或雜質(zhì)，但是可以包括大量的硅組分，所以與金屬硅化物層的粘合力可以是良好的。因此，可以獲得與覆蓋層圖案260具有良好粘合力并具有低電阻率的金屬硅化物層。參照圖16，可以利用金屬硅化物形成工藝在源極區(qū)/漏極區(qū)上形成金屬硅化物層 270。在p-MOS區(qū)中，可以在包括硅面的覆蓋層圖案260的上表面上形成金屬硅化物層270。 在n-MOS區(qū)中，可以在包括雜質(zhì)摻雜的區(qū)域的基底200上形成金屬硅化物層270。金屬硅化物層270可以通過使用硅化鎳、硅化鈷等中的一種來形成。參照圖17，第一絕緣中間層275可以被形成為覆蓋半導體基底200和柵電極215。 在第一絕緣中間層275上，可以形成蝕刻停止層280。然后，可以通過使用接觸形成工藝或鑲嵌工藝在第一絕緣中間層275上形成第一金屬布線285。第一金屬布線285可以使用包括銅、鎢等的具有低電阻率的材料來形成。參照圖18，可以在蝕刻停止層280上形成第二絕緣中間層290。然后，可以通過接觸形成工藝或鑲嵌工藝在第二絕緣中間層290上形成第二金屬布線295。第二金屬布線可以使用銅、鎢等來形成?？梢栽诘诙饘俨季€295上形成鈍化層300。如上所述，可以使用沒有執(zhí)行引入大量氯化氫的工藝或者通過沒有執(zhí)行施加高溫的工藝來形成包括硅面的覆蓋層圖案260。因此，在不意圖受到該理論約束的情況下，可以使由于氯化氫導致的孔蝕缺陷或由于高溫導致的熱損壞最少化。一旦形成覆蓋層圖案260，就可以防止SiGe混合的晶體層245的磨損，并可以形成具有良好質(zhì)量的金屬硅化物層。另外，可以制造具有改善的電特性的半導體裝置。前述是示例實施例的舉例說明，并不應解釋為對示例實施例進行限制。雖然已經(jīng)描述了一些示例實施例，但是本領(lǐng)域技術(shù)人員會容易地理解，在本質(zhì)上不脫離本發(fā)明構(gòu)思的新穎教導和優(yōu)點的情況下，能夠在示例實施例中做出許多修改。因此，意圖將所有這樣的修改包括在本發(fā)明構(gòu)思的如權(quán)利要求中限定的范圍之內(nèi)。在權(quán)利要求中，功能性限定意在覆蓋這里被描述為執(zhí)行所述功能的結(jié)構(gòu)，并且不僅覆蓋結(jié)構(gòu)的等同物而且覆蓋等同的結(jié)構(gòu)。因此，應該理解的是，前述是各種示例實施例的舉例說明，并不應被解釋為局限于公開的具體示例實施例，并且對公開的示例實施例的修改以及其它示例實施例意圖被包括在權(quán)利要求的范圍之內(nèi)。
權(quán)利要求
1.一種制造半導體裝置的方法，所述方法包括 在半導體基底上形成柵電極；在所述柵電極上形成側(cè)壁間隔件；在所述側(cè)壁間隔件的兩側(cè)部分地蝕刻所述半導體基底的一部分，以形成溝槽； 在所述溝槽中形成SiGe混合的晶體層； 在所述SiGe混合的晶體層上形成硅層；根據(jù)所述硅層的面的晶向，使用具有不同蝕刻速率的蝕刻溶液部分地蝕刻所述硅層的一部分，以形成包括具有(111)傾斜面的硅面的覆蓋層。
2.如權(quán)利要求1所述的方法，所述方法還包括將雜質(zhì)摻雜到所述覆蓋層和位于所述覆蓋層的兩側(cè)的基底中，以形成源極/漏極雜質(zhì)摻雜的區(qū)域。
3.如權(quán)利要求1所述的方法，其中，所述硅層被形成為厚度大于所述覆蓋層的厚度。
4.如權(quán)利要求1所述的方法，其中，所述硅層通過外延生長工藝形成。
5.如權(quán)利要求4所述的方法，其中，執(zhí)行所述外延生長工藝來形成具有側(cè)壁的所述硅層，所述側(cè)壁具有垂直傾斜度。
6.如權(quán)利要求1所述的方法，其中，用于蝕刻所述硅層的所述蝕刻溶液相對于所述 (111)面的蝕刻速率比相對于其它面的蝕刻速率慢。
7.如權(quán)利要求1所述的方法，其中，用于蝕刻所述硅層的所述蝕刻溶液含有-OH官能團。
8.如權(quán)利要求7所述的方法，其中，所述蝕刻溶液包括氫氧化銨和四甲基氫氧化銨中的至少一種。
9.如權(quán)利要求1所述的方法，其中，當接觸所述基底的所述硅層開始被蝕刻時，停止所述硅層的沿所述硅層的(111)面的蝕刻工藝。
10.如權(quán)利要求1所述的方法，所述方法還包括在所述覆蓋層上形成金屬硅化物層。
11.如權(quán)利要求1所述的方法，其中，所述基底的上表面和所述溝槽之間的角在40°至 90°的范圍內(nèi)。
12.如權(quán)利要求1所述的方法，其中，所述SiGe混合的晶體層被形成為填充所述溝槽的內(nèi)部。
13.如權(quán)利要求1所述的方法，其中，所述側(cè)壁間隔件通過使用氧化硅形成。
14.如權(quán)利要求1所述的方法，其中，在形成所述硅層之后，去除所述側(cè)壁間隔件，以暴露所述硅層的側(cè)壁部分。
15.一種制造半導體裝置的方法，所述方法包括 在半導體基底上形成η型柵電極和ρ型柵電極；在所述η型柵電極和所述ρ型柵電極上分別形成第一側(cè)壁間隔件和第二側(cè)壁間隔件； 在形成于所述P型柵電極上的所述第二側(cè)壁間隔件的兩側(cè)部分地蝕刻所述半導體基底的一部分，以形成溝槽；在所述溝槽中形成SiGe混合的晶體層； 在所述SiGe混合的晶體層上形成硅層；根據(jù)所述硅層的面的晶向，使用具有不同蝕刻速率的蝕刻溶液部分地蝕刻所述硅層的一部分，以形成包括具有(111)傾斜面的硅面的覆蓋層；在位于所述P型柵電極的兩側(cè)的基底中形成P型雜質(zhì)摻雜的區(qū)域； 在位于所述η型柵電極的兩側(cè)的基底中形成η型雜質(zhì)摻雜的區(qū)域。
16.如權(quán)利要求15所述的方法，所述方法還包括形成覆蓋所述η型柵電極、所述ρ型柵電極和所述基底的表面的鈍化層。
17.如權(quán)利要求16所述的方法，其中，所述鈍化層使用氮化硅形成。
18.如權(quán)利要求15所述的方法，其中，所述硅層被形成為厚度大于所述覆蓋層的厚度。
19.如權(quán)利要求15所述的方法，其中，用于蝕刻所述硅層的所述蝕刻溶液相對于所述 (111)面的蝕刻速率比相對于其它面的蝕刻速率慢。
20.如權(quán)利要求15所述的方法，其中，用于蝕刻所述硅層的所述蝕刻溶液含有-OH官能
全文摘要
一種制造半導體裝置的方法包括在半導體基底上形成柵電極并在所述柵電極上形成側(cè)壁間隔件。然后，部分地蝕刻位于所述側(cè)壁間隔件的兩側(cè)的所述半導體基底的一部分，以形成溝槽。在所述溝槽中形成SiGe混合的晶體層。在所述SiGe混合的晶體層上形成硅層。根據(jù)所述硅層的面的晶向，使用具有不同蝕刻速率的蝕刻溶液部分地蝕刻所述硅層的一部分，從而形成包括具有(111)傾斜面的硅面的覆蓋層。
文檔編號H01L29/78GK102157380SQ20101062302
公開日2011年8月17日 申請日期2010年12月31日 優(yōu)先權(quán)日2010年2月12日
發(fā)明者申東石, 許晶植, 鄭會晟, 金東赫, 金明宣 申請人:三星電子株式會社