專利名稱：溝道穿過埋入介電層的存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的領(lǐng)域，更具體地說，涉及包括多個存儲單元的存儲器件的領(lǐng)域。本發(fā)明特別涉及一種由具有浮溝(floating channel)或浮柵(floating gate) 的場效應(yīng)晶體管(FET)形成的存儲單元，以及由多個這種存儲單元組成的存儲陣列。
背景技術(shù)：
圖1所示為傳統(tǒng)浮溝DRAM(動態(tài)隨機存取存儲器)存儲單元的截面圖。該存儲單元形成在SOI (絕緣體上硅)基板上，該SOI基板包括通過埋入式氧化物層(BOX) 2與半導(dǎo)體基板1間隔開的薄硅層3。浮溝4、源區(qū)5和漏區(qū)6都形成在薄硅層3中BOX層2上方。 柵介電層7和控制柵極8依次被沉積在浮溝4上方。漏區(qū)6與位線(bit line)BL相連接， 源區(qū)5與源線(source line) SL相連接，柵極8與字線(word line) WL相連接。浮溝通過BOX層與柵介電層、源區(qū)和漏區(qū)電絕緣。由于這種絕緣，浮溝能夠存儲電荷，從而產(chǎn)生了與電容器相同的結(jié)果。在向這種晶體管中寫入數(shù)據(jù)的操作過程中，浮溝通過碰撞離化效應(yīng)來存儲電荷， 從而調(diào)整晶體管的閾值電壓。因此，在數(shù)據(jù)讀取操作過程中，在晶體管的源漏之間流動的電流量取決于存儲在浮溝中的電荷量。盡管制造更小的晶體管能夠更多地將它們集成在同一個基板上，但是小型化會導(dǎo)致不希望的效果。具體來講，溝道長度相對較短的場效應(yīng)晶體管可能產(chǎn)生不希望的電學(xué)特性，稱之為短溝道效應(yīng)(SCE)。由于半導(dǎo)體器件尺寸的不斷減小，SCE現(xiàn)象成為愈加嚴重的問題。一個解決集成電路物理尺寸縮小的辦法就是形成所謂的“埋柵”晶體管，這種晶體管具有埋入在溝道內(nèi)的柵區(qū)。與控制柵極形成在基板表面上的溝道上方(通過柵介電層與之絕緣)的傳統(tǒng)平面晶體管不同，埋柵晶體管的控制柵極填充在被形成在溝道厚度上的溝槽(trench)內(nèi)。這樣的晶體管也被簡稱為RCAT(凹溝道陣列晶體管)，例如在專利文獻 US2006/0220085中有所描述。通過提供延伸到基板中的柵區(qū)，溝道的有效長度得到增加，從而使得埋柵RCAT晶體管有更小的SCE。盡管這種RCAT晶體管有助于解決65nm和45nm技術(shù)情況下溝道尺寸減小帶來的問題，但是在下一代技術(shù)情況下(尤其是32nm技術(shù))問題依然存在，溝道體積太小以致于只有少量的電荷能被存儲在其中。因此，應(yīng)該理解，只要少量的電荷變化就能引起相對大的微擾。舉一個例子，基于SOI的平面晶體管只能包含幾十個電荷。只損失一個電荷就表現(xiàn)出信號大約2%的損失。目前，每一次對與處于保持模式(retention mode)的單元相連接的單元的存取都可能因為耦合“抽取”而擾動到所述單元，例如每次循環(huán)中一或多個電荷。

發(fā)明內(nèi)容
因此存儲單元需要避免上述現(xiàn)有技術(shù)中存在的由于小溝道體積而導(dǎo)致的缺陷。本發(fā)明的目的是滿足這些需要，為了這個目的，根據(jù)第一方面，本發(fā)明提供了一種存儲單元， 該存儲單元包括絕緣體上半導(dǎo)體基板，其包括通過絕緣層與底部基板(base substrate)之間間隔開的半導(dǎo)體材料的薄層；FET晶體管，其包括源區(qū)和漏區(qū)、內(nèi)有溝槽的溝道，以及位于該溝槽中的柵區(qū)，其中源區(qū)和漏區(qū)至少基本上被布置在該絕緣體上半導(dǎo)體基板的薄層內(nèi)，其特征在于，該溝槽沿該基板深度方向延伸超過該絕緣層，并且該溝道至少基本上在該絕緣層下方在該源區(qū)和該漏區(qū)之間延伸。當然優(yōu)選的但非限定性的是，該存儲單元如下所述所述漏區(qū)和所述源區(qū)整體布置在所述絕緣體上半導(dǎo)體基板的薄層內(nèi)，并且溝道傳導(dǎo)區(qū)(channel conduction region)布置在所述溝槽的任一側(cè)、與所述絕緣層等高的位置， 使得所述溝道經(jīng)由所述溝道傳導(dǎo)區(qū)同時在所述絕緣層上方和下方、在所述源區(qū)和所述漏區(qū)之間延伸；所述源區(qū)和所述漏區(qū)分別經(jīng)由源傳導(dǎo)區(qū)和漏傳導(dǎo)區(qū)同時在所述絕緣層上方和下方延伸，這些傳導(dǎo)區(qū)布置在所述溝槽任一側(cè)與所述絕緣層等高的位置，并且所述溝道完全在所述絕緣層下方、在所述源區(qū)和所述漏區(qū)的位于所述絕緣層下方的部分之間延伸；所述柵區(qū)通過介電層與所述溝道間隔開；所述溝道的位于所述絕緣層下方的那部分是由在所述底部基板的上部中制成的阱來形成的；所述阱通過與該阱的導(dǎo)電類型(conductivity)相反的層與所述底部基板的其余部分相隔離；所述存儲單元還包括所述溝道的位于所述絕緣層下方的那部分的橫向隔離區(qū)，其在所述絕緣層下方沿深度方向延伸；所述FET晶體管是部分耗盡的，而且所述存儲單元還包括所述溝道的位于所述絕緣層上方的那部分的橫向隔離區(qū)；所述溝道是浮置(floating)的，并且所述柵區(qū)充當驅(qū)動所述FET晶體管的控制柵極；所述存儲單元還包括雙極型晶體管，其集電極充當所述FET晶體管的溝道；所述FET晶體管的源極充當該雙極型晶體管的基極；所述底部基板充當該雙極型晶體管的基極；所述柵區(qū)是浮置的，并且所述FET晶體管還包括經(jīng)由介電層與浮置的柵區(qū)相隔離的控制柵極。根據(jù)另一方面，本發(fā)明涉及一種存儲陣列，該存儲陣列包括多個根據(jù)本發(fā)明第一方面的存儲單元。根據(jù)再一方面，本發(fā)明涉及一種制造存儲單元的工藝，其特征在于包括以下步驟 在絕緣體上半導(dǎo)體基板上形成溝槽，使該溝槽延伸超過絕緣層；用一層半導(dǎo)體材料覆蓋該溝槽的壁(wall)；對所述材料實施再結(jié)晶退火操作，使得該材料在位于所述絕緣層上方和下方的區(qū)域中再結(jié)晶為單晶態(tài)；在與所述絕緣層等高處再結(jié)晶為多晶態(tài)，從而在與所述絕緣層BOX等高的位置處的所述溝槽的任一側(cè)并且在所述溝槽的橫向表面處限定出所述溝道傳導(dǎo)區(qū)。用介電層來覆蓋所述溝槽的壁；以及通過填充所述溝槽來形成柵區(qū)。根據(jù)再一方面，本發(fā)明涉及一種制造存儲單元的工藝，其特征在于包括以下步驟在絕緣層的正下方形成摻雜層，以在溝槽的任一側(cè)限定出在所述絕緣層的下方延伸的源區(qū)和漏區(qū)；在絕緣體上半導(dǎo)體基板中形成溝槽，使得該溝槽延伸超過所述絕緣層；用一層半導(dǎo)體材料覆蓋所述溝槽的壁；用介電層覆蓋所述溝槽的所述壁；通過填充所述溝槽來形成柵區(qū)；以及使摻雜劑分別從位于絕緣層上方和下方的源區(qū)和漏區(qū)、沿與絕緣層等高處的溝槽的壁進行擴散，以形成源傳導(dǎo)區(qū)和漏傳導(dǎo)區(qū)，從而能夠?qū)⒎謩e延伸到絕緣層上方和下方的源區(qū)和漏區(qū)連接起來。根據(jù)再一方面，本發(fā)明涉及一種制造存儲單元的工藝，其特征在于包括以下步驟在絕緣體上半導(dǎo)體基板上形成第一溝槽，該第一溝槽從絕緣體上半導(dǎo)體基板的表面向下延伸到底部基板；用摻雜間隔物覆蓋第一溝槽的壁，該摻雜間隔物的導(dǎo)電類型與要在絕緣層上方延伸的源區(qū)和漏區(qū)相同；在第一溝槽中形成第二溝槽，所述第二溝槽沿深度方向從第一溝槽的底部向底部基板延伸而超過所述絕緣層；用介電層覆蓋所述第二溝槽的壁和第一溝槽的壁；通過填充所述第二溝槽和第一溝槽來形成柵區(qū)；以及通過從所述間隔物擴散摻雜劑，在絕緣層的正下方所述第二溝槽的任一側(cè)上形成局部源區(qū)和漏區(qū)，進行了摻雜劑擴散后的所述間隔物分別充當溝道傳導(dǎo)區(qū)和漏傳導(dǎo)區(qū)，以將在絕緣層上方和下方延伸的源區(qū)和漏區(qū)連接起來。


另一方面，通過以下參照附圖以非限定方式給出的對優(yōu)選實施方式的更詳細闡述，本發(fā)明的目的和優(yōu)點將會變得更加明了。附圖中圖1為上面已經(jīng)描述過的傳統(tǒng)浮溝DRAM單元；圖2a所示為根據(jù)本發(fā)明第一方面的DRAM存儲單元的第一實施方式；
圖2b所示為圖2a所示的在與絕緣層等高處溝槽任一側(cè)出現(xiàn)的溝道傳導(dǎo)區(qū)的局部放大圖；圖3a和圖3b所示為根據(jù)本發(fā)明第一實施方式的存儲單元的一個變型例，其中雙極型晶體管與FET晶體管相結(jié)合以向FET晶體管的溝道中注入電荷，分別以截面圖和等效電路圖的方式示出； 圖4a和4b所示為根據(jù)本發(fā)明第一實施方式的存儲單元的另一個變型例，采用雙極型晶體管來將電荷注入到FET晶體管的溝道中，分別以截面圖和等效電路圖的方式示出；圖5a和5b所示為根據(jù)本發(fā)明第一方面的存儲單元的第二個可能實施方式的兩個變型例。
具體實施例方式圖2a所示為根據(jù)本發(fā)明第一方面的第一個可能實施方式的DRAM存儲單元的截面圖，包括具有源極S、漏極D以及源極與漏極之間的溝道C的FET晶體管。存儲單元被制造在SeOI (絕緣體上半導(dǎo)體)基板上，優(yōu)選是SOI (絕緣體上硅)基板上，包括通過絕緣層(例如埋入式氧化物層BOX)與底部基板間隔開的半導(dǎo)體材料薄層。在第一實施方式的背景下，漏極D和源極S完全布置在SeOI基板的該薄層中。溝道C本身同時在絕緣層的上方和下方延伸。溝道的位于絕緣層上方的部分和溝道的位于絕緣層下方的部分之間的體積差(典型為200-1000的因子)在本發(fā)明中被認為， 使得溝道基本上位于絕緣層的下方。如圖2a所示，漏極D和源極S與BOX絕緣層相接觸，從而FET晶體管被充分耗盡。因此，相鄰兩個存儲單元(沿著圖2a所示平面中存儲陣列的行、與圖2a所示平面垂直的方向的存儲陣列的列)共享一個源極S。這種分享能夠減小存儲單元的覆蓋區(qū) (footprint)。可是，本發(fā)明不僅局限于全耗盡存儲單元，同樣也可以是部分耗盡的SeOI存儲單元(未示出)。因此證明在眾所周知的傳統(tǒng)模式中，必須對沿存儲陣列的行方向的單元進行間隔，使得能產(chǎn)生浮溝效應(yīng)。傳統(tǒng)上是借助于從基板的表面到BOX層在深度方向延伸的橫向間隔溝槽來實現(xiàn)上述間隔的。這些溝槽通常提供了所謂的STI (淺溝槽間隔)。在傳統(tǒng)模式下，漏極D和位線BL相連接。位線BL可以沿存儲陣列的行來延伸，從而與沿該行放置的每一個存儲單元的漏極相接觸。源極S本身和源極線SL連接。源極線SL通常與位線BL垂直排列，與沿存儲陣列的列方向放置的每一個存儲單元的源極相接觸。圖2a所示即為上述情況，其中源極被相鄰的兩個單元共享，于是單個源極線SL就充當了兩個存儲單元的源極的地址(address)。回到圖2a的描述，源極S通常包括主要用于和源極線SL連接的重摻雜(如η+摻雜)中心區(qū)21，和主要用于操作該晶體管的圍繞中心區(qū)的輕摻雜(如η-摻雜)外周區(qū)22。需要注意的是，漏極D也有主要用于與位線BL連接的重摻雜(如η+摻雜)中心區(qū)11，和主要用于操作該晶體管的圍繞中心區(qū)的輕摻雜(如η-摻雜)外周區(qū)12。本例中所示為η型FET晶體管存儲單元?？墒牵枰斫獾氖潜景l(fā)明不局限于這種晶體管，也可以是P型FET晶體管存儲單元。
在本發(fā)明的上下文中，溝道具有溝槽，而場效應(yīng)晶體管還包括溝槽中的柵區(qū)G。溝槽從絕緣體上半導(dǎo)體基板的表面沿深度方向延伸到底部基板中超過絕緣層。溝槽具有底部和幾個經(jīng)由底部連接在一起的側(cè)壁。這樣，沿存儲陣列的列方向，存儲單元具有用于使該列上的存儲單元彼此間隔的間隔溝槽。因此溝槽中的柵區(qū)被這些間隔溝槽縱向限制。溝道傳導(dǎo)區(qū)30 ( 參見圖2b，示出了圖2a中畫圈部分的放大圖)也形成在與絕緣層和溝槽壁之間的絕緣層等高的位置，使得溝道能夠經(jīng)由溝道傳導(dǎo)區(qū)同時在絕緣層上方和下方、源極與漏極之間延伸(因此，考慮到溝道的位于絕緣層上方的部分和溝道的位于絕緣層下方的部分的體積差，溝道基本上延伸到溝道下方)。溝槽中的柵區(qū)G通過預(yù)先沉積在溝槽壁上的介電層31與溝道C以及溝道傳導(dǎo)區(qū) 30相間隔。下面詳細解釋一種可能的產(chǎn)生溝道傳導(dǎo)區(qū)30的方式。首先在SeOI基板上形成溝槽，使之從絕緣體上半導(dǎo)體基板的表面、超過絕緣層沿著深度方向延伸至底部基板中。為此，使用直徑約40nm的帶有蝕刻圖形的溝槽掩模。之后，用一層半導(dǎo)體材料(優(yōu)選為硅)來覆蓋溝槽的壁。更具體來講，可以在SeOI基板的整個表面(在掩模上沿著溝槽的壁和底部)保形地(conformally)沉積非晶硅。通過使用非晶硅材料，特別能使構(gòu)成SeOI基板上的薄層材料的結(jié)晶排列不受到破壞。典型地，沉積的非晶硅的厚度小于10個原子層的厚度(5nm)。另選地，可以使用ALD (原子層沉積)來沉積單硅原子層。接著，執(zhí)行緩蝕刻(gentle etching)步驟以去除沉積在溝槽掩模上的硅層。接著，對沿溝槽的壁沉積的硅實施退火再結(jié)晶操作，使得硅在溝槽的位于絕緣層上方和下方的區(qū)域中再結(jié)晶為單晶態(tài)；在與絕緣層等高位置處再結(jié)晶為多晶態(tài)，從而在絕緣層BOX和溝槽壁之間的溝槽的任一側(cè)限定出溝道傳導(dǎo)區(qū)30。與絕緣層等高位置的再結(jié)晶尤其是通過來自于出現(xiàn)在絕緣層上方和下方的半導(dǎo)體區(qū)的再結(jié)晶前沿(front)而發(fā)生的。取決于絕緣層的厚度，甚至能看到(meet)再結(jié)晶前沿。接著，用柵介電層31覆蓋再結(jié)晶硅層。然后，例如通過沉積摻雜多晶硅來填充該溝槽以便在其中形成柵區(qū)G。作為變型， 可以對柵區(qū)進行金屬化?；氐綀D2a的描述，溝道的位于絕緣層下方的那部分優(yōu)選地通過在底部基板上部制成的阱40來形成。特別地，阱40可通過與該阱的導(dǎo)電類型相反的層50 (本例為Vdd偏置的η溝道存儲單元，在本例中，當阱的導(dǎo)電類型為P-型時該層導(dǎo)電類型為n-，以便使產(chǎn)生的二極管處于反偏模式，反之也適用于P溝道存儲單元)來與底部基板的其余部分間隔。該存儲單元還包括溝道的位于絕緣層下方的那部分的橫向間隔區(qū)60，其沿深度方向在絕緣層下方延伸，直到抵達層50，用以將阱40與底部基板的其余部分間隔。應(yīng)當注意，區(qū)域60實現(xiàn)了與在前面提到的部分耗盡型SeOI存儲單元中、位于絕緣層上方的STI型間隔區(qū)相同的作用。
根據(jù)第一可能實施方式，溝道的位于絕緣層下方的那部分的這些橫向間隔區(qū)60 是用STI技術(shù)產(chǎn)生的間隔溝槽。根據(jù)第二可能實施方式，這些區(qū)域60是由導(dǎo)電類型與溝道相反的半導(dǎo)體材料形成的(例如在這里描述的P-型溝道區(qū)40的例子中，是η+型導(dǎo)電類型)。

根據(jù)本發(fā)明的一個優(yōu)選實施方式(如圖2a所示)，溝道是浮置的，柵區(qū)充當驅(qū)動 FET晶體管的控制柵極。因此，定義了一種DRAM存儲單元，能夠通過撞擊離化效應(yīng)在浮溝中存儲電荷來實現(xiàn)該存儲單元的寫操作，該浮溝同時在絕緣層BOX的上方和下方延伸?？梢岳斫?，在本發(fā)明的上下文中，與傳統(tǒng)存儲單元相比，由于浮溝在絕緣層下方的延伸，電荷存儲量顯著增加(參照上述的200-1000因子)。換句話說，根據(jù)本發(fā)明，能夠存儲在存儲單元的浮溝中的電荷量仍然是一個遵循半導(dǎo)體器件尺寸的急速減小的技術(shù)發(fā)展路線的相對常數(shù)，或者至少和傳統(tǒng)存儲單元中觀察至_相比更快減小。特別地，通過埋入在絕緣層下方更深處的浮溝能夠補償半導(dǎo)體器件尺寸沿X和Y 軸(沿存儲陣列行和列的方向)的減小。而且，根據(jù)本發(fā)明，構(gòu)成該存儲單元的存儲陣列的外圍電路(放大器和解碼器)仍然是傳統(tǒng)的采用平面晶體管的SOI技術(shù)。這樣就可以減小可變性和功耗等問題。根據(jù)本發(fā)明的一個實施方式(未示出)，柵區(qū)是浮置的，F(xiàn)ET晶體管還包括通過介電層與浮柵區(qū)相間隔的控制柵極。因此，定義了一種閃存型存儲單元，可以通過熱載流子注入現(xiàn)象在形成于溝槽中的浮柵區(qū)中存儲電荷來實現(xiàn)寫操作，其中溝槽延伸到絕緣層BOX下方的溝道中。在這個實施方式中，存儲量由于形成在延伸到絕緣層下方的溝槽中的浮動?xùn)艆^(qū)的更大尺寸而自增加。這個實施方式被證明對于降低需要高操作電壓的功率晶體管的整體尺寸是特別有利的。圖3a_3b和圖4a_4b所示為根據(jù)本發(fā)明的DRAM存儲單元的第一實施方式的兩個變型例。在這兩個變型例中，雙極型晶體管與FET晶體管相關(guān)聯(lián)以便將電荷注入到FET晶體管的溝道中。因此，雙極型晶體管的集電極是由FET晶體管的溝道形成的。在圖3a所示變型例中(圖3b為等效電路圖)，F(xiàn)ET晶體管的源極(聯(lián)系圖3b中的標號9)充當雙極型晶體管的基極(聯(lián)系圖3b中的標號71)。在這個變型例中，設(shè)計雙極型晶體管的發(fā)射極70被設(shè)計成，使得FET晶體管的源極能充當雙極型晶體管的基極。典型地，F(xiàn)ET晶體管是一種水平型晶體管，發(fā)射極被更精確地設(shè)計為，使得發(fā)射極/源極組合形成垂直堆棧。優(yōu)選的是，發(fā)射極集成到比源極更低的區(qū)域。在上述情況下，其中源極包括重摻雜的中心區(qū)21和輕摻雜的圍繞中心區(qū)的外周區(qū)22，然后將發(fā)射極70放置成與源極的中心區(qū)相接觸，而通過源極的外周區(qū)22與浮溝仍然是間隔的。這里，發(fā)射區(qū)完全集成到源極的中心區(qū)21和外周區(qū)22之間。在全耗盡SeOI存儲單元中，如圖3a所示，BOX層也可以起到將發(fā)射極與浮溝間隔開的作用。
在圖4a所示的變型例中(圖4b為等效電路圖)，底部基板-更確切地說是阱40 的間隔層50-充當雙極型晶體管的基極(聯(lián)系圖4b的標號72)。因此，雙極型晶體管的發(fā)射極80被放置成與底部基板相接觸(例如，與本例中所示的阱的間隔層50相接觸)。在這個變型例中，發(fā)射極被放置在溝道的位于絕緣層下方的那部分的橫向間隔區(qū) 60的下部，而通過圍繞它的一個區(qū)域仍然與間隔區(qū)30分隔開，以使其與浮溝間隔開，其中發(fā)射極的導(dǎo)電類型與底部基板的相同(本例中為η-型區(qū))。發(fā)射極位于區(qū)60下方，優(yōu)選的，區(qū)60采用導(dǎo)電類型與溝道相反的半導(dǎo)體材料形成 (本例中溝道的導(dǎo)電類型為η+型)。

上述兩個變型例中的任何一個中，發(fā)射極70、80與平行于源極線SL延伸的注入線 IL相連接，以便對沿存儲陣列的列布置的存儲單元進行尋址。這導(dǎo)致只要注入線IL不占用表面區(qū)域就可以得到顯著緊密的排列。特別地，注入線IL可由摻雜半導(dǎo)體材料(在圖3a所示的變型例中薄層為ρ+摻雜材料，在圖4a所示的變型例中底部基板的材料為ρ+摻雜材料)構(gòu)成。在第二變型例的上下文中，F(xiàn)ET和雙極型晶體管實質(zhì)上是彼此獨立的，因此不需要尋求折衷來優(yōu)化各自的性能。第二變型例進一步提供了一個額外的結(jié)點(通過充當雙極型晶體管的基極的底部基板，更確切地說是通過控制阱40的間隔層50上的電壓，如圖4b中GND所示)。此額外的結(jié)點提供了在存儲單元寫/讀操作時更大的靈活性。以上描述是針對根據(jù)本發(fā)明的存儲單元的第一實施方式進行的，其中，漏區(qū)和源區(qū)完全放置在絕緣體上半導(dǎo)體的薄層中，溝道經(jīng)由溝道傳導(dǎo)區(qū)、在絕緣層上方和下方在源區(qū)和漏區(qū)之間延伸。下面參照圖5a、5b詳細描述本發(fā)明存儲單元的第二實施方式的兩個變型例，其中源區(qū)S和漏區(qū)D分別通過源傳導(dǎo)區(qū)90和漏傳導(dǎo)區(qū)100都在兩個高度上延伸，絕緣層的上方 (91、21、22 ；101、11、12)和下方(92,93 ； 102、103)，它們被布置在溝槽任一側(cè)與絕緣層等高處?？墒?，只要分別高于絕緣層的源、漏區(qū)的體積比分別位于絕緣層下方的源、漏區(qū)的體積明顯更高(通常為200-1000的因子)，源區(qū)和漏區(qū)就實質(zhì)上在薄層內(nèi)。溝道C本身完全在絕緣層下方、在源區(qū)的位于絕緣層下方的部分92、93和漏區(qū)的位于絕緣層下方的部分102、103之間延伸。在圖5a、5b中，標記91 (另選地為標記101)代表源區(qū)S(另選地為漏區(qū)D)的位于絕緣層上方的部分，由中心區(qū)22(參照圖2a，另選為12)和外周區(qū)21(另選為11)組成。在圖5a所示的變型例中，源區(qū)和漏區(qū)的位于絕緣層下方的部分92和102是通過位于底部基板的表面上、緊靠絕緣層的下方的摻雜層形成的，在本例的n-FET中其為η-型。這個摻雜層包括通過溝槽彼此間隔開的源區(qū)92和漏區(qū)102。在圖5b所示的變型例中，源區(qū)和漏區(qū)的位于絕緣層下方的部分93和103分別是由局部(localized)源區(qū)和局部漏區(qū)(形成在緊挨絕緣層下方的溝槽任一側(cè))。這些局部區(qū)域93和103分別形成了源漏貯藏區(qū)或容納區(qū)(pocket)。溝道完全在絕緣層下方這些貯藏區(qū)或容納區(qū)之間延伸。需要指出的是，可通過將容納區(qū)93、103添加到摻雜層92、102而將圖5a和圖5b所示的變型例組合在一起。
而且，這些變型例的實現(xiàn)即可在全耗盡存儲單元(如圖5a、5b所示情況)又可在部分耗盡存儲單元(在絕緣層上方必須采用STI間隔以彼此分隔單元的情況)。和圖2a所示的實施方式的情況一樣，圖5a和5b的存儲單元還包括沿深度方向在絕緣層下方延伸直到抵達層50的橫向溝道間隔區(qū)，該橫向溝道間隔區(qū)用來間隔阱40和底部基板其余部分。下面詳細描述一種可能的制造如圖5a所示的存儲單元的方法。在其它任何通過在位于絕緣層下方的底部基板中植入摻雜劑來制造正面晶體管的步驟之前，形成位于絕緣層下方的區(qū)域(如阱40、發(fā)射極80、要形成源區(qū)92和漏區(qū)102 的層)。接著，按照與形成圖2a的存儲單元相類似的方法在SeOI基板上形成溝槽。該溝槽沿深度方向從絕緣體上半導(dǎo)體基板的表面超過絕緣層而延伸到底部基板中。與形成圖2a的單元的情況相同，然后采用ALD技術(shù)通過保形地沉積非晶硅或者沉積硅，用一層半導(dǎo)體材料(優(yōu)選為硅)來覆蓋溝槽的壁。還可以實施緩蝕刻操作以去除沉積在溝槽掩模頂部上的硅層。接著，沿著溝槽的壁形成柵介電層31。然后，例如通過沉積摻雜的多晶硅來對溝槽進行填充以在其中形成柵區(qū)G。在一個變型例中，可以對柵區(qū)進行金屬化。接著，進行退火以使摻雜劑沿著溝槽的壁在與絕緣層等高的位置從分別位于絕緣層上方和下方的源區(qū)和漏區(qū)開始擴散，以在溝槽任一側(cè)形成源傳導(dǎo)區(qū)90和漏傳導(dǎo)區(qū)100。 需要注意的是，擴散退火操作使得位于絕緣層下方的區(qū)域再結(jié)晶。在位于絕緣層上方和下方的區(qū)域不必非有相同的結(jié)晶取向，最好是兩個單晶之間形成結(jié)，但這不是絕對的。這正是絕緣層下方的、用來形成位于絕緣層下方的源區(qū)92和漏區(qū)102的摻雜層具有和位于溝道上方的源區(qū)91和漏區(qū)101相同的導(dǎo)電類型(本例為η+型)的一個原因。因此，這有效地避免了在溝道(P-型)中產(chǎn)生晶體缺陷，同時提升了存儲單元中有害的電荷復(fù)合為電荷保持。擴散退火操作之后，分別通過源傳導(dǎo)區(qū)90和漏傳導(dǎo)區(qū)100使得源區(qū)91、92和漏區(qū) 101,102在絕緣層上方和下方延伸。下面詳細描述一種可能的制造如圖5b所示的存儲單元的方法。在其它任何通過向絕緣層下方的底部基板中植入摻雜劑而制造正面晶體管的步驟之前，形成位于絕緣層下方的區(qū)域(如阱40、發(fā)射極80)。接著，在SOI基板上形成第一溝槽，該第一溝槽從SOI基板表面向下一直延伸到底部基板，使得第一溝槽的厚度對應(yīng)于薄層和絕緣層的組合厚度。接著，在第一溝槽的壁上覆蓋間隔物，在這里示出的η型晶體管的示范實施方式中間隔物是η-摻雜的。為此，例如，沉積摻雜的多晶硅。接著，在第一溝槽中形成第二溝槽，所述第二溝槽沿深度方向從第一溝槽底部開始一直延伸到底部基板，間隔物限定了所述第二溝槽的開口。接著，沿所述第二溝槽的壁形成柵介電層31。然后填充所述第二和第一溝槽以在其中形成柵區(qū)G，例如通過沉積摻雜多晶硅。作為變型例中，可以對柵區(qū)進行金屬化。而且，通過摻雜劑從間隔物向底部基板的擴散，在緊靠絕緣層下方、所述溝槽的任一側(cè)位置形成了局部源區(qū)和漏區(qū)93、103。因此，間隔物限定了源傳導(dǎo)區(qū)90和漏傳導(dǎo)區(qū)100，它們充當用于連接在絕緣層上方和下方延伸的源區(qū)和漏區(qū)的傳導(dǎo)層。

本領(lǐng)域技術(shù)人員應(yīng)該理解，前述的發(fā)明并不局限于它的第一方面的存儲單元，而是也適用于由多個根據(jù)本發(fā)明第一方面的存儲單元組成的存儲陣列以及制造這種的存儲單元的制造工藝。
權(quán)利要求
1.一種存儲單元，該存儲單元包括絕緣體上半導(dǎo)體基板，其包括通過絕緣層BOX與底部基板間隔開的半導(dǎo)體材料的薄層；FET晶體管，其包括源區(qū)S和漏區(qū)D、內(nèi)有溝槽的溝道C，以及位于該溝槽中的柵區(qū)G，其中，該源區(qū)和該漏區(qū)至少基本上被布置在該絕緣體上半導(dǎo)體基板的該薄層內(nèi)，該存儲單元的特征在于，該溝槽沿該底部基板的深度方向延伸超過該絕緣層BOX，并且該溝道至少基本上在該絕緣層下方在該源區(qū)和該漏區(qū)之間延伸。
2.根據(jù)權(quán)利要求1所述的存儲單元，其中，所述漏區(qū)和所述源區(qū)被整體布置在所述絕緣體上半導(dǎo)體基板的薄層內(nèi)，并且其中，溝道傳導(dǎo)區(qū)(30)被布置在所述溝槽的任一側(cè)與所述絕緣層BOX等高的位置，使得所述溝道經(jīng)由所述溝道傳導(dǎo)區(qū)在所述絕緣層的上方和下方、在所述源區(qū)和所述漏區(qū)之間延伸。
3.根據(jù)權(quán)利要求1所述的存儲單元，其中，所述源區(qū)和所述漏區(qū)分別經(jīng)由源傳導(dǎo)區(qū)和漏傳導(dǎo)區(qū)在所述絕緣層的上方和下方延伸，這些傳導(dǎo)區(qū)被布置在所述溝槽的任一側(cè)與所述絕緣層BOX等高的位置，并且其中，所述溝道整體在所述絕緣層的下方、在所述源區(qū)和所述漏區(qū)的位于所述絕緣層下方的部分(92、102 ；93,103)之間延伸。
4.根據(jù)權(quán)利要求1至3之一所述的存儲單元，其中，所述柵區(qū)G通過介電層(31)與所述溝道間隔開。
5.根據(jù)權(quán)利要求1至4之一所述的存儲單元，其中，所述溝道的位于所述絕緣層下方的那部分是由在所述底部基板的上部中制成的阱(40)來形成的。
6.根據(jù)權(quán)利要求5所述的存儲單元，其中，所述阱(40)通過與該阱的導(dǎo)電類型相反的層(50)與所述底部基板的其余部分相隔離。
7.根據(jù)權(quán)利要求1至6之一所述的存儲單元，該存儲單元還包括所述溝道的位于所述絕緣層下方的那部分的橫向隔離區(qū)(60)，該橫向隔離區(qū)(60)在所述絕緣層的下方沿深度方向延伸。
8.根據(jù)權(quán)利要求4至7之一引用權(quán)利要求2時所述的存儲單元，其中，所述FET晶體管是部分耗盡的，而且所述存儲單元還包括所述溝道的位于所述絕緣層上方的那部分的橫向隔離區(qū)。
9.根據(jù)權(quán)利要求1至8之一所述的存儲單元，其中，所述溝道是浮置的，并且所述柵區(qū)充當驅(qū)動所述FET晶體管的控制柵極。
10.根據(jù)權(quán)利要求9所述的存儲單元，該存儲單元還包括雙極型晶體管(71，72)，其集電極充當所述FET晶體管的溝道。
11.根據(jù)權(quán)利要求10所述的存儲單元，其中，所述FET晶體管的源極充當所述雙極型晶體管(71)的基極。
12.根據(jù)權(quán)利要求10所述的存儲單元，其中，所述底部基板充當所述雙極型晶體管 (72)的基極。
13.根據(jù)權(quán)利要求1至8之一所述的存儲單元，其中，所述柵區(qū)是浮置的，并且所述FET 晶體管還包括經(jīng)由介電層與浮置的柵區(qū)相隔離的控制柵極。
14.一種存儲陣列，該存儲陣列包括多個根據(jù)權(quán)利要求1至13中任意一項所述的存儲單元。
15.一種制造根據(jù)權(quán)利要求2所述的存儲單元的工藝，其特征在于包括以下步驟 在所述絕緣體上半導(dǎo)體基板中形成所述溝槽，使得該溝槽延伸超過所述絕緣層； 用一層半導(dǎo)體材料覆蓋所述溝槽的壁；對所述材料實施再結(jié)晶退火操作，使得該材料 在位于所述絕緣層上方和下方的區(qū)域中再結(jié)晶為單晶態(tài)；在與所述絕緣層等高的位置處再結(jié)晶為多晶態(tài)，從而在與所述絕緣層BOX等高的位置處的所述溝槽的任一側(cè)并且在所述溝槽的橫向表面處限定出所述溝道傳導(dǎo)區(qū)(30)； 用介電層(31)來覆蓋所述溝槽的壁；以及通過填充所述溝槽來形成柵區(qū)G。
16.一種制造根據(jù)權(quán)利要求3所述的存儲單元的工藝，其特征在于包括以下步驟所述絕緣層的正下方形成摻雜層，該摻雜層用于在所述溝槽的任一側(cè)限定出在所述絕緣層的下方延伸的所述源區(qū)(92)和所述漏區(qū)(102)；在所述絕緣體上半導(dǎo)體基板中形成所述溝槽，使得該溝槽延伸超過所述絕緣層； 用一層半導(dǎo)體材料覆蓋所述溝槽的壁； 用介電層覆蓋所述溝槽的所述壁； 通過填充所述溝槽來形成柵區(qū)；以及使摻雜劑分別從位于所述絕緣層的上方和下方的所述源區(qū)和所述漏區(qū)、沿與所述絕緣層等高的位置處的所述溝槽的壁進行擴散，以形成所述源傳導(dǎo)區(qū)(90)和漏傳導(dǎo)區(qū)(100)， 從而能夠?qū)⒎謩e在所述絕緣層的上方和下方延伸的所述源區(qū)(91，92)和所述漏區(qū)(101， 102)連接起來。
17.—種制造權(quán)利要求3所述的存儲單元的工藝，其特征在于包括以下步驟在所述絕緣體上半導(dǎo)體基板中形成第一溝槽，該第一溝槽從所述絕緣體上半導(dǎo)體基板的表面向下延伸到所述底部基板；用摻雜間隔物覆蓋第一溝槽的壁，該摻雜間隔物的導(dǎo)電類型與要在所述絕緣層上方延伸的所述源區(qū)和所述漏區(qū)的導(dǎo)電類型相同；在第一溝槽中形成第二溝槽，該第二溝槽從第一溝槽的底部向所述底部基板的深度方向延伸而超過所述絕緣層；用介電層覆蓋所述第二溝槽的壁和第一溝槽的壁； 通過填充所述第二溝槽和第一溝槽來形成柵區(qū)；以及通過從所述間隔物擴散摻雜劑，在所述第二溝槽的任一側(cè)、所述絕緣層的正下方形成局部源區(qū)(93)和局部漏區(qū)(103)，進行了摻雜劑擴散后的所述間隔物分別充當溝道傳導(dǎo)區(qū)和漏傳導(dǎo)區(qū)，以將在所述絕緣層的上方和下方延伸的所述源區(qū)和所述漏區(qū)連接起來。
全文摘要
本發(fā)明的第一方面涉及一種存儲單元，該存儲單元包括絕緣體上半導(dǎo)體基板，其包括通過絕緣層BOX與底部基板間隔開的半導(dǎo)體材料的薄層；FET晶體管，其包括源區(qū)S和漏區(qū)D、內(nèi)有溝槽的溝道C，以及位于該溝槽中的柵區(qū)G，其中，該源區(qū)和該漏區(qū)至少基本上被布置在該絕緣體上半導(dǎo)體基板的該薄層內(nèi)，其特征在于，該溝槽沿該底部基板的深度方向延伸超過該絕緣層BOX，并且該溝道至少基本上在該絕緣層下方在該源區(qū)和該漏區(qū)之間延伸。本發(fā)明還涉及一種包括多個根據(jù)本發(fā)明第一方面的多個存儲單元的存儲陣列，還涉及一種制造上述存儲單元的制造工藝。
文檔編號H01L21/84GK102184926SQ201010625058
公開日2011年9月14日 申請日期2010年12月10日 優(yōu)先權(quán)日2010年1月14日
發(fā)明者卡洛斯·馬祖拉, 理查德·費朗 申請人:硅絕緣體技術(shù)有限公司