專利名稱：形成集成電路的方法及所得結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
在各種實(shí)施例中，本發(fā)明一般來說涉及用于制造集成電路裝置(例如，存儲(chǔ)器、邏輯或?qū)Ｓ眉呻娐?ASIC))而不消耗其上形成有所述集成電路裝置的受主半導(dǎo)體襯底的方法。更特定來說，本發(fā)明的實(shí)施例包含其中提供半導(dǎo)體材料以用于在其上不具有電路的受主襯底上方的一個(gè)或一個(gè)以上層級(jí)處制造集成電路的集成電路制造方法。此外，本發(fā)明的實(shí)施例包括多層級(jí)集成電路。
背景技術(shù)：
傳統(tǒng)上，已通過最初形成個(gè)別電路裝置且隨后將芯片堆疊并接合在一起以形成多層級(jí)芯片堆疊或組合件來制造三維(3D)集成電路(IC)裝置以改善芯片密度。因此，在實(shí)施個(gè)別芯片制造從而形成組合件且電連接所述芯片時(shí)所花費(fèi)的時(shí)間、材料及工藝動(dòng)作會(huì)導(dǎo)致不期望的高成本。此外，由于不期望的長(zhǎng)信號(hào)路徑，個(gè)別制造的芯片的堆疊及電連接可導(dǎo)致總電路中增加的電阻及信號(hào)延遲。此外，信號(hào)傳輸穿過所述組合件的一個(gè)層的布線可電干擾其它層上的布線，例如，串?dāng)_。已提議的增加芯片密度、最小化設(shè)計(jì)尺寸的另一技術(shù)是所謂的“自下而上”方法。 在此方法中，傳統(tǒng)上在例如絕緣體上硅(SOI)晶片的基底襯底上制造電路，接著在所述晶片上生長(zhǎng)連續(xù)硅層以提供作用表面且在生長(zhǎng)下一較高層級(jí)之前在每一連續(xù)硅層上制造額外電路層級(jí)。重復(fù)此工藝以形成具有期望數(shù)目個(gè)層的裝置。此方法的一個(gè)困難是在形成隨后的層級(jí)時(shí)每一電路層級(jí)(除了最后一個(gè)制造的電路層級(jí))被暴露于多個(gè)熱循環(huán)。此外， 由于自下而上方法所需的熱循環(huán)，電路結(jié)構(gòu)的適合材料選擇受到限制。另外，由于在所述基底襯底上生長(zhǎng)每一新的硅層，此方法需要過多的時(shí)間量。此外，前述多層級(jí)電路制造方法每一者需要使用及消耗硅晶片或其它體襯底，所述體襯底構(gòu)成制造工藝的總成本的顯著部分，大約為百分之二十到百分之三十。因此，需要用以更有效且具有減少的費(fèi)用同時(shí)促進(jìn)最小化裝置總尺寸的制作3D 集成電路的工藝。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例包括在其上不具有電路的受主襯底上制造電路的方法?？稍谂c接合到所述受主襯底之后的施主襯底分隔開的基礎(chǔ)材料層級(jí)上分別且順序地形成一個(gè)或一個(gè)以上電路層級(jí)。在形成期望數(shù)目個(gè)電路層級(jí)之后，從所述受主襯底移除囊封于鈍化材料中的所得集成電路。為實(shí)現(xiàn)所述移除，可移除間置于電路與所述受主襯底之間的犧牲材料，如通過借助比起電路囊封物及所述受主襯底來對(duì)所述犧牲材料具有選擇性的蝕刻劑進(jìn)行蝕刻。本發(fā)明的實(shí)施例包括3D集成電路，其可單分為個(gè)別半導(dǎo)體裸片。


在其中描繪本發(fā)明的實(shí)施例的各種特征的圖式中圖IA到II包括在根據(jù)本發(fā)明的實(shí)施例用于制造集成電路的工藝流程期間形成的半導(dǎo)體結(jié)構(gòu)的示意性表示；圖2是根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裸片的示意性側(cè)視截面圖解說明；圖3A到3C是在根據(jù)本發(fā)明的實(shí)施例的制造中的多層級(jí)電路的局部放大側(cè)視截面表不；圖4是圖3C的多層級(jí)電路在執(zhí)行間隔件蝕刻之后的局部放大側(cè)視橫截面表示；且圖5是在根據(jù)本發(fā)明的實(shí)施例的制造中的多層級(jí)電路的另一實(shí)施例的局部放大側(cè)視橫截面表示。
具體實(shí)施例方式本文中所呈現(xiàn)的圖解說明并非打算作為任何特定存儲(chǔ)器裝置、邏輯裝置、ASIC裝置或其它半導(dǎo)體裝置的實(shí)際視圖，而是僅僅用于在各種實(shí)施例中描述本發(fā)明的理想化表示。此外，為清晰起見，可放大圖式中的某些組件的相對(duì)尺寸(例如，各種材料的厚度)。另外，各圖之間共同的組件可保留相同或類似數(shù)值標(biāo)記。本發(fā)明包括在不消耗受主襯底的情況下在所述受主襯底上制造集成電路裝置的方法以及所得集成電路裝置的實(shí)施例，所述集成電路裝置可包括順序地制造于半導(dǎo)體基礎(chǔ)材料的疊加的層級(jí)上的多個(gè)集成電路層級(jí)。如本文中所使用的術(shù)語“三維集成電路”意指且包含配置于垂直安置(一者在另一者上面)的平面或?qū)蛹?jí)中的多個(gè)集成電路。如本文中所使用的術(shù)語“形成(form)”及“形成(forming)”涵蓋安置材料作為最終材料或其組件及原位形成材料兩者。如本文所使用的術(shù)語“另一者”意指且包含使用了多次的組件或結(jié)構(gòu)以及一種類型的組件或結(jié)構(gòu)的制造的額外出現(xiàn)兩者。描述根據(jù)本發(fā)明用于制造多層級(jí)集成電路的工藝的實(shí)施例。在圖IA中，在基底襯底上形成犧牲材料102，所述基底襯底也可表征為受主襯底100。接著在犧牲材料102上形成鈍化材料104，接著是另一電介質(zhì)材料106。通過非限制性實(shí)例，受主襯底100可包括單晶硅且可包括新晶片或其上制造有有缺陷半導(dǎo)體裝置的廢棄晶片。受主襯底100還可包括另一材料(例如陶瓷)的襯底，所述另一材料具有類似于將接合到所述受主襯底的施主襯底(如下文所述)的半導(dǎo)體材料的熱膨脹系數(shù)(CTE)的熱膨脹系數(shù)，犧牲材料102可接合到所述受主襯底，且所述受主襯底對(duì)用于犧牲材料102的蝕刻劑具有高抗性。在任何情況下，受主襯底100可具有充分厚度及結(jié)構(gòu)完整性以在處置及處理期間耐受其上的機(jī)械應(yīng)力而無可檢測(cè)的變形。犧牲材料102可包括相對(duì)于硅(例如，舉例來說，氧化硅(SiOx，例如， SiO或SiO2))是選擇性地蝕刻的材料，且可包括(例如)在約2000 A與2μπι之間的厚度。 鈍化材料104可包括(例如)氮化硅(Si3N4)，且包括(例如)在約1000 A與約5000 A之間的厚度。電介質(zhì)材料106也可包括氧化硅(SiOx)且包括(例如)在約2000 A與2 μ m之間的厚度。所屬領(lǐng)域的技術(shù)人員已熟知用于氧化硅及氮化硅的沉積及原位生長(zhǎng)的技術(shù)?？?(例如)通過化學(xué)氣相沉積(CVD)(例如，低壓CVD或等離子增強(qiáng)CVD、旋涂沉積、原硅酸四乙酯(TE0Q熱分解)來形成氧化硅，或可熱生長(zhǎng)氧化硅。舉例來說，可通過CVD或原子層沉積(ALD)來沉積氮化硅。如圖IB中所示且獨(dú)立于結(jié)合圖IA所描述的前述工藝，處理施主襯底200。施主襯底200可包括包含半導(dǎo)體型材料層的任一結(jié)構(gòu)，所述半導(dǎo)體型材料包含(例如)硅、鍺、砷化鎵、磷化銦及其它III-V或II-VI型半導(dǎo)體材料。通過非限制性實(shí)例，施主襯底200可包括硅。如下文中進(jìn)一步詳細(xì)地描述，施主襯底200將用于將半導(dǎo)體基礎(chǔ)材料安置于受主襯底100上方。作為非限制性實(shí)例，可通過本文中所描述的使用所謂的SMART-CUT 技術(shù)的修改的工藝將基礎(chǔ)半導(dǎo)體材料放置于受主襯底100上。此些工藝詳細(xì)地描述于(舉例來說) 頒予布魯爾(Bruel)的美國(guó)專利第RE 39，484號(hào)、頒予阿斯巴(Aspar)等人的美國(guó)專利第 6，303，468號(hào)、頒予阿斯巴等人的美國(guó)專利第6，335，258號(hào)、頒予莫瑞考(Moriceau)等人的美國(guó)專利第6，756，286號(hào)、頒予阿斯巴等人的美國(guó)專利第6，809，044號(hào)、頒予阿斯巴等人的美國(guó)專利第6，946，365號(hào)及頒予杜邦(Dupont)的美國(guó)專利申請(qǐng)公開案第2006/0099776 號(hào)中。然而，如果維持充分低的工藝溫度，那么也可使用適于在受主襯底100的表面上制造半導(dǎo)體材料的其它工藝。在SMART-CUT 技術(shù)的常規(guī)實(shí)施方案中，使用大約為1000°C到約 1300°C的高溫退火將施主與受主晶片接合在一起。當(dāng)襯底已承載制造于其上的電路時(shí)，使用此些溫度是不可接受的。舉例來說，當(dāng)制造快閃存儲(chǔ)器時(shí)處理溫度不應(yīng)超過約800°C。然而，可將額外等離子激活動(dòng)作合并到常規(guī)SMART-CUT 技術(shù)制造工藝中以降低所需襯底接合溫度，如下文所詳細(xì)描述。在一實(shí)施例中，可將稀有氣體(例如，氖氣、氬氣、氪氣或氙氣)、氫氣或氦氣的多個(gè)離子植入到施主襯底200中以形成植入?yún)^(qū)域202。如方向箭頭204所表示，可使用常規(guī)離子源(未顯示)將所述多個(gè)離子沿大致垂直于施主襯底200的主表面206的方向植入到施主襯底200中以形成植入?yún)^(qū)域202，所述植入?yún)^(qū)域也可表征為轉(zhuǎn)移區(qū)域，其內(nèi)邊界208以虛線顯示于施主襯底200中。如此項(xiàng)技術(shù)中已知，將所述離子植入到施主襯底200中所達(dá)的深度至少部分地隨植入所述離子所借助的能量而變。一般來說，借助較少能量植入的離子將植入到相對(duì)較小深度處，而借助較高能量植入的離子將植入到相對(duì)較大深度處。植入?yún)^(qū)域202的內(nèi)邊界208處于大致平行于施主襯底200的主表面206的狀態(tài)且位于取決于原子物質(zhì)植入工藝的選定參數(shù)的預(yù)選深度處，如所屬領(lǐng)域的技術(shù)人員所熟知。作為一非限制性實(shí)例，可借助經(jīng)選擇以在施主襯底200內(nèi)約80毫微米(80nm)與約500毫微米(500nm)(約 800 A到約5000 A )之間且更特定來說約200毫微米OOOnm)(約2000 A )的深度D處形成內(nèi)邊界208的能量將氫離子植入到所述施主襯底中。植入?yún)^(qū)域202的內(nèi)邊界208包括微泡或微腔層(未顯示)(包括植入離子物質(zhì))， 且在施主襯底200內(nèi)提供經(jīng)弱化結(jié)構(gòu)。接著，根據(jù)前述段落中的專利文獻(xiàn)的揭示內(nèi)容，在高于實(shí)現(xiàn)離子植入的溫度的溫度下對(duì)施主襯底200進(jìn)行熱處理以實(shí)現(xiàn)施主襯底200的半導(dǎo)體材料中的結(jié)晶重排及微泡或微腔的聚結(jié)?？赏ㄟ^以下方式在施主襯底200上形成將接合到受主襯底100(圖1A)上的電介質(zhì)材料106的附接表面210 將施主襯底200的主表面206暴露于反應(yīng)性離子蝕刻(RIE)等離子(包含氫氣或惰性氣體(例如，氬氣、氧氣或氮?dú)?)以形成等離子激活主表面206'。 由于在附接表面210上形成的離子物質(zhì)(例如，氫)的增加的遷移率及反應(yīng)性，等離子激活主表面206'以與上覆于受主襯底100上的電介質(zhì)材料106的鄰近表面進(jìn)行氧化反應(yīng)的形式增加隨后的接合動(dòng)作的動(dòng)力。通過利用等離子激活材料，可在小于約攝氏400度GO(TC) 的溫度下執(zhí)行晶片接合工藝。等離子激活接合描述于頒予梵倫斯(Farrens)等人的讓與硅基因公司(Silicon Genesis Corporation)的美國(guó)專利 6，180，496 中。如圖IC中所示，將施主襯底200安置于由受主襯底100攜載的電介質(zhì)材料106上且可使用退火工藝將其接合到電介質(zhì)材料106。如上所述，與常規(guī)晶片接合技術(shù)中所采用的溫度相比，等離子激活主表面206'使得能夠在大致減小的溫度下進(jìn)行退火。此外，植入于離子植入?yún)^(qū)域202中達(dá)內(nèi)邊界208的深度的氫或其它離子使得當(dāng)大致平行于經(jīng)熱處理的施主襯底200的主平面施加剪切力時(shí)，施主襯底200中的硅在大致沿內(nèi)邊界208處易于受到破裂。在將施主襯底200附接到受主襯底100上的電介質(zhì)材料106之后，可通過向施主襯底200施加剪切力而使施主襯底200的在與電介質(zhì)材料106相對(duì)的內(nèi)邊界208的側(cè)上的部分劈開或斷裂。施主襯底200在內(nèi)邊界208下面的部分(例如，厚度為約80毫微米(SOnm) (約800 A )與約400毫微米(400nm)(約4000 A )之間，例如，約200毫微米(200nm)(約 2000 A))與施主襯底200的剩余部分脫離，且經(jīng)由電介質(zhì)材料106、鈍化材料104及犧牲材料102保持接合到受主襯底100以形成基礎(chǔ)材料212，如圖ID中所示。接著，施主襯底200可具有其新的主表面206η，所述新主表面大致在植入?yún)^(qū)域202 的先前內(nèi)邊界208的位置處，其經(jīng)平整(視需要)、經(jīng)離子植入且經(jīng)等離子激活以為轉(zhuǎn)移用作基礎(chǔ)材料212的另一厚度的半導(dǎo)體材料做準(zhǔn)備。如果每次貢獻(xiàn)硅層即轉(zhuǎn)移約2000Α厚度的硅，那么預(yù)期每一施主襯底200 (如果包括常規(guī)初始厚度的硅晶片)可用于貢獻(xiàn)基礎(chǔ)材料 212至少約十次。進(jìn)一步預(yù)期，隨著從施主襯底200移除若干厚度的半導(dǎo)體材料，可期望將載體接合到施主襯底200的背表面以在處置、離子植入、等離子激活、接合到受主襯底100 及從所述施主襯底剪切每一轉(zhuǎn)移區(qū)域期間維持施主襯底200的機(jī)械完整性。仍參照?qǐng)D1D，在將基礎(chǔ)材料212與施主襯底200分離并接合到電介質(zhì)材料106之后，基礎(chǔ)材料212的經(jīng)暴露表面214對(duì)于在其上制造集成電路來說可為不期望的粗糙表面。 為補(bǔ)救此缺陷，可根據(jù)此項(xiàng)技術(shù)中已知的技術(shù)(例如，研磨、濕式蝕刻及化學(xué)-機(jī)械拋光 (CMP)中的一者或一者以上)將基礎(chǔ)材料212的經(jīng)暴露表面214平整到期望程度以促進(jìn)如下文所描述的進(jìn)一步處理。如圖IE中所示，基礎(chǔ)材料212可用作將根據(jù)所屬領(lǐng)域的技術(shù)人員已知的工藝在其上形成電路層級(jí)216(如以虛線描繪)的襯底，所述電路層級(jí)可(例如)包含多個(gè)存儲(chǔ)器裝置，例如二維NAND快閃存儲(chǔ)器陣列。然而，預(yù)期如先前所提及也可制造邏輯或ASIC電路。 在任何情況下，可采用常規(guī)電路制造技術(shù)以與常規(guī)半導(dǎo)體襯底(例如，單晶硅晶片)上所采用的相同的方式在基礎(chǔ)材料212上制造集成電路。如圖IF中所示，在于基礎(chǔ)材料212上方制造電路層級(jí)216之后，如通過旋涂玻璃技術(shù)、化學(xué)氣相沉積(CVD)技術(shù)(例如，低壓CVD或等離子增強(qiáng)CVD)或旋涂沉積技術(shù)在所述電路層級(jí)上方形成或安置氧化物材料218 (SiOx)。接著，將已經(jīng)離子植入、退火及等離子處理以增強(qiáng)接合的施主襯底200(未顯示)(其可包括同一或另一施主襯底200)安置于氧化物材料218上方并接合到氧化物材料218，且對(duì)其進(jìn)行剪切以留下接合到氧化物材料218的另一基礎(chǔ)材料212'。接著可在基礎(chǔ)材料212'上方形成另一電路層級(jí)216'。可逐層級(jí)地繼續(xù)此工藝以形成3D集成電路結(jié)構(gòu)300。可通過所屬領(lǐng)域的技術(shù)人員已知的技術(shù)形成層級(jí)間信號(hào)路徑，其經(jīng)由下伏基礎(chǔ)材料212及隨后的下一層級(jí)的氧化物材料218到達(dá)每一電路層級(jí)216?？尚纬傻碾娐穼蛹?jí)216的數(shù)目在很大程度上是由所需的層間信號(hào)路徑的數(shù)目及復(fù)雜性決定的。對(duì)于NAND快閃存儲(chǔ)器，預(yù)期包括三個(gè)電路層級(jí)216、216'及216〃 的3D電路可分別制造于基礎(chǔ)材料212、212'及212〃的三個(gè)層級(jí)上，但此數(shù)目個(gè)電路層級(jí)并非對(duì)本發(fā)明范圍的限定。圖IG描繪三個(gè)此電路層級(jí)216、216'及216〃。接著，可以常規(guī)方式從3D集成電路結(jié)構(gòu)300的頂部對(duì)其電路進(jìn)行探頭測(cè)試，且也如在圖IG中以虛線所描繪，在所有電路層級(jí)216、216'及216"及其橫向外圍上方形成氮化硅222以與如上文所述也包括氮化硅的鈍化材料104接觸。因此，整個(gè)3D集成電路結(jié)構(gòu) 300在其頂部、底部及側(cè)上囊封于氮化硅鈍化材料104及氮化硅222中。任選地，如圖IH 中所描繪，接著可將載體襯底400與受主襯底100相對(duì)地接合到3D集成電路結(jié)構(gòu)300。此接合可包括粘合劑接合，且載體襯底400可包括(例如)玻璃、硅或陶瓷。出于下文所述原因，可期望采用紫外線(UV)輻射可透過的材料作為載體襯底400。也如圖IH中所示，接著可通過濕式化學(xué)蝕刻從3D集成電路結(jié)構(gòu)300移除受主襯底100，所述濕式化學(xué)蝕刻比起受主襯底100的硅以及氮化硅鈍化材料104及囊封電路層級(jí)216、216'及216"的氮化硅222 兩者來對(duì)氧化硅具有高度選擇性。所述濕式化學(xué)蝕刻可包含(但不限于)基于氫氟酸(HF) 的蝕刻劑，例如包含水、HF及氟化銨或水、HF、氟化銨及異丙醇的蝕刻劑。接著，可通過在受主襯底100上形成另一犧牲材料102、接著是另一鈍化材料104及電介質(zhì)材料106(圖1A) 來重新使用受主襯底100。結(jié)果，由于在每一制造序列期間消耗極少襯底材料(如果有的話)，因此可眾多次地采用受主襯底100。如圖II中所描繪，接著可反轉(zhuǎn)具有接合到其的可選載體襯底400的3D集成電路結(jié)構(gòu)300，如此項(xiàng)技術(shù)中已知，從其單分個(gè)別多層級(jí)半導(dǎo)體裸片500 (圖2)，且以常規(guī)拾取及放置序列從載體襯底400移除所述裸片。如上所述，可采用用于載體襯底400的UV可透過材料，從而使得能夠使用UV敏感且傳統(tǒng)上用來將半導(dǎo)體晶片粘附到用于單分的膜的類型的粘合劑將載體襯底400接合到3D集成電路結(jié)構(gòu)300。在移除受主襯底100及反轉(zhuǎn)具有載體襯底400的3D集成電路結(jié)構(gòu)300之后，可使用常規(guī)晶片鋸來實(shí)現(xiàn)單分且接著經(jīng)由載體襯底400暴露UV敏感粘合劑以允許從所述3D集成電路結(jié)構(gòu)釋放經(jīng)單分的半導(dǎo)體裸片500。 可經(jīng)由所屬領(lǐng)域的技術(shù)人員已知的邊緣連接技術(shù)，使用在一個(gè)或一個(gè)以上電路層級(jí)處通過單分工藝而暴露于其橫向外圍處的導(dǎo)電觸點(diǎn)502將半導(dǎo)體裸片500(在電路層級(jí)216、216' 及216"并非內(nèi)部連接的條件下)相互電互連且連接到永久性載體襯底。換句話說，可跨越將在單分期間分隔開且暴露其端部的個(gè)別半導(dǎo)體裸片的位置之間的道路形成導(dǎo)電跡線。也可經(jīng)由3D集成電路結(jié)構(gòu)300底部上的在電路制造期間形成的導(dǎo)電通孔在3D集成電路結(jié)構(gòu) 300與終產(chǎn)物或中間產(chǎn)物載體襯底(例如其上承載電路及(任選地)其它半導(dǎo)體裸片及其它組件的卡或板)之間建立電連接?？赏ㄟ^在3D集成電路結(jié)構(gòu)300仍緊固到載體襯底400 時(shí)遮蔽并蝕刻上覆氮化硅來暴露通孔，形成電路跡線的重分布層且在所述電路跡線的端子墊上形成或安置離散導(dǎo)電元件(例如，焊料凸塊或者導(dǎo)電或?qū)w填充的聚合物凸塊、柱、凸柱等)。在圖3C中所描繪的其它實(shí)施例中，最低基礎(chǔ)材料212可從受主襯底100的外圍縮進(jìn)，而基礎(chǔ)材料212、212'及212〃層級(jí)中的每一者可為在外圍上共延伸?；蛘撸恳换A(chǔ)材料212、212'及212"可包括從下一較低基礎(chǔ)材料縮進(jìn)的外圍，且最低基礎(chǔ)材料212從受主襯底100的外圍縮進(jìn)，如圖5中所描繪。可通過選擇性地處理施主襯底200的主表面206 以使得不將離子植入實(shí)現(xiàn)到其外橫向外圍來實(shí)現(xiàn)任一此架構(gòu)。換句話說，僅在施主襯底200 的外橫向外圍內(nèi)部的選定邊界內(nèi)實(shí)現(xiàn)離子植入。舉例來說，如圖3A的放大詳圖中所示，其上安置有犧牲材料102、鈍化材料104及電介質(zhì)材料106的受主襯底100已接近于施主襯底 200定位，已在主表面206的在外圍內(nèi)部的區(qū)域中對(duì)所述施主襯底進(jìn)行了離子植入。由于施主晶片200通過退火接合到電介質(zhì)材料106，因此僅在離子植入的區(qū)域中形成其間的有力接合。因此，如圖:3B中所描繪，當(dāng)剪切施主襯底200以釋放基礎(chǔ)材料212時(shí)，施主襯底200 的鄰近于受主襯底100的未經(jīng)植入外圍區(qū)域保持附接到施主襯底200。為進(jìn)一步防止施主襯底200與受主襯底100之間的外圍接合，如果需要，那么可(任選地)通過在形成鈍化層 104之后遮蔽并蝕刻電介質(zhì)層106而將電介質(zhì)層106形成于受主襯底100的外圍內(nèi)部，如圖 3A中所示?；蛘?，如圖3A中以虛線所示，可將施主襯底200的外圍略微斜切到小于植入離子所達(dá)的深度的深度。當(dāng)在已將施主襯底200的轉(zhuǎn)移區(qū)域接合到受主襯底100或在前基礎(chǔ)材料212之后于離子植入之前平整(如通過拋光)施主襯底200的主表面206時(shí)，可實(shí)現(xiàn)此斜切。如圖3C中所描繪，最低基礎(chǔ)材料212可從受主襯底100上的鈍化層104縮進(jìn)以形成凸邊220。然后，如所圖解說明，接著在基礎(chǔ)材料212上方定大小并對(duì)準(zhǔn)每一隨后的基礎(chǔ)材料212'及212"以與基礎(chǔ)材料212在外圍上共延伸。接著，通過(例如)CVD或原子層沉積(ALD)在所述結(jié)構(gòu)上方形成氮化硅222，其覆蓋基礎(chǔ)材料212"的上表面及(任選地) 其上方的氧化物材料218以及多層級(jí)結(jié)構(gòu)的橫向外圍，沿著基礎(chǔ)材料212、212'及212"的側(cè)沿3D集成電路結(jié)構(gòu)300的垂直側(cè)向下延伸到凸邊220及其上方且與鈍化材料104接觸。 可在沉積氮化硅222之前使用間隔件蝕刻移除堆疊基礎(chǔ)材料212、212'及212"的占用面積外側(cè)的外圍的經(jīng)暴露電介質(zhì)材料106。如圖4中所描繪，可執(zhí)行氮化硅222的可選間隔件蝕刻以暴露鈍化材料104的外圍部分。在另一實(shí)施例中，基礎(chǔ)材料212、212'及212"層級(jí)中的每一者可從下一最低基礎(chǔ)材料212逐步后退，如圖5中所描繪，其中氮化硅222覆蓋3D集成電路結(jié)構(gòu)300的基礎(chǔ)材料212、212'及212〃的側(cè)且在介入凸邊220上方延伸到氮化硅鈍化材料104及其上方。盡管前述說明包含許多特定細(xì)節(jié)，但這些細(xì)節(jié)并不限定本發(fā)明的范圍，而僅提供對(duì)一些實(shí)施例的圖解說明。類似地，可設(shè)計(jì)包含于本發(fā)明的范圍內(nèi)的本發(fā)明的其它實(shí)施例。 可組合采用來自不同實(shí)施例的特征。因此，本發(fā)明的范圍僅由所附權(quán)利要求書及其合法等效內(nèi)容而非由前述說明來指示及限定。借此，將涵蓋對(duì)本文所揭示的發(fā)明作出的歸屬于權(quán)利要求書的含義及范圍內(nèi)的所有添加、刪除及修改。
權(quán)利要求
1.一種集成電路制造方法，其包括 在受主襯底的表面上方形成犧牲材料；在所述犧牲材料上方將包括半導(dǎo)體材料的施主襯底接合到所述受主襯底； 將接合到所述受主襯底的基礎(chǔ)材料與所述施主襯底分隔開；及通過移除所述犧牲材料而從所述受主襯底釋放所述基礎(chǔ)材料。
2.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括在從所述受主襯底釋放所述基礎(chǔ)材料之前在所述基礎(chǔ)材料上制造集成電路。
3.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括 在所述犧牲材料上方形成鈍化材料；在所述犧牲材料上方形成電介質(zhì)材料；及將所述施主襯底接合到所述電介質(zhì)材料。
4.根據(jù)權(quán)利要求3所述的方法，其進(jìn)一步包括在從所述受主襯底釋放所述基礎(chǔ)材料之、r -IlJ 在接合到所述電介質(zhì)材料的所述基礎(chǔ)材料上制造集成電路層級(jí)； 在所述集成電路層級(jí)上方形成另一電介質(zhì)材料； 將包括半導(dǎo)體材料的另一施主襯底接合到所述另一電介質(zhì)材料； 將接合到所述另一電介質(zhì)材料的基礎(chǔ)材料與所述另一施主襯底分隔開；及在與所述另一施主襯底分隔開的所述基礎(chǔ)材料上制造另一集成電路層級(jí)。
5.根據(jù)權(quán)利要求4所述的方法，其進(jìn)一步包括在從所述受主襯底釋放所述基礎(chǔ)材料之、r -IlJ 在所述另一集成電路層級(jí)、所述基礎(chǔ)材料的側(cè)的上方且與所述受主襯底的所述鈍化材料接觸地形成鈍化材料。
6.根據(jù)權(quán)利要求5所述的方法，其進(jìn)一步包括在從所述受主襯底釋放所述基礎(chǔ)材料之前，將載體襯底接合到所述另一集成電路層級(jí)上方的所述鈍化材料；及在從所述受主襯底釋放所述基礎(chǔ)材料之后，單分半導(dǎo)體裸片，每一半導(dǎo)體裸片包括來自所述集成電路層級(jí)及所述另一集成電路層級(jí)的電路。
7.—種制造包括多個(gè)電路層級(jí)的半導(dǎo)體裸片的方法，所述方法包括 在受主晶片上形成氧化硅；在所述氧化硅上方將硅施主晶片接合到所述受主晶片；從接合到所述受主晶片的所述硅施主晶片的厚度剪切所述硅施主晶片；在所述硅施主晶片的所述厚度上制造集成電路層級(jí)；在所述集成電路層級(jí)上方形成氧化硅材料；將另一硅施主晶片接合到所述集成電路層級(jí)上方的所述氧化硅材料； 從接合到所述集成電路上方的所述氧化硅材料的所述另一硅施主晶片的厚度剪切所述另一硅施主晶片；及在所述另一硅施主晶片的所述厚度上制造集成電路層級(jí)。
8.根據(jù)權(quán)利要求7所述的方法，其進(jìn)一步包括 在所述受主晶片上的所述氧化硅上形成氮化硅；及在所述氮化硅上形成另一氧化硅；其中將所述硅施主晶片接合到所述受主晶片進(jìn)一步包括將所述硅施主晶片接合到所述另一氧化硅。
9.根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包括在所述另一硅施主晶片的所述厚度上的所述集成電路層級(jí)上方、在每一集成電路層級(jí)的橫向外圍以及所述硅施主晶片及所述另一硅施主晶片的所述厚度上方且與所述受主晶片上的所述氧化硅上的所述氮化硅接觸地形成氮化硅。
10.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包括蝕刻所述受主晶片上的所述氧化硅以釋放所述受主晶片。
11.根據(jù)權(quán)利要求10所述的方法，其進(jìn)一步包括在蝕刻所述受主晶片上的所述氧化硅之前將載體襯底粘附到所述另一硅晶片的所述厚度上的所述集成電路層級(jí)上方的所述氮化硅； 單分粘附到所述載體襯底的半導(dǎo)體裸片；及釋放所述經(jīng)單分的半導(dǎo)體裸片。
12.一種制造多層級(jí)集成電路結(jié)構(gòu)的方法，所述方法包括從半導(dǎo)體材料施主晶片的主表面將離子植入到所述半導(dǎo)體材料施主晶片的遠(yuǎn)離其橫向外圍的區(qū)域中達(dá)選定深度以形成經(jīng)弱化結(jié)晶結(jié)構(gòu)；將所述施主晶片大致僅在所述主表面的包括所述區(qū)域的區(qū)內(nèi)接合到受主襯底； 從所述施主晶片的包括所述選定深度的厚度及接合到所述受主襯底的所述區(qū)域移除所述施主晶片以使所述受主襯底的外圍表面暴露；及在所述施主晶片的所述厚度上形成集成電路層級(jí)。
13.根據(jù)權(quán)利要求12所述的方法，其進(jìn)一步包括在植入離子之后對(duì)所述施主晶片的所述主表面進(jìn)行等離子激活；及在約800 V或更小的溫度下將所述施主晶片接合到所述受主襯底。
14.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括 選擇用于所述受主襯底的硅晶片；在所述受主襯底上形成氧化硅；及在約400 V或更小的溫度下將所述施主晶片接合到所述受主襯底上的所述氧化硅。
15.根據(jù)權(quán)利要求12所述的方法，其進(jìn)一步包括 在所述集成電路層級(jí)上方形成氧化硅；從另一半導(dǎo)體材料施主晶片的主表面將離子植入到所述另一半導(dǎo)體材料施主晶片的遠(yuǎn)離其橫向外圍的區(qū)域中達(dá)選定深度以形成經(jīng)弱化結(jié)晶結(jié)構(gòu)，其中所述另一施主晶片的所述區(qū)域具有比所述施主晶片的所述區(qū)域的橫向范圍小的橫向范圍； 將所述另一施主晶片接合到所述集成電路層級(jí)上方的所述氧化硅； 從所述另一施主晶片的包括所述選定深度的厚度及其接合到所述集成電路層級(jí)上方的所述氧化硅的所述區(qū)域移除所述另一施主晶片；及在所述另一施主晶片的所述厚度上形成另一集成電路層級(jí)。
16.根據(jù)權(quán)利要求15所述的方法，其進(jìn)一步包括與在接合到所述受主襯底的所述施主晶片的所述厚度下方延伸的所述受主襯底的所述經(jīng)暴露外圍表面上的氮化硅材料接觸地在所述另一集成電路層級(jí)、所述施主晶片及所述另一施主晶片的所述厚度的經(jīng)暴露側(cè)表面以及所述受主襯底的所述經(jīng)暴露外圍表面上方形成氮化硅。
17.根據(jù)權(quán)利要求16所述的方法，其進(jìn)一步包括通過蝕刻安置于所述受主襯底上的所述氮化硅與所述施主晶片上的所述氮化硅之間的氧化硅來移除所述受主襯底。
18.一種集成電路結(jié)構(gòu)，其包括多個(gè)疊加的集成電路層級(jí)，每一層級(jí)通過電介質(zhì)材料與至少一個(gè)其它層級(jí)分離；氮化硅，其囊封所述多個(gè)疊加的集成電路層級(jí)；受主襯底；及氧化硅，其位于所述氮化硅與所述受主襯底之間。
19.根據(jù)權(quán)利要求18所述的集成電路結(jié)構(gòu)，其中所述多個(gè)疊加的集成電路層級(jí)中的每一層級(jí)駐存于與施主晶片分離的基礎(chǔ)材料上，且其上駐存有最低集成電路層級(jí)的基礎(chǔ)材料在所述氮化硅內(nèi)接合到氧化硅。
20.一種半導(dǎo)體結(jié)構(gòu)，其包括受主襯底，其包括其上具有氮化硅的表面；基礎(chǔ)材料，其承載電路，其上方具有電介質(zhì)材料且定位于所述受主襯底的所述表面上以使其外圍暴露；至少一種其它基礎(chǔ)材料，其承載電路且定位于所述基礎(chǔ)材料上方的所述電介質(zhì)材料上以使其外圍暴露；及氮化硅，其在由所述至少一種其它基礎(chǔ)材料承載的所述電路及覆蓋由所述基礎(chǔ)材料承載的所述電路的所述電介質(zhì)材料的所述經(jīng)暴露外圍上方延伸到所述受主襯底表面上的所述氮化硅且與其接觸。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體結(jié)構(gòu)，其中所述基礎(chǔ)材料及所述至少一種其它基礎(chǔ)材料包括至少三種基礎(chǔ)材料，其中所有所述至少三種基礎(chǔ)材料除了最低者及最高者外均駐存于承載由電介質(zhì)材料覆蓋的電路的較低基礎(chǔ)材料上。
22.—種半導(dǎo)體裸片，其包括多個(gè)疊加的電路層級(jí)，每一電路層級(jí)分別駐存于從晶片剪切的硅段上；電介質(zhì)材料，其位于每一電路層級(jí)與下一較高電路層級(jí)的硅段之間；電介質(zhì)材料，其位于最低電路層級(jí)下面；及氮化硅，其在所述最低電路層級(jí)下方及在最高電路層級(jí)上方。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體裸片，其中所述半導(dǎo)體裸片的各側(cè)不具有氮化硅。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體裸片，其中所述多個(gè)電路層級(jí)中的至少一個(gè)電路層級(jí)包括暴露于其至少一個(gè)側(cè)上的導(dǎo)電觸點(diǎn)。
全文摘要
本發(fā)明揭示用于在不具有電路的受主襯底上制造集成電路裝置的方法。通過在受主襯底上順序地安置一個(gè)或一個(gè)以上半導(dǎo)體材料層級(jí)且在安置下一較高層級(jí)之前在每一半導(dǎo)體材料層級(jí)上制造電路來形成集成電路裝置。在囊封所述電路之后，移除所述受主襯底且單分半導(dǎo)體裸片。本發(fā)明還揭示通過所述方法形成的集成電路裝置。
文檔編號(hào)H01L21/20GK102326230SQ201080009005
公開日2012年1月18日 申請(qǐng)日期2010年2月22日 優(yōu)先權(quán)日2009年2月25日
發(fā)明者克里希納·K·帕拉, 古爾特杰·S·桑胡 申請(qǐng)人:美光科技公司