專利名稱：使用空阱及滿阱來組態(tài)及制造的半導體結構的制作方法
技術領域：
本發(fā)明涉及半導體技術，特別是絕緣柵類型的場效應晶體管(FET)。除非另外提及，否則，下文所述的所有絕緣柵場效應晶體管(IGFET)皆為表面-溝道增強模式IGFET。
背景技術：
IGFET是一種半導體裝置，其中柵極介電層會電氣絕緣柵極電極以及延伸在源極區(qū)帶和漏極區(qū)帶之間的溝道區(qū)帶。增強模式IGFET中的溝道區(qū)帶是主體區(qū)(其通常被稱為基板或是基板區(qū))的一部分，其會和源極及漏極形成各自的Pn結。在增強模式IGFET中， 該溝道區(qū)帶由源極和漏極之間的所有半導體材料組成。在IGFET操作期間，電荷載流子會沿著上方半導體表面經(jīng)由該溝道區(qū)帶所誘發(fā)的溝道從源極移動至漏極。臨界電壓為在給定的臨界(最小)導通電流定義下該IGFET開始導通電流時的柵-源電壓的數(shù)值。溝道長度為沿著該上方半導體表面介于源極和漏極之間的距離。IGFET應用于集成電路(IC)中以執(zhí)行各種數(shù)字和模擬功能。因為IC操作功能已經(jīng)發(fā)展許多年，所以IGFET已經(jīng)變得越來越小，從而導致最小溝道長度逐漸減小。以IGFET 的標準模式所規(guī)定的方式來操作的IGFET通常具有“長溝道”裝置的特征。當IGFET的溝道長度縮減到讓該IGFET的行為嚴重偏離標準IGFET模式的程度時，該IGFET便會被描述成“短溝道”裝置。雖然短溝道IGFET和長溝道IGFET都被用在IC中；但是，在超大規(guī)模集成應用中用于數(shù)字功能的大多數(shù)IC都會被布置成利用可用的光刻技術便能可靠生產(chǎn)的最小溝道長度。耗盡區(qū)沿著該源極和該主體區(qū)之間的結延伸。另一耗盡區(qū)沿著該漏極和該主體區(qū)之間的結延伸。高電場存在于每一個耗盡區(qū)中。在特定的條件下，尤其是當該溝道長度很小時，該漏極耗盡區(qū)會橫向延伸至該源極耗盡區(qū)并且沿著上方半導體表面或是在上方半導體表面下方與其結合。沿著該上方半導體表面結合源極耗盡區(qū)和漏極耗盡區(qū)稱為表面穿通 (punchthrough) 0在該上方半導體表面的下方結合兩個耗盡區(qū)則稱為本體穿通。當發(fā)生表面穿通或本體穿通時，便無法用IGFET的柵極電極來控制該IGFET的操作。兩種類型的穿通都需要避免。已經(jīng)有多種技術被用于改善IGFET的性能，包括當IGFET的尺寸減少時，這些在短溝道狀態(tài)下的操作。一種性能改善技術涉及提供具有雙部分漏極的IGFET，用以降低漏極的電場，以防止熱載流子注入柵極介電層中。所述IGFET通常還具備相同組態(tài)的雙部分源極。 另一種常見的性能改善技術是增加沿著該源極在袋部中該溝道區(qū)帶的摻雜物的濃度，以抑制由于溝道長度減小產(chǎn)生的表面穿通，并且用以將該臨界電壓非預期的衰減(roll-off) 移到更短的溝道長度。類似于IGFET如何具備有與雙部分漏極類同的雙部分源極，其同樣通常沿著該漏極在袋部中增加摻雜物濃度。因此，所產(chǎn)生的IGFET通常會是一對稱的裝置。圖1為如美國專利案第6，548, 842B1號(Bulucea等人)中所述的常用的長溝道對稱η溝道IGFET 20。IGFET 20是由ρ型單結晶硅(單晶硅)半導體主體所制造出來的。 IGFET 20的上方表面具有凹陷的電氣絕緣領域-絕緣區(qū)22，其會橫向包圍具有η型源極/ 漏極(“S/D”)區(qū)帶沈和觀的有源半導體島Μ。每一個S/D區(qū)帶沈或觀由下面所組成 超重度摻雜的主要部26Μ或^M ；以及較輕度摻雜，但是仍為重度摻雜的橫向延伸區(qū)26Ε或 28Ε。S/D區(qū)帶沈和觀由ρ型主體材料32的溝道區(qū)帶30彼此分離，該溝道區(qū)帶30由下面所組成輕度摻雜的下方部；34 ；重度摻雜的中間阱部36 ；及上方部38。雖然大部分的上方主體材料部38為中度摻雜；但是，上方部38包含分別沿著S/D區(qū)帶沈和觀延伸的離子植入的重度摻雜暈環(huán)袋(halo pocket)部40與42。IGFET 20還包含柵極介電層44 ； 上覆的超重度摻雜η型多結晶硅(多晶硅)柵極電極46 ；電氣絕緣的柵極側壁間隔部48與 50 ；及金屬硅化物層5254和56。S/D區(qū)帶沈和28大部分是彼此的鏡像影像。暈環(huán)袋40和42同樣大部分也是彼此的鏡像影像，因此，溝道區(qū)帶30在溝道摻雜物濃度方面會有對稱的縱向緩變。由于對稱的關系，S/D區(qū)帶沈或觀中的任一者能夠在IGFET操作期間充當源極，而另一 S/D區(qū)帶觀或沈則能夠充當漏極。這特別適用于S/D區(qū)帶沈和觀在特定時間周期期間分別具有源極和漏極功能并且在其它特定時間周期期間分別具有漏極和源極功能的某些數(shù)字情況。圖2闡釋了在IGFET 20中凈摻雜物濃度&如何沿著上方半導體表面作為縱向距離χ的函數(shù)來變化。因為IGFET 20是對稱裝置，所以，圖2僅表現(xiàn)開始于溝道中心的上方半導體表面的半個輪廓。圖2中的曲線段^1。6『、觀『、觀纊、30*、40*、以及42*分別代表區(qū)域 M、 E、 M、 E、30、40、以及42的凈摻雜物濃度。點狀曲線段40〃或42〃表示構成暈環(huán)袋40或42的ρ型半導體摻雜物的全部濃度，其包含在構成暈環(huán)袋40或42的過程中被引入S/D區(qū)帶沈或28的位置之中的ρ型摻雜物。沿著S/D區(qū)帶沈或觀，尤其是沿著橫向S/D延伸區(qū)26Ε或28Ε的每一個暈環(huán)袋40 或42所提供的增強的ρ型摻雜物溝道摻雜物濃度可避免造成表面穿通。上方主體材料部 38同樣具備被離子植入的ρ型反穿通(Anti-PunchThrough，APT)半導體摻雜物，其在S/D 區(qū)帶沈和觀的深度附近會抵達最大濃度。這可避免造成本體穿通。以美國專利案第6，548, 842號中提出的信息為基礎，圖3a粗略描繪了全部ρ型摻雜物和全部η型摻雜物的濃度Nt如何作為沿著延伸穿過主要S/D部26Μ或^M的虛擬垂直線的深度y的函數(shù)來變化。圖3a中的曲線段^M"或觀^'代表定義主要S/D部26M或 ^M的η型摻雜物的全部濃度。曲線段34〃、36〃、38〃、及40〃或42〃則共同代表定義各自區(qū)域34、36、38、及40或42的ρ型摻雜物的全部濃度。阱部36利用ρ型主要阱半導體摻雜物對IGFET 20進行離子植入來定義，其會在該ρ型APT摻雜物最大濃度的深度下方的深度處達到最大濃度。雖然該ρ型主要阱摻雜物的最大濃度略大于該P型APT摻雜物的最大濃度；但是，全部ρ型摻雜物的垂直輪廓從該最大阱部摻雜物濃度的位置上至主要3/1)部沈11或^M卻相對平坦。美國專利案第6，548，842 號揭示，通過植入額外的P型半導體摻雜物能夠進一步平坦化沿著上述穿過主要S/D部26M 或^M的垂直線的ρ型摻雜物輪廓，其會在介于APT摻雜物的最大濃度的深度和阱摻雜物的最大濃度的深度之間的深度處達到最大濃度。此情況圖解在圖北中，在該圖中，曲線段 58"表示因該進一步ρ型摻雜物所造成的變化。位于ρ-下方部34上面的主體材料32部分，也就是，由ρ+阱部36和包含ρ+暈環(huán)袋部40及42的ρ型上方部38所構成的區(qū)域，稱為阱，因為主體材料部是由將ρ型半導體摻雜物引入半導體主體的輕度摻雜半導體材料之中而制造出來的。此處所謂的被引入的全部阱摻雜物由下面所組成Φ型主要阱摻雜物；P型APT摻雜物；ρ型暈環(huán)袋摻雜物；以及圖 3b的IGFET變化例中的額外ρ型摻雜物。各種類型的阱已經(jīng)被用于IC中，尤其是含有互補式IGFET的IC，其中阱必須用于 η溝道IGFET或ρ溝道IGFET，根據(jù)IGFET主體材料的輕度摻雜原始半導體材料為ρ型或η 型導電性而定。含有互補式IGFET的IC通常會用到ρ型阱和η型阱兩者，以便幫助匹配η 溝道IGFET特征和ρ溝道IGFET特征。早期的互補式IGFET ( “CIGFET“)制造工藝，通常稱為“CMOS”加工，經(jīng)常會在形成凹陷的場絕緣區(qū)(其通常大部分由熱生長的氧化硅所組成)前先通過將主要半導體阱摻雜物淺淺引入輕度摻雜半導體材料中來制造阱(此處稱為“擴散”阱)。因為場氧化物生長總是在高溫處實施多個小時周期，所以該阱摻雜物會被深深擴散至該半導體材料中。因此，擴散阱摻雜物的最大濃度會出現(xiàn)在該上方半導體表面處或非?？拷撋戏桨雽w表面的地方。另外，該擴散阱摻雜物的垂直輪廓在該上方半導體表面附近會相對平坦。在較新的CIGFET制造工藝中，在形成場氧化物之后會在相對高的植入能量處進行離子植入來制造阱。因為阱摻雜物不會受到用于形成該場氧化物的長期高溫操作的影響，所以，該阱摻雜物的最大濃度會出現(xiàn)在該半導體材料中明顯的深度處。此種阱稱為“倒退型(retrograde)，，阱，因為阱摻雜物的濃度會在從最大阱摻雜物濃度的基板位置處移動到該上方半導體表面時減小。倒退型阱通常會比擴散阱還淺。倒退型阱的優(yōu)點和缺點已經(jīng)在下面的文獻中討論過(a)Brown等人在1986年12月的IEEE會議記錄第1678至1702 頁中所發(fā)表的“先進制造技術的趨勢——亞微米CMOS裝置設計和制造必要條件”；及(b) Thompson等人在1998年英特爾技術期刊Q398第1至19頁中所發(fā)表的“M0S縮放21世紀的晶體管挑戰(zhàn)”。圖4描述了對稱η溝道IGFET 60，其運用大體如Rung等人在1981年10月的IEEE Trans. Elec. Devs.第1115至1119頁中所發(fā)表的“用于較高密度CMOS的倒退型ρ阱”中所述的倒退型阱。為簡化起見，圖4中對應于圖1的區(qū)域會以相同的組件符號來表示。要記住的是，IGFET 60是利用輕度摻雜的η型基板62所制造出來的。凹陷的場絕緣區(qū)22會根據(jù)硅的局部氧化處理沿著該上方半導體表面形成。然后，通過將P型半導體摻雜物選擇性植入部分的基板62中來形成ρ型倒退型阱64。接著，形成剩余的IGFET區(qū)域，以便產(chǎn)生如圖4所示的IGFET 60。在峰值的阱摻雜物濃度附近的倒退型阱64的ρ型摻雜物濃度為中等等級，用符號 “P”表示。該阱摻雜物濃度在該上方半導體表面處會下降至低等級，用符號“P-”表示。圖 4中的點狀線大體上顯示出從阱64的ρ部到該上方半導體表面時阱摻雜物濃度在何處從ρ 等級轉變成P-等級。圖5以凈摻雜物濃度 來表示沿著穿過IGFET 60的縱向中心的虛擬垂直線的摻雜物輪廓的一般性質(zhì)。曲線段62*和64*分別代表η型基板62的凈摻雜物濃度和ρ型倒退型阱64的凈摻雜物濃度。箭頭66表示阱64中的最大子表面ρ型摻雜物濃度的位置。為達比較的目的，曲線段68*代表一典型較深ρ型擴散阱的垂直摻雜物輪廓。 由Rung所模擬的以凈摻雜物濃度&來表示沿著穿過倒退型阱64縱向中心的虛擬垂直線的摻雜物輪廓的特定實施例繪制在圖6中。曲線段沈‘或觀‘表示Rung所模擬的 IGFET 60沿著穿過S/D區(qū)帶沈或28的虛擬垂直線的各自η型摻雜物濃度。如圖6所示， P型阱摻雜物的濃度在從阱64中的最大ρ型摻雜物濃度的位置66移動至該上方半導體表面時會降低至不到1/10。圖6還表示位置66的深度約為IGFET 60中S/D區(qū)帶沈或28的兩倍。像阱64那樣具有下面條件的倒退型IGFET阱可被視為“空”阱，因為在該IGFET 溝道形成的阱的頂端附近的阱摻雜物數(shù)額非常少(i)最大阱摻雜物濃度至少為該上方半導體表面阱摻雜物濃度的10倍大；及( 最大阱摻雜物濃度出現(xiàn)在比該S/D區(qū)帶的最大值深度還深的地方。相反地，擴散阱，即，半導體阱摻雜物被淺淺的引入輕度摻雜半導體材料中，然后被深深擴散至該半導體材料之中的阱，為“滿阱”。圖1中對稱的IGFET 20的阱同樣能夠被視為滿阱，因為APT摻雜物會“填充”該倒退型阱，就如同主要阱摻雜物為僅有的阱摻雜物時所發(fā)生的情況。在裝置操作期間電流僅在一個方向中流過IGFET的情況通常并不需用到對稱 IGFET結構。如美國專利案第6，548, 842號中進一步討論，刪除對稱IGFET 20的漏極側暈環(huán)袋部42以產(chǎn)生如圖7a中的長η溝道IGFET 70。IGFET 70為非對稱裝置，因為溝道區(qū)帶 30具有非對稱縱向摻雜物緩變。IGFET 70中的S/D區(qū)帶沈和觀通常分別具有源極和漏極的功能。圖7b為對應長溝道IGFET70的非對稱短η溝道IGFET 72。在IGFET 72中，源極側暈環(huán)袋40非?？拷O28。IGFET 70和72中作為沿著上方半導體表面的縱向距離 Χ的函數(shù)的凈摻雜物濃度K分別顯示在圖8a和8b中。非對稱IGFET 70和72會接收和對稱IGFET 60相同的APT植入及阱植入。沿著穿過源極沈和漏極28的垂直線，IGFET70和72因而會有如圖3a所示的摻雜物分布，除了虛線曲線段74"代表的由于沒有暈環(huán)袋42所造成的穿過漏極觀的垂直摻雜物分布之外。 當該IGFET結構具備額外的阱植入以進一步平坦化該垂直摻雜物輪廓時，圖北則再次表示受到代表穿過漏極觀的摻雜物分布的曲線段74"影響所產(chǎn)生的垂直摻雜物分布。美國專利案第6，078，082號及第6，127，700號(兩案皆為Bulucea所提申)描述了具有非對稱溝道區(qū)帶，但是和美國專利案第6，548，842號的發(fā)明IGFET中所運用的具有不同垂直摻雜物特征。在下面其它優(yōu)先的技術文件中同樣公開過具有非對稱溝道區(qū)帶的IGFET，例如(a) Buti等人在1989年12月的IEDM Tech. Dig.，3至6，第洸.2. 1至 26. 2. 4頁中所發(fā)表的“針對可靠度和效能的非對稱暈環(huán)形源極金質(zhì)漏極(HS-GOLD)深次微米 n-MOSFET 設計”;(b) Chai 等人在 2000 年 9 月的 2000Bipolar/BiCMOS Circs. And Tech. Meeting會議記錄，M至沈，第110至113頁中所發(fā)表的“用于RF無線應用的具有緩變溝道CMOS (GCMOS)和準自我對準(QSA) NPN特征的低成本0. 25 μ m Leff BiCMOS技術”；(C)Ma 等人在1997年12月的IEEE Trans. VLSI Systs. Dig.，第352至358頁中所發(fā)表的“用于高性能低電壓DSP應用的緩變溝道MOSFET (GCM0SFET) ”; (d) Su等人在1991年12月的IEDM Tech. Dig.，第367至370頁中所發(fā)表的“用于混合式模擬/數(shù)字應用的高效能可縮放次微米 M0SFET”；以及(e)Tsui 等人在 1995 年 3 月的 IEEE Trans. Elec. Devs.第 564 至 570 頁中所發(fā)表的“基于微處理器的智能型電力應用的揮發(fā)性次微米互補式BiCMOS技術”。Choi等人在2001年的固態(tài)電子學第45卷第1673至1678頁中所發(fā)表的“用于深次微米MOSFET的新型自我對準非對稱結構的設計與分析”中描述了一種和IGFET 70或72 具有相似組態(tài)的非對稱η溝道道IGFET，除了源極延伸區(qū)的摻雜程度重過漏極延伸區(qū)。Choi 的IGFET還少了對應中間阱部36的阱區(qū)。圖9為Choi的IGFET 80，其使用和IGFET 70或 72相同的組件符號來表示對應區(qū)域。盡管圖9中的源極延伸區(qū)26Ε及漏極延伸區(qū)28Ε兩者都標示“η+” ；但是IGFET 80的源極延伸區(qū)^E中的摻雜略大于漏極延伸區(qū)^E中的摻雜 10倍。Choi表示，較重的源極延伸區(qū)摻雜會降低因沿著源極沈中暈環(huán)袋40的存在而造成的源極相關的寄生電容的增大。圖IOa至IOd(統(tǒng)稱“圖10”)代表用于制作IGFET 80的Choi制造中的步驟。參考圖10a，分別為柵極介電層44和多晶硅柵極電極46的前驅(qū)層44P和46P沿著構成主體材料部34前驅(qū)的輕度摻雜ρ型單晶硅晶圓34P依序被形成。墊氧化層被沉積在前驅(qū)柵極電極層46P上且被圖樣化以產(chǎn)生墊氧化層82。氮化硅層被沉積在該結構的頂端且被部分移除以產(chǎn)生氮化物區(qū)84，其會橫向鄰接墊氧化層82且露出部分柵極電極層46P。在移除柵極電極層46P的裸露部分后，已單離子化的砷便以10千電子伏特 (“keV”)的能量及IxlO15個離子/cm2的高劑量穿過介電層44P的裸露部分并且被離子植入晶圓MP中，用以定義源極延伸區(qū)^E的重度摻雜η型前驅(qū)*^EP。參見圖10b。已單離子化的二氟化硼同樣穿過介電層44P的裸露部分并且被離子植入晶圓34P中，用以定義源極側暈環(huán)袋40的重度摻雜ρ型前驅(qū)物40P。該暈環(huán)植入以65keV的能量及hlO13個離子/cm2的劑量來進行。氮化物區(qū)84會被轉換成氮化硅區(qū)86，其會橫向鄰接墊氧化層82并且覆蓋介電層 44P先前裸露的部分。參見圖10c。在移除墊氧化層82后，柵極電極層46P的裸露部分便會被移除，以便讓層46P的剩余部分具有柵極電極46的形狀，如圖IOd中所示。介電層44P 的另一部分從而會露出。已單離子化的砷便會穿過介電層44P的新露出的部分并且被離子植入晶圓34P中，用以定義漏極延伸區(qū)^E的重度摻雜η型前驅(qū)物^ΕΡ。該漏極延伸區(qū)植入以和源極延伸區(qū)植入相同的能量，lOkeV，但是相對低的劑量，5χ1013個離子/cm2，來進行。 因此，漏極延伸區(qū)植入物和源極延伸區(qū)植入物基本上會在晶圓34P中相同的深度處達到最大濃度。在后面的步驟中(未圖示)，氮化物86會被移除，形成柵極側壁間隔部48和50， 砷被離子植入用以定義η++主要S/D部26Μ和^Μ，并且會實施快速熱退火，以便產(chǎn)生如圖9 中 IGFET 80。Choi先降低源極延伸區(qū)植入物和漏極延伸區(qū)植入物的連結性，然后以遠高于漏極延伸區(qū)^E的摻雜程度形成源極延伸區(qū)^ ，用以減輕因源極側暈環(huán)袋40而造成的源極相關的寄生電容的增大，優(yōu)點非常顯著；然而，Choi在圖10的制造中連結柵極電極46的形成和源極延伸區(qū)/漏極延伸區(qū)26E與^E的形成卻非常費事并且可能使得難以將Choi的制造并入提供其它類型IGFET的較大型半導體制造之中。希望能以較簡單的技術來制造此非對稱IGFET。明確地說，希望能減低柵極電極形成和具有不同摻雜的源極延伸區(qū)/漏極延伸區(qū)形成的連結性。IC中提到的“混合信號”包含數(shù)字電路系統(tǒng)方塊和模擬電路系統(tǒng)方塊兩者。數(shù)字電路系統(tǒng)通常會運用最小型(most aggressively scaled)的η溝道IGFET和ρ溝道IGFET，以便在給定的漏電流規(guī)格下達到最大可能數(shù)字速度。模擬電路系統(tǒng)會運用具有和數(shù)字IGFET 不同性能要求的IGFET及/或雙極晶體管。模擬IGFET的要求通常包含高線性電壓增益； 高頻率處有良好的小信號和大信號頻率響應；良好的參數(shù)匹配；低輸入噪聲；有源元件和無源元件中易控制的電參數(shù)；以及減小的寄生元件，尤其是減小的寄生電容。盡管在模擬方塊和數(shù)字方塊中利用相同的晶體管有經(jīng)濟上的吸引力；但是，如此一來通常會導致模擬性能變差。模擬IGFET性能上的眾多要求都與數(shù)字縮放結果有沖突。更明確地說，相較于數(shù)字塊中的IGFET，模擬IGFET的電參數(shù)有更嚴格的規(guī)格。在作為放大器的模擬IGFET中，該IGFET的輸出電阻必須要最大化，方能最大化其本征增益。 對設定模擬IGFET的高頻性能來說，輸出電阻同樣重要。相反地，輸出電阻在數(shù)字電路系統(tǒng)中不甚重要。在數(shù)字電路系統(tǒng)中容許低數(shù)值的輸出電阻，以換取較高驅(qū)動電流以及隨之產(chǎn)生的較高的數(shù)字轉換速度，只要該數(shù)字電路系統(tǒng)能夠區(qū)分其邏輯狀態(tài)，例如，邏輯“O”和邏輯 “1”。通過模擬晶體管的電信號的形狀對電路性能非常重要，且通常須在合理的情況下盡可能保持無諧波失真和噪聲。諧波失真主要由晶體管增益和晶體管電容的非線性所造成。所以，模擬晶體管的線性要求非常高。在模擬塊中，必須降低Pn結處寄生電容固有的電壓非線性。相反地，在數(shù)字電路系統(tǒng)中，信號線性通常為第二重要。模擬放大器中所使用的IGFET的小信號模擬速度性能取決于小信號頻率極限，并且涉及到小信號增益以及源極和漏極的Pn結中的寄生電容。模擬放大器IGFET的大信號模擬速度性能同樣取決于大信號頻率極限并涉及到該IGFET特征的非線性。邏輯門的數(shù)字速度以晶體管/負載組合的大信號轉換時間來定義，因而涉及到驅(qū)動電流和輸出電容。所以，模擬速度性能的決定方式不同于數(shù)字速度性能。模擬速度和數(shù)字速度的最佳化方式可能會不同，從而導致不同的晶體管參數(shù)要求。數(shù)字電路系統(tǒng)方塊主要使用能被制造的最小IGFET。因為最終的維度分布范圍本質(zhì)上很大，所以數(shù)字電路系統(tǒng)中的參數(shù)匹配相對差勁。相反地，模擬電路系統(tǒng)中卻經(jīng)常需要良好的參數(shù)匹配以達到需要的性能。這通常需要在制造盡可能短的模擬IGFET的條件下來制造維度大于數(shù)字IGFET的模擬晶體管，以盡可能有低的源極至漏極傳播延遲?；谇懊婵紤]，希望有一種提供IGFET良好模擬特征的半導體制造平臺。該模擬 IGFET應該有高的本征增益；高輸出電阻；減小的寄生電容的高小信號轉換速度，尤其是沿著源極-主體結和漏極-主體結的減小的寄生電容。還希望該制造平臺能夠提供高性能數(shù)字 IGFET。

發(fā)明內(nèi)容
本發(fā)明提供一種半導體制造平臺，以在模擬和數(shù)字應用，包含混合信號應用中提供高性能特征的IGFET。此半導體制造平臺的核心是一種結合空阱區(qū)和滿阱區(qū)的半導體結構。空阱區(qū)基本上為在該阱頂端附近的半導體阱摻雜物數(shù)量相對少的半導體阱。和空阱區(qū)實質(zhì)相反，滿阱區(qū)基本上為在該阱頂端附近的半導體阱摻雜物數(shù)量相當大的半導體阱。當利用空阱區(qū)時，某些所需的IGFET性能特征，例如，低臨界電壓，會比較容易利用對稱IGFET來達成。通過使用空阱區(qū)可輕易地增強非對稱IGFET的性能特征。另一方面，當運用滿阱區(qū)時，其它所需的IGFET性能特征例如，低關閉狀態(tài)漏電流以及標稱大小的臨界電壓，則比較容易利用對稱IGFET來達成。非對稱IGFET適用于模擬應用和電流在單向流動的數(shù)字情況。對稱IGFET則通常適用于數(shù)字應用及特定的模擬情況。結合空阱和滿阱讓此半導體制造平臺提供各式各樣不同高性能的IGFET，電路設計者能夠從中選擇用于各種模擬應用和數(shù)字應用，包含混合信號應用在內(nèi)的IGFET。更明確的說，根據(jù)本發(fā)明所組態(tài)的半導體結構含有一上方表面的半導體主體的主體材料的第一阱區(qū)和第二阱區(qū)。該主體材料會被第一導電類型的半導體摻雜物摻雜，本文中稱為阱摻雜物，這樣成為第一導電類型。該第一阱區(qū)會以成為空阱的方式被摻雜，在該阱頂端附近的阱摻雜物數(shù)量相對少。該第二阱區(qū)會以成為滿阱的方式被摻雜，在該阱頂端附近的阱摻雜物數(shù)量相當大。下文會進一步說明該第一阱區(qū)和第二阱區(qū)的摻雜特征，本文中分別稱為空阱和滿阱。由和第一導電類型相反的第二導電類型所組成的第一區(qū)帶和第二區(qū)帶位于沿著該上方半導體表面的半導體主體之中。每一個區(qū)帶通常為IGFET的源極/漏極區(qū)帶。該空阱區(qū)交會第一區(qū)帶，以便和該第一區(qū)帶(為方便起見，下文稱為空阱鄰接區(qū)帶)形成pn結。 該滿阱區(qū)以相似的方式交會第二區(qū)帶，以便和該第二區(qū)帶(為方便起見，下文稱為滿阱鄰接區(qū)帶)形成pn結。該空阱和滿阱分別延伸在空阱鄰接區(qū)帶和滿阱鄰接區(qū)帶的下方。阱摻雜物存在于空阱鄰接區(qū)帶和滿阱鄰接區(qū)帶之中。阱摻雜物的濃度通常會在各自的第一子表面最大濃度位置及第二子表面最大濃度位置(分別位于空阱區(qū)和滿阱區(qū)之中并且分別橫向延伸在空阱鄰接區(qū)帶和滿阱鄰接區(qū)帶的下方)處局部達到第一子表面最大濃度和第二子表面最大濃度。相較于該空阱鄰接區(qū)帶Pn結的最大深度，該第一子表面最大濃度位置，下文稱為空阱最大濃度位置，會出現(xiàn)在該上方半導體表面下方不超過10倍深的地方。相較于該滿阱鄰接區(qū)帶Pn結的最大深度，該第二子表面最大濃度位置，下文稱為滿阱最大濃度位置，會出現(xiàn)在該上方半導體表面下方不超過10倍深的地方。阱摻雜物的濃度減小到⑴該空阱子表面最大濃度的最多1/10，優(yōu)選的1/20，從該空阱子表面最大濃度位置處沿著選定第一垂直位置經(jīng)過該空阱鄰接區(qū)帶向上移到該上方半導體表面；及(ii)大于該空阱子表面最大濃度的1/10，以基本上單調(diào)(substantially monotonically)方式，通常基本上無彎折(substantially inflectionlessly)白勺方式從該空阱子表面最大濃度位置處沿著該第一垂直位置移到該空阱鄰接區(qū)帶的pn結減小。上面兩個摻雜物分布的要求結合相較該空阱鄰接區(qū)帶pn結的最大深度的要求，該空阱最大濃度位置會出現(xiàn)在該上方半導體表面下方不超過10倍深的地方，會將該第一阱區(qū)建立成空阱。從該滿阱子表面最大濃度位置處沿著選定第二垂直位置經(jīng)過該滿阱鄰接區(qū)帶向上移到該上方半導體表面時，阱摻雜物濃度會達到至少一額外的子表面最大濃度。此額外的子表面最大摻雜物濃度的要求結合相較該滿阱鄰接區(qū)帶Pn結的最大深度的要求，該滿阱最大濃度位置會出現(xiàn)在該上方半導體表面下方不超過10倍深的地方，會將該第二阱區(qū)建立成滿阱。優(yōu)選地，從該滿阱子表面最大濃度位置處沿著該第二垂直位置經(jīng)過該滿阱鄰接區(qū)帶向上移到該上方半導體表面時，阱摻雜物濃度增大，或減小至大于該滿阱子表面最大濃度的1/10。根據(jù)本發(fā)明制造半導體結構必須進行(i)將該阱摻雜物引入該半導體主體的一對部分中以分別定義該空阱區(qū)和滿阱區(qū)；及(ii)將第二導電類型(也就是，和阱區(qū)的導電類型相反的導電類型)的半導體摻雜物引入該半導體主體的一對部分中以分別定義該空阱鄰接區(qū)帶和滿阱鄰接區(qū)帶。引入阱摻雜物通常涉及將第一導電類型的第一半導體摻雜物和第二半導體摻雜物分別引入該空阱區(qū)和滿阱區(qū)中。第一導電類型的第一摻雜物通常包含該第一導電類型的第一阱半導體摻雜物。第一導電類型的第二摻雜物則包含該第一導電類型的第二阱半導體摻雜物及該第一導電類型的至少一額外的阱半導體摻雜物。該第一阱摻雜物優(yōu)選地會經(jīng)由第一掩膜中的至少一個開口被引入該空阱區(qū)中，所以該第一阱摻雜物主要定義該空阱的子表面最大濃度。該第二阱摻雜物及每一個額外阱摻雜物接著會經(jīng)由第二掩膜中的至少其中一個開口被引入該滿阱區(qū)中，因此該第二阱摻雜物主要定義該滿阱的子表面最大濃度且每一個額外阱摻雜物主要定義該滿阱的額外子表面最大濃度。如上所述，每一個空阱鄰接區(qū)帶和滿阱鄰接區(qū)帶通常為IGFET的源極/漏極(再次稱為“S/D”)區(qū)帶。該空阱鄰接區(qū)帶為第一個IGFET的S/D區(qū)帶，本文中稱為空阱IGFET。 同樣的，該滿阱鄰接區(qū)帶為第二個IGFET的S/D區(qū)帶，本文中稱為滿阱IGFET。每一個IGFET 都有另一 S/D區(qū)帶。除了一對S/D區(qū)帶之外，每一個IGFET還有該主體材料所組成的區(qū)域中的溝道區(qū)帶；覆蓋在該溝道區(qū)帶上的柵極介電層；以及覆蓋在該溝道區(qū)帶上方的柵極介電層上的柵極電極。該空阱IGFET和滿阱IGFET會有相同的極性，S卩，η溝道或ρ溝道，因為它們各自的空阱與滿阱會有相同的導電類型。此半導體結構可能包含多個此類空阱IGFET及/或多個此類滿阱IGFET。使用空阱和滿阱可讓IGFET達成各式各樣的特征以滿足特殊電路應用。舉例來說，IGFET可能必須操作跨越二個或多個不同電壓范圍。如果那樣，根據(jù)本發(fā)明，該IGFET通常會滿足下面的柵極介電層要求中的至少兩項
a.這樣一空阱IGFET的柵極介電層的厚度明顯大于這樣一滿阱IGFET的柵極介電層厚
度；
b.這樣一空阱IGFET的柵極介電層和這樣一滿阱IGFET的柵極介電層有約略相同的厚
度；
c.這樣一滿阱IGFET的柵極介電層的厚度明顯大于這樣一空阱IGFET的柵極介電層厚
度；d.這樣一空阱IGFET的柵極介電層的厚度明顯不同于另一這樣的空阱IGFET的柵極介電層厚度；以及
e.這樣一滿阱IGFET的柵極介電層的厚度明顯不同于另一這樣的滿阱IGFET的柵極介電層厚度。
柵極介電層厚度大于另一 IGFET的IGFET通常會操作跨越大于該另一 IGFET的電壓范圍。該IGFET通常會有各種大小的臨界電壓。特別是，通常在多種實施例中，一個空阱IGFET的臨界電壓會明顯小于一個滿阱IGFET。根據(jù)本發(fā)明，這些不同臨界電壓實例中 IGFET的柵極介電層選擇性滿足下面的柵極介電層要求中的至少兩項
a.這樣一空阱IGFET的柵極介電層和這樣一滿阱IGFET的柵極介電層會有約略相同的
厚度；
b.這樣一空阱IGFET的柵極介電層的厚度明顯大于這樣一滿阱IGFET的柵極介電層厚度；以及
c.這樣一滿阱IGFET的柵極介電層的厚度明顯大于這樣一空阱IGFET的柵極介電層厚度。
在臨界電壓差異的條件下，柵極介電層厚度大于另一 IGFET的IGFET再次會操作跨越大于該另一 IGFET的電壓范圍。通常在多種實施例中，IGFET的每一個S/D區(qū)帶會包括主要S/D部，以及較輕度摻雜的橫向S/D延伸區(qū)，其橫向延續(xù)該主要S/D部并且在該IGFET的柵極電極下橫向延伸。 溝道區(qū)帶沿著該上方半導體表面終止于該S/D延伸區(qū)。根據(jù)本發(fā)明，該S/D延伸區(qū)通常會選擇性滿足下面的S/D延伸區(qū)要求中的至少兩項
a.這樣一空阱IGFET的一S/D延伸區(qū)延伸在該上方半導體表面下方的深度會大于該空阱IGFET的另一 S/D延伸區(qū)；
b.這樣一空阱IGFET的每一個S/D延伸區(qū)延伸在該上方半導體表面下方的深度明顯大于這樣一滿阱IGFET的每一個S/D延伸區(qū)；以及
c.這樣一滿阱IGFET的每一個S/D延伸區(qū)延伸在該上方半導體表面下方的深度明顯大于另一這樣的滿阱IGFET的每一個S/D延伸區(qū)。
使用橫向S/D延伸區(qū)，尤其對作為IGFET的漏極的S/D區(qū)帶來說，通常減少熱載流子注入該IGFET的柵極介電層中。這會減少隨著操作時間而產(chǎn)生的非預期得到的臨界電壓漂移。增加S/D延伸區(qū)的深度通常會進一步減少注入該柵極介電層中的熱載流子。臨界電壓漂移從而會進一步減少。應該注意，其它現(xiàn)象也會對IGFET性能造成不利的影響，此半導體制造平臺讓電路設計者在注入該柵極介電層中的熱載流子是主要關注問題時選擇有較深S/D延伸區(qū)的IGFET，并且在對其它現(xiàn)象的關注大于進一步減少注入該柵極介電層之中的熱載流子時選擇有較淺S/D延伸區(qū)的IGFET。同樣地，通常在多種實施例中，IGFET的主體材料區(qū)的袋部會沿著其多個S/D區(qū)帶中的一個延伸到它的溝道區(qū)帶中而且重度摻雜的程度大于該主體材料區(qū)的橫向相鄰材料。 根據(jù)本發(fā)明，這些實施例中的IGFET的該袋部通常會選擇性滿足下面袋部要求中的至少兩項
32a.這樣一空阱IGFET的袋部會讓它的溝道區(qū)帶不對稱于它的S/D區(qū)帶；
b.這樣一空阱IGFET的主體材料區(qū)的另一袋部會沿著它的另一S/D區(qū)帶延伸到它的溝道區(qū)帶中而且重度摻雜的程度大于該主體材料區(qū)的橫向相鄰材料；以及
c.這樣一滿阱IGFET的主體材料區(qū)的另一袋部會沿著它的另一S/D區(qū)帶延伸到它的溝道區(qū)帶中而且重度摻雜的程度大于該主體材料區(qū)的橫向相鄰材料。
袋部的存在，尤其是對作為IGFET的源極的S/D區(qū)帶來說，會有助于防止發(fā)生本體穿通及因而無法經(jīng)由其柵極電極來控制該IGFET的結果。然而，在電流為單向且并不希望降低IGFET跨導的IGFET的漏極處，袋部通常沒有幫助。本發(fā)明的半導體制造平臺可讓電路設計者在不需要高跨導的情況下選擇具有袋部的 IGFET，通常為對稱IGFET，以便降低本體穿通的可能性；并且在電流為單向且需要高跨導的情況下選擇僅有單一袋部的非對稱IGFET，通常為模擬情況。類似于根據(jù)本發(fā)明組態(tài)的前述半導體結構如何包含空阱和滿阱兩種類型的同極性(like-polarity) IGFET，根據(jù)本發(fā)明組態(tài)的半導體結構包含空阱和滿阱兩種類型的互補式IGFET。在互補式IGFET(再次稱為“CIGFET”)結構中，提供了沿著半導體主體的上方表面的一對相反極性的第一 IGFET和第二 IGFET。每一個IGFET都包含該半導體主體的主體材料所組成的溝道區(qū)帶；沿著該上方半導體表面位于該半導體主體之中第一 S/D區(qū)帶和第二 S/D區(qū)帶；覆蓋于該溝道區(qū)帶上的柵極介電層；以及覆蓋于該溝道區(qū)帶上方的柵極介電層上的柵極電極。每一個IGFET的S/D區(qū)帶都會被其溝道區(qū)帶橫向分離。每一個IGFET 的主體材料都會橫向延伸在其兩個S/D區(qū)帶的下方。該第一 IGFET的主體材料是由摻雜著第一導電類型半導體摻雜物的第一主體材料組成，使之成為第一導電類型。因此，該第一 IGFET的S/D區(qū)帶便為第二導電類型。在互補方式中，該第二 IGFET的主體材料是由摻雜著第二導電類型半導體摻雜物的第二主體材料組成，使之成為第二導電類型。因此，該第二 IGFET的S/D區(qū)帶便為第一導電類型。第一導電類型的摻雜物也出現(xiàn)在該第一 IGFET的S/D區(qū)帶中。該第一導電類型摻雜物的濃度(a)在橫向延伸于該第一 IGFET的大部分所有的溝道區(qū)帶和S/D區(qū)帶中每一個的下方的第一子表面主體材料位置處局部達到子表面最大濃度，(b)從該第一子表面主體材料位置處沿著選定的第一垂直位置經(jīng)過由該第一 IGFET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該上方半導體表面時會減小到該子表面最大濃度的最多1/10，(c)從該第一子表面主體材料位置處沿著該選定第一垂直位置移到該第一 IGFET的指定S/D區(qū)帶的pn結，以基本上單調(diào)及基本上無彎折的方式減小。相較于該第一 IGFET的該指定S/D區(qū)帶的pn結的最大深度，該第一子表面主體材料位置會出現(xiàn)在該上方半導體表面下方不超過10倍深的地方。由于這些摻雜的要求，該第一 IGFET為空阱IGFET。第二導電類型的摻雜物同樣出現(xiàn)在該第二 IGFET的S/D區(qū)帶中。該第二導電類型摻雜物的濃度(a)在橫向延伸于該第二 IGFET的大部分所有的溝道區(qū)帶和S/D區(qū)帶中每一個的下方的第二子表面主體材料位置處局部達到子表面最大濃度，及(b)從該第二子表面主體材料位置處沿著任何垂直位置經(jīng)過該第二 IGFET的每一個S/D區(qū)帶向上移到該上方半導體表面時會增大，或減小至大于該子表面最大濃度的1/10。相較于該第二 IGFET的每一個S/D區(qū)帶的pn結的最大深度，該第二子表面主體材料位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方。因為該第二導電類型摻雜物的濃度從該第二子表面主體材料位置處沿著任何垂直位置經(jīng)過該第二 IGFET的每一個S/D區(qū)帶向上移到該上方半導體表面時會增大，或減小至大于該子表面最大濃度的1/10，所以該第二 IGFET為滿阱IGFET。本發(fā)明的半導體制造平臺讓電路設計者選擇互補式空阱IGFET和滿阱IGFET的各種不同特征，類似于同極性空阱IGFET和滿阱IGFET所進行的方式。例如，CIGFET結構中， 空阱IGFET的柵極介電層可選擇為和滿阱IGFET的柵極介電層具有約略相同的厚度或明顯不同的厚度。每一個IGFET的每一個S/D區(qū)帶都可能會有主要S/D部，及較輕度摻雜的橫向S/D延伸區(qū)，其會橫向延續(xù)該主要S/D部且在該IGFET的柵極電極下面橫向延伸。第一主體材料的袋部的重度摻雜程度大于該第一主體材料的橫向相鄰材料，并可能會沿著該空阱IGFET的一個S/D區(qū)帶延伸至其溝道區(qū)帶中。該第一主體材料的袋部通常會使得該空阱IGFET的溝道區(qū)帶不對稱于其S/D區(qū)帶。如果該空阱IGFET也有橫向S/D延伸區(qū)，那么，其另一 S/D區(qū)帶的S/D延伸區(qū)便可能會延伸在該上方半導體表面下方比具有該第一主體材料的袋部的S/D區(qū)帶的S/D延伸區(qū)更深的地方。第二主體材料的袋部的重度摻雜程度大于該第二主體材料的橫向相鄰材料，并可能會沿著該滿阱IGFET的一個S/D區(qū)帶延伸至其溝道區(qū)帶中。該第二主體材料的另一袋部的重度摻雜程度大于該第二主體材料的橫向相鄰材料，并同樣可能會沿著該滿阱IGFET的另一 S/D區(qū)帶延伸至其溝道區(qū)帶中。簡言之，此半導體制造平臺運用空阱區(qū)和滿阱區(qū)給電路設計者提供各式各樣的 IGFET，以便從中選擇用于特定的電路應用。利用空阱區(qū)會達成具有低臨界電壓的高性能非對稱IGFET和高性能對稱IGFET。利用滿阱區(qū)則會達成具有低關閉狀態(tài)漏電流或標稱大小臨界電壓的高性能對稱IGFET。所以，本發(fā)明大幅超越先前技術。


圖1為使用滿阱的現(xiàn)有技術對稱長η溝道IGFET的正面剖視圖。圖2為針對圖1的IGFET，沿著上方半導體表面的凈摻雜物濃度與和溝道中心相隔的縱向距離的函數(shù)關系圖。圖3a與北為針對圖1，7a，及7b的IGFET，在兩種各自不同的阱摻雜條件下，全部摻雜物濃度和沿著穿過該源極/漏極區(qū)帶的虛擬垂直線的深度的函數(shù)關系圖。圖4為使用倒退型空阱的現(xiàn)有技術對稱長η溝道IGFET的正面剖視圖。圖5與6分別為全部摻雜物濃度和沿著穿過圖4的IGFET的縱向中心的虛擬垂直線的深度的函數(shù)的定性與定量關系圖。圖7a與7b分別為現(xiàn)有技術非對稱長η溝道IGFET和非對稱短η溝道IGFET的正面剖視圖。圖fe與8b為針對圖7a及7b各自的IGFET，沿著該上方半導體表面的凈摻雜物濃度與和溝道中心相隔的縱向距離的函數(shù)關系圖。圖9分別為先、現(xiàn)有技術非對稱長η溝道IGFET的正面剖視圖。圖IOa至IOd為制造圖9IGFET的代表步驟的正面剖視圖。圖11. 1至11. 9為根據(jù)本發(fā)明所組態(tài)的CIGFET半導體結構的九個部分各自的正面剖視圖。圖12為圖11. 1的非對稱η溝道IGFET的核心的放大正面剖視圖。
圖13a至13c分別為針對圖12的非對稱η溝道IGFET的個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著該上方半導體表面的縱向距離的函數(shù)關系圖。圖1 至Hc分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET的主要源極部的虛擬垂直線的深度的函數(shù)關系圖。圖1 至15c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET的源極延伸區(qū)的虛擬垂直線的深度的函數(shù)關系圖。圖16a至16c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET的溝道區(qū)帶的虛擬垂直線的深度的函數(shù)關系圖。圖17a至17c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET的漏極延伸區(qū)的虛擬垂直線的深度的函數(shù)關系圖。圖18a至18c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET的主要漏極部的虛擬垂直線的深度的函數(shù)關系圖。圖19a與19b分別為圖11. 1的非對稱η溝道IGFET與非對稱ρ溝道IGFET的核心的變化部分的放大正面剖視圖。圖20a至20c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖19a的非對稱η溝道IGFET的暈環(huán)袋部的虛擬垂直線的深度的函數(shù)關系圖。圖21a至21c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖19a的非對稱η溝道IGFET的源極延伸區(qū)的虛擬垂直線的深度的函數(shù)關系圖。圖2 與2 分別為圖11. 2的延伸型漏極η溝道IGFET與延伸型漏極ρ溝道 IGFET的核心的放大正面剖視圖。圖23a至23c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著分別穿過圖22a的延伸型漏極η溝道IGFET的主要阱區(qū)的一對虛擬垂直線的深度的函數(shù)關系圖。圖2 至2 分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著分別穿過圖22b的延伸型漏極η溝道IGFET的主要阱區(qū)的一對虛擬垂直線的深度的函數(shù)關系圖。圖2 與2 分別為針對圖2 與22b的延伸型漏極η溝道IGFET與延伸型漏極 ρ溝道IGFET的各自制造實施方式，在多個柵極至源極電壓數(shù)值處的線性漏極電流和漏極至源極電壓的函數(shù)關系圖。圖26a與26b分別為針對圖2 與22b的延伸型漏極η溝道IGFET與延伸型漏極 ρ溝道IGFET的各自制造實施方式的擊穿電壓和阱至阱間隔距離的函數(shù)關系圖。圖27為針對圖2 的延伸型漏極η溝道IGFET的實施方式在選定的阱至阱間隔距離處以及針對圖2 的IGFET延伸到零阱至阱間隔距離處的線性漏極電流和漏極至源極電壓的函數(shù)關系圖。圖28a與28b分別為圖22a的延伸型漏極η溝道IGFET與參考延伸型漏極η溝道 IGFET的計算機仿真的剖視圖。圖四分別為圖11. 3的對稱低漏電型η溝道IGFET的核心的放大正面剖視圖。圖30a至30c分別為針對圖四的對稱低漏電型η溝道IGFET的個別摻雜物濃度、 全部摻雜物濃度、及凈摻雜物濃度和沿著該上方半導體表面的縱向距離的函數(shù)關系圖。
圖31a至31c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖四的對稱低漏電型η溝道IGFET的任一源極/漏極區(qū)帶的主要部的虛擬垂直線的深度的函數(shù)關系圖。圖3 至32c分別為個別摻雜物濃度、全部摻雜物濃度、及凈摻雜物濃度和沿著穿過圖四的對稱低漏電型η溝道IGFET的溝道區(qū)帶的虛擬垂直線的深度的函數(shù)關系圖。圖 33a 至 33c,33d. 1 至 33y. l、33d. 2 至 33y. 2,33d. 3 至 33y. 3,33d. 4 至 33y. 4、及 33d. 5至33y. 5為制造根據(jù)本發(fā)明圖11. 1至11. 9的CIGFET半導體結構中圖11. 1至11. 5 描述的五個部分的代表步驟的正面剖視圖。圖33a至33c的步驟應用于圖11. 1至11. 5中全部結構部分。圖33d. 1至33y.l呈現(xiàn)導致圖11. 1的結構部分的進一步步驟。圖33d. 2 至33y. 2呈現(xiàn)導致圖11. 2的結構部分的進一步步驟。圖33d. 3至33y. 3呈現(xiàn)導致圖11. 3 的結構部分的進一步步驟。圖33d. 4至33y. 4呈現(xiàn)導致圖11. 4的結構部分的進一步步驟。 圖33d. 5至33y. 5呈現(xiàn)導致圖11. 5的結構部分的進一步步驟。圖34. 1至34. 3為圖11. 1至11. 3分別所示CIGFET半導體結構部分根據(jù)本發(fā)明所組態(tài)三個變化部分的正面剖視圖。圖3 至35c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖34. 1的非對稱η溝道IGFET的主要源極部和下方源極部的虛擬垂直線的深度的函數(shù)關系圖。圖36a至36c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖34. 1的非對稱η溝道IGFET的主要漏極部和下方漏極部的虛擬垂直線的深度的函數(shù)關系圖。圖37a至37c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖34. 3的對稱低漏電型η溝道IGFET的任一源極/漏極區(qū)帶的主要部和下方部的虛擬垂直線的深度的函數(shù)關系圖。圖38為根據(jù)本發(fā)明所組態(tài)的另一 CIGFET半導體結構的η溝道部分的正面剖視圖。圖39a至39c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖38的非對稱η溝道IGFET的主要源極部的虛擬垂直線的深度的函數(shù)關系圖。圖40a至40c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖38的非對稱η溝道IGFET的源極延伸區(qū)的虛擬垂直線的深度的函數(shù)關系圖。圖41a至41f為根據(jù)本發(fā)明制造圖38的CIGFET的代表步驟的正面剖視圖，它們基本上是從圖331. 1,331. 3以及331. 4的階段開始。圖4 至42c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET的變化的主要源極部的虛擬垂直線的深度的函數(shù)關系圖。圖43a至43c分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET前述變化的溝道區(qū)帶的虛擬垂直線的深度的函數(shù)關系圖。圖4 至Mc分別為個別摻雜物濃度、全部摻雜物濃度、以及凈摻雜物濃度和沿著穿過圖12的非對稱η溝道IGFET前述變化的主要漏極部的虛擬垂直線的深度的函數(shù)關系圖。圖45為根據(jù)本發(fā)明在ρ溝道IGFET (例如圖11. 3、11. 4、或11. 6的ρ溝道IGFET)的柵極介電層中氮濃度和與該柵極介電層的上方表面相隔的正規(guī)化深度的函數(shù)關系圖。圖46a至46g為根據(jù)本發(fā)明生產(chǎn)圖11. 4與11. 5的對稱ρ溝道IGFET的氮化柵極介電層的代表步驟的正面剖視圖，它們是從圖33i. 4以及33i. 5的階段之后所存在的結構處開始。在優(yōu)選的實施例的圖式和說明中會運用相同的組件符號來表示相同或非常相似的項目或多個項目。在含有摻雜物分布關系圖的圖式中，有單撇記號(‘)、雙撇記號(“)、 星號(*)、以及阱號(#)的組件符號數(shù)值部分分別表示其它圖式中相同編號的區(qū)域或位置。 就此來說，在不同摻雜物分布關系圖中相同組件符號數(shù)所表示的曲線有相同的意義。在摻雜物分布關系圖中，“個別”摻雜物濃度的意義為每一個分開引入的η型摻雜物及每一個分開引入的P型摻雜物的單個濃度；而“全部”摻雜物濃度的意義則為全部(或絕對的)η型摻雜物濃度及全部(或絕對的)ρ型摻雜物濃度。摻雜物分布關系圖中的“凈” 摻雜物濃度則為全部η型摻雜物濃度和全部ρ型摻雜物濃度之間的差異。當全部η型摻雜物濃度超過全部P型摻雜物濃度時，該凈摻雜物濃度會被表示為凈“η型”，而當全部ρ型摻雜物濃度超過全部η型摻雜物濃度時，該凈摻雜物濃度則會被表示為凈“P型”。介電層厚度，尤其是柵極介電層的厚度會遠小于許多其它IGFET組件和區(qū)域的維度。為清楚表示介電層，在IGFET的剖視圖中通常會放大它們的厚度。在某一實施例中，半導體區(qū)域的導電類型取決于在單組摻雜物引入條件下(也就是，基本上在單摻雜操作中)被引入至該區(qū)域中的半導體摻雜物，且該區(qū)域中的摻雜物濃度會從一個通用摻雜等級(舉例來說，由“P”或“η”表示的中等等級)改變成另一通用摻雜物等級(舉例來說，由“P-”或“η-”表示的輕度等級)，該區(qū)域中位于兩個摻雜等級處的部分通常會以點狀線來表示。IGFET的剖視圖中的點虛線代表該垂直摻雜物分布關系圖中的摻雜物分布位置。IGFET剖視圖中的最大摻雜物濃度則是由含有縮寫“MAX”的雙點虛線來表不。為方便起見，圖11. 3至11. 9中對稱IGFET的柵極電極全部顯示為相同長度，盡管如下面給定的溝道長度數(shù)值所示，圖U. 4,11. 5、及11. 7至11. 9中的IGFET的溝道長度通常會遠大于圖11. 3與11. 6的IGFET溝道長度。代表制造過程中某步驟的圖中的組件符號末端的字母“P”表示代表該制造過程的后期階段(包含最終階段在內(nèi))的圖中某一區(qū)域的前驅(qū)物，而在該后期階段圖中“P”前面的組件符號部分便是表示該區(qū)域。
具體實施例方式
內(nèi)容清單
A.參考符號和其它預備信息
B.適用于混合信號應用的互補式IGFET結構
C.阱結構和摻雜特征
D.非對稱高電壓IGFET
Dl.非對稱高電壓η溝道IGFET的結構
D2.非對稱高電壓η溝道IGFET的源極/漏極延伸區(qū)
D3.非對稱高電壓η溝道IGFET的源極/漏極延伸區(qū)中不同的摻雜物D4.非對稱高電壓η溝道IGFET中的摻雜物分布
D5.非對稱高電壓ρ溝道IGFET的結構
D6.非對稱高電壓ρ溝道IGFET的源極/漏極延伸區(qū)
D7.非對稱高電壓ρ溝道IGFET的源極/漏極延伸區(qū)中不同的摻雜物
D8.非對稱高電壓ρ溝道IGFET中的摻雜物分布
D9.非對稱高電壓IGFET的共同特性
D10.非對稱高電壓IGFET的性能優(yōu)點
Dll.具有經(jīng)特殊裁制暈環(huán)袋部的非對稱高電壓IGFET
Ε.延伸型漏極IGFET
El.延伸型漏極η溝道IGFET的結構
Ε2.延伸型漏極η溝道IGFET中的摻雜物分布
Ε3.延伸型漏極η溝道IGFET的操作物理性
Ε4.延伸型漏極ρ溝道IGFET的結構
Ε5.延伸型漏極ρ溝道IGFET中的摻雜物分布
Ε6.延伸型漏極ρ溝道IGFET的操作物理性
Ε7.延伸型漏極IGFET的共同特性
Ε8.延伸型漏極IGFET的性能優(yōu)點
Ε9.具有經(jīng)特殊裁制暈環(huán)袋部的延伸型漏極IGFET
F.對稱低電壓低漏電IGFET
Fl.對稱低電壓低漏電η溝道IGFET的結構 F2.對稱低電壓低漏電η溝道IGFET中摻雜物分布 F3.對稱低電壓低漏電ρ溝道IGFET
G.對稱低電壓低臨界電壓IGFET
H.標稱臨界電壓大小的對稱高電壓IGFET
I.標稱臨界電壓大小的對稱低電壓IGFET J.對稱高電壓低臨界電壓IGFET
K.對稱原生(native)低電壓η溝道IGFET
L.對稱原生高電壓η溝道IGFET
Μ.大體上可應用于全部現(xiàn)有IGFET的信息
N.適用于混合信號應用的互補式IGFET結構的制造
Ni.通用制造信息
Ν2.阱構成
Ν3.柵極構成
Ν4.源極/漏極延伸區(qū)和暈環(huán)袋部的構成
Ν5.柵極側壁間隔部和源極/漏極區(qū)帶主要部的構成
Ν6.最終處理
Ν7. ρ型深源極/漏極延伸區(qū)摻雜物的明顯斜向植入
Ν8.非對稱IGFET的源極/漏極延伸區(qū)中不同摻雜物的植入
Ν9.具有經(jīng)特殊裁制暈環(huán)袋部的非對稱IGFET的構成0.垂直緩變源極-主體結和漏極-主體結
P.具有經(jīng)多重植入源極延伸區(qū)的非對稱IGFET
Pl.具有經(jīng)多重植入源極延伸區(qū)的非對稱η溝道IGFET的結構
Ρ2.具有經(jīng)多重植入源極延伸區(qū)的非對稱η溝道IGFET的制造
Q.源極-主體結和漏極-主體結下面的低突變(hypoabrupt)垂直摻雜物輪廓
R.氮化柵極介電層
Rl.氮化柵極介電層中的垂直氮濃度輪廓 R2.氮化柵極介電層的制造 S.變化例
A.參考符號和其它預備信息
下文及圖中運用的組件符號具有下面的意義，形容詞“線性(lineal) ”表示每單位 IGFET寬度
權利要求
1.一種半導體結構，包括具有上方表面的半導體主體的主體材料的第一阱區(qū)和第二阱區(qū)，該主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型；以及與位于沿著半導體主體的上方半導體表面中的第一導電類型相反的第二導電類型的第一區(qū)帶和第二區(qū)帶，該第一阱區(qū)和第二阱區(qū)分別延伸在第一區(qū)帶和第二區(qū)帶的下方并且分別交會該第一區(qū)帶和第二區(qū)帶，以便分別和該第一區(qū)帶和第二區(qū)帶形成第一 Pn結與第二 Pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度，(b)該第一導電類型的摻雜物會出現(xiàn)在兩個區(qū)帶中且所具有的濃度會在各自的第一子表面最大濃度位置及第二子表面最大濃度位置處局部達到第一子表面最大濃度和第二子表面最大濃度，該最大濃度位置分別位于該第一阱區(qū)和第二阱區(qū)中且分別橫向延伸在該第一區(qū)帶和第二區(qū)帶的下方，(c)相較于該第一 pn結與第二 pn結的最大深度，該第一子表面最大濃度位置及第二子表面最大濃度位置會分別出現(xiàn)在該主體的上方表面下方不超過10倍深的地方，且(d) 該第一導電類型的摻雜物的濃度會(i)從該第一子表面最大濃度位置處沿著選定第一垂直位置經(jīng)該第一區(qū)帶向上移到該主體的上方表面時減小到該第一子表面最大濃度的最多 1/10，(ii)從該第一子表面最大濃度位置處沿著該第一垂直位置移到該第一 pn結時以基本上單調(diào)的方式減小至大于該第一子表面最大濃度的1/10，且(iii)從該第二子表面最大濃度位置處沿著選定第二垂直位置經(jīng)由該第二區(qū)帶向上移到該主體的上方表面時達到至少一額外的子表面最大濃度。
2.根據(jù)權利要求1所述結構，其中所述第一導電類型的摻雜物的濃度從該第一子表面最大濃度位置處沿著該第一垂直位置移到該第一 Pn結時也會以基本上無彎折方式減小。
3.根據(jù)權利要求1所述結構，其中所述第一導電類型的摻雜物的濃度從該第一子表面最大濃度位置處沿著該第一垂直位置經(jīng)由該第一區(qū)帶移到該主體的上方表面時減小到該第一子表面最大濃度的最多1/20。
4.根據(jù)權利要求1所述結構，其中所述第一導電類型的摻雜物的濃度從該第一pn結處沿著該第一垂直位置移到與該主體的上方表面相隔不超過該第一 Pn結的最大深度的20% 的位置點時以基本上單調(diào)方式減小。
5.根據(jù)權利要求1所述結構，其中在從該第一子表面最大濃度位置處向下移到該第一 pn結的最大深度的10倍深度處時，所述第一子表面最大濃度實質(zhì)上為該第一導電類型的摻雜物的濃度中僅有的局部子表面最大值。
6.根據(jù)權利要求1所述結構，其中所述第一導電類型的摻雜物的濃度會沿著該第一垂直位置在該第一子表面最大濃度位置下方的另一子表面最大濃度位置處達到另一子表面最大濃度。
7.根據(jù)權利要求6所述結構，其中所述第一子表面最大濃度與另一子表面最大濃度分別由該第一導電類型的主要半導體摻雜物與另一半導體摻雜物所產(chǎn)生；以及所述第一導電類型的另一摻雜物會讓該第一導電類型的摻雜物的濃度在小于該第一子表面最大濃度深度的任何深度處增加不超過25%。
8.根據(jù)權利要求7所述結構，其中相較于該第一pn結的最大深度，所述另一子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方。
9.根據(jù)權利要求1至8項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第二子表面最大濃度位置處沿著該第二垂直位置經(jīng)由該第二區(qū)帶向上移到該主體的上方表面時會增大，或減小至大于該第二子表面最大濃度的1/10。
10.根據(jù)權利要求9所述結構，其中所述第一導電類型的摻雜物的濃度在該第二垂直位置中每一個額外子表面濃度最大值深度處會沿著該第一垂直位置以大部分單調(diào)方式來改變。
11.一種包括多個同極性場效應晶體管(FET)的結構，其包含至少一第一FET與至少一第二 FET，在半導體主體的上方表面中具有該FET，該半導體主體的主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型，每一個FET都包括該主體材料的區(qū)域的溝道區(qū)帶；第一和第二源極/漏極(S/D)區(qū)帶，其沿著半導體主體的上方表面而位于半導體主體中、被該溝道區(qū)帶橫向分離，且作為和第一導電類型相反的第二導電類型以便和該主體材料區(qū)域形成各自的pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度， (b)該主體材料區(qū)域會橫向延伸在兩個S/D區(qū)帶的下方，及(c)第一導電類型的摻雜物會出現(xiàn)在兩個S/D區(qū)帶中且濃度會在主要子表面最大濃度位置處局部達到主要子表面最大濃度，該主要子表面位置會橫向延伸在大部分的所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方，及(d)相較于每一個S/D區(qū)帶的pn結的最大深度，該主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；柵極介電層，其上覆該溝道區(qū)帶；以及柵極電極，其上覆該溝道區(qū)帶之上的柵極介電層，其中所述第一導電類型的摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到該每個第一 FET的主要子表面最大濃度的最多1/10，(ii)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小至大于該第一 FET的主要子表面最大濃度的1/10，及(iii)在每一個第二 FET 的主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度， 使得該第二 FET的每一個額外子表面最大濃度會出現(xiàn)在額外的子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方。
12.根據(jù)權利要求11所述結構，其中所述第一導電類型的摻雜物的濃度從這樣一第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定 S/D區(qū)帶的pn結時也以基本上無彎折方式減小。
13.根據(jù)權利要求11所述結構，其中所述第一導電類型的摻雜物的濃度從該第一FET 的主要子表面最大濃度位置處沿著第一 FET的選定垂直位置經(jīng)由該第一 FET的指定S/D 區(qū)帶移到該主體的上方表面時減小到這樣一第一 FET的主要子表面最大濃度位置的最多 1/20。
14.根據(jù)權利要求11所述結構，其中所述第一導電類型的摻雜物的濃度從這樣一第一 FET的指定S/D區(qū)帶的pn結處沿著該第一 FET的選定垂直位置移到與該主體的上方表面相隔不超過該第一 FET的指定S/D區(qū)帶的pn結最大深度的20%的位置點時會以基本上單調(diào)方式減小。
15.根據(jù)權利要求11所述結構，其中在從該第一FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置向下移到該第一 FET的指定S/D區(qū)帶的pn結最大深度的10 倍深度處時，所述這樣一第一 FET的主要子表面最大濃度實質(zhì)上為該第一導電類型的摻雜物的濃度中僅有的局部子表面最大值。
16.根據(jù)權利要求11所述結構，其中所述第一導電類型的摻雜物的濃度會在另一子表面最大濃度位置處達到另一子表面最大濃度，其位于這樣一第一 FET的主要子表面最大濃度位置的下方并且橫向延伸在其大部分所有溝道區(qū)帶的下方。
17.根據(jù)權利要求16所述結構，其中所述第一 FET的主要子表面最大濃度與另一子表面最大濃度分別由該第一導電類型的主要半導體摻雜物與另一半導體摻雜物所產(chǎn)生；以及所述第一導電類型的另一摻雜物會讓該第一導電類型的摻雜物的濃度在小于該第一 FET的主要子表面最大濃度深度的任何深度處增加不超過25%。
18.根據(jù)權利要求17所述結構，其中所述第一導電類型的另一摻雜物會讓該第一導電類型的摻雜物的濃度在小于該第一 FET的主要子表面最大濃度的深度的任何深度處增加不超過10%。
19.根據(jù)權利要求17所述結構，其中相較于該第一FET的每一個S/D區(qū)帶的pn結的最大深度，所述第一 FET的另一子表面最大濃度會出現(xiàn)在該主體的上方表面下方不超過10 倍深的地方。
20.根據(jù)權利要求11所述結構，其中相較于該FET的每一個S/D區(qū)帶的pn結的最大深度，所述每一個FET的主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過 5倍深的地方。
21.根據(jù)權利要求11所述結構，其中所述FETs中一FET的柵極介電層具有下方柵極電介質(zhì)表面與上方柵極電介質(zhì)表面，具有平均柵極電介質(zhì)厚度，并且包括半導體材料、氧、 以及處于柵極電介質(zhì)氮濃度的氮，(i)當上方柵極電介質(zhì)表面下方的正規(guī)化深度在不超過 0. 2的正規(guī)化最大氮濃度深度數(shù)值處時，該柵極電介質(zhì)氮濃度會在該指定FET的柵極介電層中的最大氮濃度位置中達到至6xl021個原子/cm3的最大濃度，以及(ii)當該正規(guī)化深度在高達0. 9的較高數(shù)值處時，該柵極電介質(zhì)氮濃度會下降至IxlO2ci個原子/cm3，該正規(guī)化深度為該上方柵極電介質(zhì)表面下方的真實深度除以該平均柵極電介質(zhì)厚度。
22.根據(jù)權利要求21所述結構，其中所述FET為ρ溝道 Τ。
23.根據(jù)權利要求11至22項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第二FET的主要子表面最大濃度位置處沿著該第二FET的選定垂直位置經(jīng)由該第二 FET的任一 S/D區(qū)帶向上移到該主體的上方表面時會增大，或減小至大于這樣一第二FET的主要子表面最大濃度的1/10。
24.根據(jù)權利要求23所述結構，其中所述第一導電類型的摻雜物的濃度在這樣一第二 FET的選定垂直位置中每一個額外子表面濃度最大值的深度處會沿著這樣一個第一 FET的選定垂直位置以大部分單調(diào)的方式來改變。
25.—種包括多個同極性場效應晶體管(FET)的結構，其包含至少一第一FET與至少一第二 FET，在半導體主體的上方表面中具有該FET，該半導體主體的主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型，每一個FET都包括該主體材料的區(qū)域的溝道區(qū)帶；第一和第二源極/漏極(S/D)區(qū)帶，其沿著半導體主體的上方表面位于半導體主體中， 被溝道區(qū)帶橫向分離，且作為和第一導電類型相反的第二導電類型以便和該主體材料區(qū)域形成各自的pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度，(b)該主體材料區(qū)域會橫向延伸在兩個S/D區(qū)帶的下方，及(c)第一導電類型的摻雜物會出現(xiàn)在兩個S/D區(qū)帶中且濃度會在主要子表面最大濃度位置處局部達到主要子表面最大濃度，該主要子表面最大濃度位置會橫向延伸在大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方及(d)相較于每一個S/D區(qū)帶的pn結的最大深度，該主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；柵極介電層，其上覆該溝道區(qū)帶；以及柵極電極，其上覆該溝道區(qū)帶之上的柵極介電層，其中該第一導電類型的摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定的垂直位置經(jīng)由第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到這樣一第一 FET的主要子表面最大濃度的最多1/10，(ii)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的該主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得該第二 FET的每一個額外子表面最大濃度會出現(xiàn)在額外的子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方，其中該柵極介電層選擇性的滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；b.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；c.這樣一第二FET的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層；d.這樣一第一FET的柵極介電層的厚度明顯不同于另一這樣一第一 FET的柵極介電層；和e.這樣一第二FET的柵極介電層的厚度明顯不同于另一這樣一第二 FET的柵極介電層。
26.根據(jù)權利要求25所述結構，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少三個。
27.根據(jù)權利要求25所述結構，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少四個。
28.根據(jù)權利要求25所述結構，其中所述柵極介電層會滿足所有該柵極介電層要求。
29.根據(jù)權利要求25所述結構，其中所述FET中一FET的柵極介電層具有下方柵極電介質(zhì)表面與上方柵極電介質(zhì)表面，具有平均柵極電介質(zhì)厚度，且包括半導體材料、氧、以及處于柵極電介質(zhì)氮濃度的氮，(i)當上方柵極電介質(zhì)表面下方的正規(guī)化深度在不超過0.2 的正規(guī)化最大氮濃度深度數(shù)值處時，該柵極電介質(zhì)氮濃度會在該柵極介電層中的最大氮濃度位置中達到至6xl021個原子/cm3的最大濃度，以及(ii)當該正規(guī)化深度在高達 0. 9的較高數(shù)值處時，該柵極電介質(zhì)氮濃度會下降至IxlO^1個原子/cm3，該正規(guī)化深度為該上方柵極電介質(zhì)表面下方的真實深度除以該平均柵極電介質(zhì)厚度。
30.根據(jù)權利要求四所述結構，其中所述FET為ρ溝道FET。
31.根據(jù)權利要求25至30項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時會減小至大于每個第一 FET的主要子表面最大濃度的1/10。
32.—種包括多個同極性場效應晶體管( Τ)的結構，其包含至少一第一FET與至少一第二 FET，在半導體主體的上方表面中具有該FET，該半導體主體的主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型，每一個FET都包括該主體材料的區(qū)域的溝道區(qū)帶；第一和第二源極/漏極(S/D)區(qū)帶，其沿著半導體主體的上方表面位于半導體主體中、 被該溝道區(qū)帶橫向分離，且作為和第一導電類型相反的第二導電類型，以便和該主體材料區(qū)域形成各自的Pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度， (b)該主體材料區(qū)域會橫向延伸在兩個S/D區(qū)帶的下方，及(c)第一導電類型的摻雜物會出現(xiàn)在兩個S/D區(qū)帶中而且濃度會在主要子表面最大濃度位置處局部達到主要子表面最大濃度，該主要子表面最大濃度位置會橫向延伸在大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方及(d)相較于每一個S/D區(qū)帶的pn結的最大深度，該主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；柵極介電層，其上覆該溝道區(qū)帶；以及柵極電極，其上覆該溝道區(qū)帶之上的柵極介電層，其中該第一導電類型的摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定的垂直位置經(jīng)由第一 FET的該S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET的主要子表面最大濃度的最多1/10，(ii)從該第一 FET的該主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)的方式減小，及(iii)在每一個第二 FET的該主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得該第二 FET的每一個額外子表面最大濃度會出現(xiàn)在一額外的子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶上方且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方，其中有多個實例下，一第一 FET的臨界電壓的大小遠小于一第二 FET的臨界電壓，且這些實例中的FET的柵極介電層選擇性滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；b.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；和c.這樣一第二FET的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層。
33.根據(jù)權利要求32所述結構，其中這些實例中所述FET的柵極介電層會滿足所有該柵極介電層要求。
34.根據(jù)權利要求32所述結構，其中所述FETs中一FET的柵極介電層具有下方柵極電介質(zhì)表面與上方柵極電介質(zhì)表面，具有平均柵極電介質(zhì)厚度，且包括半導體材料、氧、以及處于柵極電介質(zhì)氮濃度的氮，(i)當該上方柵極電介質(zhì)表面下方的正規(guī)化深度在不超過 0. 2的正規(guī)化最大氮濃度深度數(shù)值處時，該柵極電介質(zhì)氮濃度會在該柵極介電層中的最大氮濃度位置中達到hlO21至6xl021個原子/cm3的最大濃度，及(ii)當該正規(guī)化深度在高達0. 9的較高數(shù)值處時，該柵極電介質(zhì)氮濃度會下降至IxlO2ci個原子/cm3，該正規(guī)化深度為該上方柵極電介質(zhì)表面下方的真實深度除以該平均柵極電介質(zhì)厚度。
35.根據(jù)權利要求32至34項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時減小至大于每個第一 FET的主要子表面最大濃度的1/10。
36.一種包括多個同極性場效應晶體管(FET)的結構，其包含至少一第一FET與至少一第二 FET，在半導體主體的上方表面中具有該FET，該半導體主體的主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型，每一個FET都包括該主體材料的區(qū)域的溝道區(qū)帶；第一和第二源極/漏極(S/D)區(qū)帶，其位于沿著它的上方表面的半導體主體中，被該溝道區(qū)帶橫向分離，且作為和第一導電類型相反的第二導電類型以便和該主體材料區(qū)域形成各自的pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度，(b)該主體材料區(qū)域會橫向延伸在兩個S/D區(qū)帶的下方，及(c)第一導電類型的摻雜物會出現(xiàn)在兩個 S/D區(qū)帶中而且濃度會在主要子表面最大濃度位置處局部達到主要子表面最大濃度，該主要子表面最大濃度位置會橫向延伸在大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方及(d)相較于每一個S/D區(qū)帶的pn結的最大深度，該主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；柵極介電層，其上覆該溝道區(qū)帶；以及柵極電極，其上覆該溝道區(qū)帶上的柵極介電層，其中該第一導電類型的摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET 的主要子表面最大濃度的最多1/10，(ii)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得該第二 FET的每一個額外子表面最大濃度會出現(xiàn)在一額外的子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶上方且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方，其中有多個實例下，F(xiàn)ET的每一個S/D區(qū)帶包括主要S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)橫向接續(xù)該主要S/D部且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶沿著該主體的上方表面終止于其S/D延伸區(qū)，且這些實例中的該FET的 S/D延伸區(qū)會選擇性地滿足下面S/D延伸區(qū)要求中的至少兩個a.這樣一第一FET的一 S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一 FET的另 — S/D延伸區(qū)更深的地方；b.這樣一第一FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于這樣一第二 FET的每一個S/D延伸區(qū)；和c.這樣一第二FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于另一這樣一第二 FET的每一個S/D延伸區(qū)。
37.根據(jù)權利要求36所述結構，其中在這些實例中所述的FET的S/D延伸區(qū)會滿足所有該S/D延伸區(qū)的要求。
38.根據(jù)權利要求36所述結構，其中所述柵極介電層會選擇性滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；b.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；c.這樣一第二FET的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層；d.這樣一第一FET的柵極介電層的厚度明顯不同于另一這樣一第一 FET的柵極介電層；以及e.這樣一第二FET的柵極介電層的厚度明顯不同于另一這樣一第二 FET的柵極介電層。
39.根據(jù)權利要求38所述結構，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少三個。
40.根據(jù)權利要求38所述結構，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少四個。
41.根據(jù)權利要求36至40項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著第一 FET的選定垂直位置移到該第一 FET 的指定S/D區(qū)帶的pn結時減小至大于每個第一 FET的主要子表面最大濃度的1/10。
42.一種包括多個同極性場效應晶體管(FET)的結構，其包含至少一第一FET與至少一第二 FET，在半導體主體的上方表面中具有該FET，該半導體主體的主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型，每一個FET都包括該主體材料的區(qū)域的溝道區(qū)帶；第一和第二源極/漏極(S/D)區(qū)帶，其沿著半導體主體的上方表面位于半導體主體中， 被該溝道區(qū)帶橫向分離，且作為和第一導電類型相反的第二導電類型以便和該主體材料區(qū)域形成各自的pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度，(b) 該主體材料區(qū)域會橫向延伸在兩個S/D區(qū)帶的下方，及(c)第一導電類型的摻雜物會出現(xiàn)在兩個S/D區(qū)帶中且濃度會在主要子表面最大濃度位置處局部達到主要子表面最大濃度， 該主要子表面最大濃度位置會橫向延伸在大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方及(d)相較于每一個S/D區(qū)帶的pn結的最大深度，該主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；柵極介電層，其上覆該溝道區(qū)帶；以及柵極電極，其上覆該溝道區(qū)帶上的柵極介電層，其中該第一導電類型的摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET 的主要子表面最大濃度的最多1/10，(ii)從該第一FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的該主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得該第二 FET的每一個額外子表面最大濃度會出現(xiàn)在額外的子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶上方且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方，其中有多個實例下，F(xiàn)ET的主體材料區(qū)域的袋部會沿著其第一 S/D區(qū)帶延伸至其溝道區(qū)帶中，且摻雜程度重過該主體材料區(qū)域的橫向相鄰材料，且這些實例中的FET的袋部會選擇性滿足下面袋部要求中的至少兩個a.這樣一第一FET的袋部會讓其溝道區(qū)帶相對于其S/D區(qū)帶非對稱；b.這樣一第一FET的主體材料區(qū)域的另一袋部會沿著其第二 S/D區(qū)帶延伸至其溝道區(qū)帶，而且摻雜程度重過該主體材料區(qū)域的橫向相鄰材料；和c.這樣一第二FET的主體材料區(qū)域的另一袋部會沿著其第二 S/D區(qū)帶延伸至其溝道區(qū)帶，而且摻雜程度重過該主體材料區(qū)域的橫向相鄰材料。
43.根據(jù)權利要求42所述結構，其中這些實例中所述的FET的袋部會滿足所有該袋部的要求。
44.根據(jù)權利要求42所述結構，其中有多個實例下，F(xiàn)ET的每一個S/D區(qū)帶包括主要S/ D部以及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)，且這些實例中的FET的S/D延伸區(qū)會選擇性滿足下面S/D延伸區(qū)要求中的至少兩個a.這樣一第一FET的一 S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一 FET的另一 S/D延伸區(qū)中更深的地方；b.這樣一第一FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于這樣一第二 FET的每一個S/D延伸區(qū)；以及c.這樣一第二FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于另一這樣一第二 FET的每一個S/D延伸區(qū)。
45.根據(jù)權利要求44所述結構，其中這些實例中的所述FET的S/D延伸區(qū)會滿足所有該S/D延伸區(qū)要求。
46.根據(jù)權利要求42所述結構，其中所述柵極介電層會選擇性滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；b.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；c.這樣一第二FET的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層；d.這樣一第一FET的柵極介電層的厚度明顯不同于另一這樣一第一 FET的柵極介電層；以及e.這樣一第二FET的柵極介電層的厚度明顯不同于另一這樣一第二 FET的柵極介電層。
47.根據(jù)權利要求46所述結構，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少三個。
48.根據(jù)權利要求46所述結構，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少四個。
49.根據(jù)權利要求46所述結構，其中有多個實例下，F(xiàn)ET的每一個S/D區(qū)帶都包括主要 S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部并且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)，且這些實例中的FET的S/D延伸區(qū)會選擇性滿足下面S/D延伸區(qū)要求中的至少兩個a.這樣一第一FET的一 S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一 FET的另一S/D延伸區(qū)中更深的地方；b.這樣一第一FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于這樣一第二 FET的每一個S/D延伸區(qū)；以及c.這樣一第二FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于另一這樣一第二 FET的每一個S/D延伸區(qū)。
50.根據(jù)權利要求42至49項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著第一 FET的選定垂直位置移到該第一 FET 的指定S/D區(qū)帶的pn結時減小至大于每個第一 FET的主要子表面最大濃度的1/10。
51.一種包括多個同極性場效應晶體管(FET)的結構，其包含至少一第一FET與至少一第二 FET，在半導體主體的上方表面中具有該FET，該半導體主體的主體材料會被第一導電類型的半導體摻雜物摻雜，以便成為第一導電類型，每一個FET都包括該主體材料的區(qū)域的溝道區(qū)帶；第一和第二源極/漏極(S/D)區(qū)帶，其沿著半導體主體的上方表面位于半導體主體中， 被該溝道區(qū)帶橫向分離，且作為和第一導電類型相反的第二導電類型以便和該主體材料區(qū)域形成各自的pn結，使得(a)每一個pn結會在該主體的上方表面下方抵達最大深度，(b) 該主體材料區(qū)域會橫向延伸在兩個S/D區(qū)帶的下方，及(c)第一導電類型的摻雜物會出現(xiàn)在兩個S/D區(qū)帶中而且濃度會在主要子表面最大濃度位置處局部達到主要子表面最大濃度，該主要子表面最大濃度位置會橫向延伸在大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方及(d)相較于每一個S/D區(qū)帶的pn結的最大深度，該主要子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；柵極介電層，其上覆該溝道區(qū)帶；以及柵極電極，其上覆該溝道區(qū)帶上的柵極介電層，其中該第一導電類型的摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET 的主要子表面最大濃度的最多1/10，(ii)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得該第二 FET的每一個額外子表面最大濃度會出現(xiàn)在額外的子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶上方且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方，其中該FET 會選擇性滿足下面組合要求中的至少一個a.這樣一第一FET的臨界電壓大小遠小于這樣一第二 Τ，而且該第一 FET的柵極介電層的厚度遠大于該第二 FET的柵極介電層；b.這樣一第一FET的臨界電壓大小遠小于這樣一第二 FET，而且該第一 FET的柵極介電層的厚度遠小于該第二 FET的柵極介電層；c.這樣一第一FET的臨界電壓大小遠小于這樣一第二 FET，而且此兩個第一 FET與第二FET的柵極介電層的厚度遠大于另一這樣的FET的柵極介電層；d.這樣一第一FET的臨界電壓大小遠小于這樣一第二 FET，而且此兩個第一 FET與第二 FET的柵極介電層的厚度遠小于另一這樣的FET的柵極介電層；e.這樣一第一FET的臨界電壓大小遠小于各自臨界電壓大小明顯不同的兩個此種第二 FET中的每一個第二 FET，而且該第一 FET的柵極介電層的厚度遠大于該第二 FET中每一個第二 FET的柵極介電層；和f.這樣一第一FET的臨界電壓大小遠小于各自臨界電壓大小明顯不同的兩個此種第二FET中的每一個第二FET，而且每一個這樣的三個FET的柵極介電層的厚度遠小于另一這樣的FET中的柵極介電層。
52.根據(jù)權利要求51所述結構，其中所述FET會選擇性滿足該組合要求中的至少兩個。
53.根據(jù)權利要求51所述結構，其中所述FET會選擇性滿足該組合要求中的至少三個。
54.根據(jù)權利要求51所述結構，其中所述FET會選擇性滿足該組合要求中的至少四個。
55.根據(jù)權利要求51所述結構，其中所述FET會選擇性滿足該組合要求中的至少五個。
56.根據(jù)權利要求51所述結構，其中所述FET會滿足所有組合要求。
57.根據(jù)權利要求51至56項中任一所述結構，其中所述第一導電類型的摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著第一 FET的選定垂直位置移到該第一 FET 的指定S/D區(qū)帶的pn結時減小至大于每個第一 FET的主要子表面最大濃度的1/10。
58.一種結構，包括被設置在半導體主體上方表面中的一對相反極性的第一與第二場效應晶體管(FET)，每一個FET都包括(i)該半導體主體的主體材料的溝道區(qū)帶，(ii)第一和第二源極/漏極(S/D)區(qū)帶，其沿著半導體主體的上方表面位于半導體主體中，被該溝道區(qū)帶橫向分離，并且和該主體材料形成各自的Pn結，使得每一個pn結會在該主體的上方表面下方抵達最大深度且讓該主體材料橫向延伸在兩個S/D區(qū)帶的下方，(iii)柵極介電層， 其上覆該溝道區(qū)帶；及(iv)柵極電極，其上覆該溝道區(qū)帶上的柵極介電層，其中該第一 FET的主體材料是由被第一導電類型的半導體摻雜物摻雜的第一主體材料所構成，以便成為第一導電類型，而該第一 FET的S/D區(qū)帶則是與第一導電類型相反的第二導電類型；該第二 FET的主體材料是由被第二導電類型的半導體摻雜物摻雜的第二主體材料所構成，以便成為第二導電類型，而該第二 FET的S/D區(qū)帶則為第一導電類型；該第一導電類型的摻雜物也出現(xiàn)在該第一 FET的S/D區(qū)帶中而且濃度會(a)在第一子表面主體材料位置處局部達到子表面濃度最大值，該第一子表面主體材料位置會橫向延伸在該第一 FET的大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方，(b)從該第一子表面主體材料位置處沿著選定第一垂直位置經(jīng)由第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到第一子表面主體材料位置處的子表面最大濃度的最多1/10， 及(c)從第一子表面主體材料位置處沿著該選定第一垂直位置移到該第一 FET的指定S/D 區(qū)帶的Pn結時以基本上單調(diào)及基本上無彎折方式減小；相較于第一 FET的指定S/D區(qū)帶的pn結的最大深度，該第一子表面主體材料位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方；該第二導電類型的摻雜物也會出現(xiàn)在該第二 FET的S/D區(qū)帶中而且濃度會(a)在第二子表面主體材料位置處局部達到子表面濃度最大值，該第二子表面主體材料位置會橫向延伸在該第二 FET的大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方(b)從該第二子表面主體材料位置處沿著任何垂直位置經(jīng)由第二 FET的每一個S/D區(qū)帶向上移到該主體的上方表面時增大，或減小至大于第二子表面主體材料位置處的子表面最大濃度的1/10 ；以及相較于第二 FET的每一個S/D區(qū)帶的pn結的最大深度，該第二子表面主體材料位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方。
59.根據(jù)權利要求58所述結構，其中所述第一導電類型的摻雜物的濃度從該第一子表面主體材料位置處沿著該選定第一垂直位置經(jīng)由第一 FET的指定S/D區(qū)帶移到該主體的上方表面時減小到第一子表面主體材料位置處的子表面最大濃度的最多1/20。
60.根據(jù)權利要求59所述結構，其中所述第一導電類型的摻雜物的濃度從該第一FET 的指定S/D區(qū)帶的pn結處沿著該選定第一垂直位置移到與該主體的上方表面相隔不超過該第一 FET的指定S/D區(qū)帶的pn結的最大深度的20%的位置點時會以基本上單調(diào)方式減小。
61.根據(jù)權利要求58所述結構，其中所述第一FET的柵極介電層的厚度遠大于該第二 FET的柵極介電層。
62.根據(jù)權利要求58所述結構，其中所述第一FET的柵極介電層和第二 FET的柵極介電層有約略相同的厚度。
63.根據(jù)權利要求58所述結構，其中所述第二FET的柵極介電層的厚度遠大于該第一 FET的柵極介電層。
64.根據(jù)權利要求58所述結構，其中所述每一個FET的每一個S/D區(qū)帶都包括主要S/ D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要 S/D部并且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)。
65.根據(jù)權利要求58所述結構，其中所述第一主體材料中摻雜程度重過該第一主體材料的橫向相鄰材料的袋部會沿著該第一 FET的第一 S/D區(qū)帶延伸到其溝道區(qū)帶中。
66.根據(jù)權利要求65所述結構，其中所述第一主體材料的袋部會讓該第一FET的溝道區(qū)帶相對于其S/D區(qū)帶非對稱。
67.根據(jù)權利要求66所述結構，其中該第一 FET的每一個S/D區(qū)帶都包括主要S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部并且橫向延伸在該第一 FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)；以及該第一 FET的第二 S/D區(qū)帶的S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一 FET的第一 S/D區(qū)帶的S/D延伸區(qū)更深的地方。
68.根據(jù)權利要求58所述結構，其中所述第二主體材料中摻雜程度重過該第二主體材料的橫向相鄰材料的袋部會沿著該第二 FET的第一 S/D區(qū)帶延伸到其溝道區(qū)帶中。
69.根據(jù)權利要求58所述結構，其中所述第二主體材料中摻雜程度重過該第二主體材料的橫向相鄰材料的另一袋部會沿著該第二 FET的第二 S/D區(qū)帶延伸到其溝道區(qū)帶中。
70.一種制造半導體結構的方法，該方法包括將第一導電類型的半導體摻雜物引入半導體主體的一對部分中以定義第一阱區(qū)和第二阱區(qū)，使得每一個阱區(qū)都成為第一導電類型；以及將和第一導電類型相反的第二導電類型的半導體摻雜物引入至該半導體主體的一對部分中以分別定義該第二導電類型的第一區(qū)帶和第二區(qū)帶，使得在完成該結構的制造后， (a)該第一阱區(qū)和第二阱區(qū)會分別和該第一區(qū)帶和第二區(qū)帶形成第一 pn結與第二 pn結且分別橫向延伸在該第一區(qū)帶和第二區(qū)帶的下方，(b)每一個pn結會在該半導體主體的上方表面下方延伸至最大深度，(c)該第一導電類型的半導體摻雜物會出現(xiàn)在兩個區(qū)帶中，(d) 該半導體主體中該第一導電類型的全部半導體摻雜物的濃度會在各自第一子表面最大濃度位置及第二子表面最大濃度位置處局部達到第一子表面最大濃度和第二子表面最大濃度，該最大濃度位置分別位于該第一阱區(qū)和第二阱區(qū)中且分別橫向延伸在該第一區(qū)帶和第二區(qū)帶的下方(e)相較于該第一 pn結與第二 pn結的最大深度，該第一子表面最大濃度位置及第二子表面最大濃度位置分別出現(xiàn)在該主體的上方表面下方不超過10倍深的地方， (f)該半導體主體中該第一導電類型的全部摻雜物的濃度會(i)從該第一子表面最大濃度位置處沿著選定第一垂直位置經(jīng)由該第一區(qū)帶向上移到該主體的上方表面時減小到該第一子表面最大濃度的最多1/10，(ii)從該第一子表面最大濃度位置處沿著該第一垂直位置移到該第一 pn結時以基本上單調(diào)方式減小至大于該第二子表面最大濃度的1/10，及 (iii)從該第二子表面最大濃度位置處沿著選定第二垂直位置經(jīng)由該第二區(qū)帶向上移到該主體的上方表面時達到至少一額外的子表面最大濃度。
71.根據(jù)權利要求70所述方法，其中在完成該結構的制造后，所述半導體主體中該第一導電類型的全部摻雜物的濃度從該第一子表面最大濃度位置處沿著該第一垂直位置移到該第一 Pn結時也會以基本上無彎折方式減小。
72.根據(jù)權利要求70所述方法，其中所述引入該第一導電類型摻雜物的行為包括將該第一導電類型的第一半導體摻雜物與第二半導體摻雜物分開引入至該半導體主體中分別預期要成為該第一阱區(qū)與第二阱區(qū)的一對部分中。
73.根據(jù)權利要求72所述方法，其中該第一導電類型的第一摻雜物包括該第一導電類型的第一阱半導體摻雜物；該第一導電類型的第二摻雜物包括該第一導電類型的第二阱半導體摻雜物及該第一導電類型的至少一額外的阱半導體摻雜物；以及該分開引入行為包括(a)經(jīng)由第一掩膜中至少一開口將該第一阱摻雜物引入至該半導體主體中預期要成為該第一阱區(qū)的材料中，及(b)經(jīng)由第二掩膜中至少一開口將該第二阱摻雜物和每一個額外阱摻雜物引入該半導體主體中預期要成為該第二阱區(qū)的材料中，使得(i)該第一阱摻雜物會大部分定義該第一子表面最大濃度，( )該第二阱摻雜物會大部分定義該第二子表面最大濃度，及(iii)每一個額外阱摻雜物會大部分定義一此額外的子表面最大濃度。
74.根據(jù)權利要求70所述方法，其進一步包含將第一導電類型的另一半導體摻雜物引入該半導體主體中預期成為該第一阱區(qū)的材料，使該半導體主體中該第一導電類型的全部摻雜物的濃度會在該第一子表面最大濃度位置下方的另一子表面最大濃度位置處達到另一子表面最大濃度。
75.根據(jù)權利要求74所述方法，其中在完成該結構的制造后，所述第一導電類型的另一摻雜物會讓該半導體主體中該第一導電類型的全部摻雜物的濃度在小于該第一子表面最大濃度深度的任何深度處增加不超過25%。
76.根據(jù)權利要求75所述方法，其中在完成該結構的制造后，相較于該第一pn結的最大深度，該另一子表面最大濃度位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方。
77.根據(jù)權利要求70至76項中任一所述方法，其中在完成該結構的制造后，該半導體主體中該第一導電類型的全部摻雜物的濃度從該第二子表面最大濃度位置處沿著該第二垂直位置經(jīng)由該第二區(qū)帶向上移到該主體的上方表面時會增大，或減小至大于該第二子表面最大濃度的1/10。
78.根據(jù)權利要求77所述方法，其中在完成該結構的制造后，該半導體主體中該第一導電類型的全部摻雜物的濃度在該第二垂直位置中每一個額外子表面最大濃度深度處會沿著該第一垂直位置以大部分單調(diào)方式改變。
79.—種制造包括多個同極性場效應晶體管(FET)的結構的方法，該結構包含至少一第一 FET與至少一第二 FET，該方法包括將第一導電類型的半導體摻雜物引入半導體主體的相同復數(shù)個主體材料區(qū)域中，以便使每一個主體材料區(qū)域都成為第一導電類型，其中該主體材料區(qū)域包括至少一第一主體材料區(qū)域，每一個都預期成為一對應的第一 FET，并且包括至少一個第二主體材料區(qū)域，每一個都預期成為一對應的第二 FET ；分別定義該FET相同復數(shù)個柵極電極，使得(a)每一個第一 FET的柵極電極位于預期要成為該第一 FET的溝道區(qū)帶的一對應第一主體材料區(qū)域的部分的上方，且借由對應介電層與該對應第一主體材料區(qū)域的部分垂直分離，及(b)每一個第二 FET的柵極電極位于預期要成為該第二 FET的溝道區(qū)帶的一對應第二主體材料區(qū)域的部分的上方，且借由對應介電層與該對應第二主體材料區(qū)域的部分垂直分離；以及將和第一導電類型相反的第二導電類型的半導體摻雜物引入至該半導體主體的多個部分中，用以為每一個FET形成由FET的溝道區(qū)帶所橫向分離的第二導電類型的一對源極 /漏極(S/D)區(qū)帶，使得在完成該結構的制造后，(a)每一個FET的主體材料區(qū)域會分別和該FET的S/D區(qū)帶形成一對pn結且分別橫向延伸在該FET的S/D區(qū)帶的下方，(b)每一個 pn結會在該半導體主體的上方表面下方延伸至最大深度，(c)該第一導電類型的半導體摻雜物會出現(xiàn)在每一個S/D區(qū)帶中，(d)該半導體主體中該第一導電類型的全部半導體摻雜物的濃度會在該主體的上方表面下方的對應的主要子表面最大濃度位置處達到每一個FET 的對應的主要子表面最大濃度，(e)相較于該FET的每一個S/D區(qū)帶的pn結的最大深度，每一個FET的主要子表面最大濃度位置會橫向延伸在該FET的大部分所有的溝道區(qū)帶與S/D 區(qū)帶中每一個的下方且出現(xiàn)在該主體的上方表面下方不超過10倍深的地方，及(f)該半導體主體中該第一導電類型的全部摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由該第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET的主要子表面最大濃度位置的最多1/10， ( )從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小至大于該第一 FET的主要子表面最大濃度位置的1/10，及(iii)在每一個第二 FET的該主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得每一個第二 FET的每一個額外子表面最大濃度會出現(xiàn)在對應的額外子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用以上覆其溝道區(qū)帶且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方。
80.根據(jù)權利要求79所述方法，其中在完成該結構的制造后，該半導體主體中該第一導電類型的全部摻雜物的濃度在從這樣一第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時也會以基本上無彎折方式減小。
81.根據(jù)權利要求77所述方法，其中所述引入該第一導電類型摻雜物的行為包括將該第一導電類型的第一半導體摻雜物與第二半導體摻雜物分開引入該半導體主體中分別預期要成為該第一主體材料區(qū)域與第二主體材料區(qū)域的一對部分中。
82.根據(jù)權利要求81所述方法，其中該第一導電類型的第一摻雜物包括該第一導電類型的第一主要阱半導體摻雜物；該第一導電類型的第二摻雜物包括該第一導電類型的第二主要阱半導體摻雜物及該第一導電類型的至少一額外的阱半導體摻雜物；以及該分開引入行為包括(a)經(jīng)由第一掩膜中至少一開口將該第一主要阱摻雜物引入該第一主體材料區(qū)域中，及(b)經(jīng)由第二掩膜中至少一開口將該第二主要阱摻雜物和每一個額外阱摻雜物引入該第二主體材料區(qū)域中，使得(i)該第一主要阱摻雜物會大部分定義每一個第一主要子表面最大濃度、( )該第二主要阱摻雜物會大部分定義每一個第二主要子表面最大濃度，及(iii)每一個額外阱摻雜物會大部分定義至少一此額外的子表面濃度最大值。
83.根據(jù)權利要求79所述方法，其進一步包含將第一導電類型的另一半導體摻雜物引入至少一該第一主體材料區(qū)域中，使該半導體主體中該第一導電類型的全部摻雜物的濃度會在另一子表面最大濃度位置處達到另一子表面最大濃度，該另一子表面最大濃度位置位于一個此種第一 FET的主要子表面最大濃度位置的下方并且橫向延伸在其大部分所有的溝道區(qū)帶的下方。
84.根據(jù)權利要求83所述方法，其中在完成該結構的制造后，該第一導電類型的另一摻雜物會讓該半導體主體中第一導電類型的全部摻雜物的濃度在小于第一 FET的主要子表面最大濃度深度的任何深度處增加不超過25%。
85.根據(jù)權利要求83所述方法，其中在完成該結構的制造后，相較該第一FET的每一個 S/D區(qū)帶的pn結的最大深度，該第一 FET的另一子表面最大濃度會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方。
86.根據(jù)權利要求76所述方法，其中所述定義該柵極電極的行為大部分會在引入該第一導電類型摻雜物的行為后被實施。
87.根據(jù)權利要求86所述方法，其中所述引入該第二導電類型摻雜物的行為大部分會在定義該柵極電極的行為后被實施。
88.根據(jù)權利要求79所述方法，其中所述該FET中一此FET的柵極介電層會被形成具有下方柵極電介質(zhì)表面與上方柵極電介質(zhì)表面，具有平均柵極電介質(zhì)厚度，且包括半導體材料，氧，以及處于柵極電介質(zhì)氮濃度的氮，(i)當該上方柵極電介質(zhì)表面下方的正規(guī)化深度在不超過0. 2的正規(guī)化最大氮濃度深度數(shù)值處時，該柵極電介質(zhì)氮濃度會在該指定FET 的柵極介電層中的最大氮濃度位置中達到至6xl021個原子/cm3的最大濃度，及(ii) 當該正規(guī)化深度在高達0.9的較高數(shù)值處時，該柵極電介質(zhì)氮濃度會下降至IxlO^1個原子/cm3，該正規(guī)化深度為該上方柵極電介質(zhì)表面下方的真實深度除以該平均柵極電介質(zhì)厚度。
89.根據(jù)權利要求88所述方法，其中所述FET為ρ溝道FET。
90.根據(jù)權利要求79至89項中任一所述方法，其中在完成該結構的制造后，該半導體主體中該第一導電類型的全部摻雜物的濃度從該第二 FET的主要子表面最大濃度位置處沿著該第二 FET的選定垂直位置經(jīng)由該第二 FET的任一 S/D區(qū)帶向上移到該主體的上方表面時會增大，或減小至大于這樣一第二 FET的主要子表面最大濃度的1/10。
91.根據(jù)權利要求90所述方法，其中在完成該結構的制造后，該半導體主體中該第一導電類型的全部摻雜物的濃度在這樣一第二 FET的選定垂直位置中每一個額外子表面最大濃度的深度處會沿著這樣一第一 FET的選定垂直位置以大部分單調(diào)方式來改變。
92.一種制造包括多個同極性場效應晶體管(FET)的結構的方法，該結構包含至少一第一 FET與至少一第二 FET，該方法包括將第一導電類型的半導體摻雜物引入半導體主體的相同復數(shù)個主體材料區(qū)域中，使每一個主體材料區(qū)域都成為第一導電類型，其中該主體材料區(qū)域包括至少一第一主體材料區(qū)域，每一個都預期成為一對應的第一 FET，并且包括至少一個第二主體材料區(qū)域，每一個都預期成為一對應的第二 FET ；分別定義該FET的相同復數(shù)個柵極電極，使得(a)每一個第一 FET的柵極電極位于預期要成為該第一 FET的溝道區(qū)帶的一對應第一主體材料區(qū)域的部分的上方，并且借由對應介電層與該對應第一主體材料區(qū)域的部分垂直分離，及(b)每一個第二 FET的柵極電極位于預期要成為該第二 FET的溝道區(qū)帶的一對應第二主體材料區(qū)域的部分的上方，并且借由對應介電層與該對應第二主體材料區(qū)域的部分垂直分離；以及將和第一導電類型相反的第二導電類型的半導體摻雜物引入該半導體主體的多個部分中為每一個FET形成由該FET的溝道區(qū)帶所橫向分離的第二導電類型的一對源極/漏極 (S/D)區(qū)帶，使得在完成該結構的制造后，(a)每一個FET的主體材料區(qū)域會分別和該FET 的S/D區(qū)帶形成一對pn結且分別橫向延伸在該FET的S/D區(qū)帶的下方，(b)每一個pn結會在該半導體主體的上方表面下方延伸至最大深度，(c)該第一導電類型的半導體摻雜物會出現(xiàn)在每一個S/D區(qū)帶中，(d)該半導體主體中該第一導電類型的全部半導體摻雜物的濃度會在該主體的上方表面下方的對應的主要子表面最大濃度位置處達到對于每一個FET 的對應的主要子表面最大濃度，(e)相較于該FET的每一個S/D區(qū)帶的pn結的最大深度，每一個FET的主要子表面最大濃度位置會橫向延伸在該FET的大部分所有的溝道區(qū)帶與S/D 區(qū)帶中每一個的下方且出現(xiàn)在該主體的上方表面下方不超過10倍深的地方，及(f)該半導體主體中該第一導電類型的全部摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由該第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET的主要子表面最大濃度的最多1/10，(ii) 從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得每一個第二 FET的每一個額外子表面最大濃度會出現(xiàn)在對應的額外子表面最大濃度位置處， 該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶且至少部分其S/D區(qū)帶中每一個S/D 區(qū)帶的柵極電極的大部分全部材料，其中該柵極介電層會被形成以選擇性滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；b.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；c.這樣一第二FET的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層；d.這樣一第一FET的柵極介電層的厚度明顯不同于另一這樣一第一 FET的柵極介電層；和e.這樣一第二FET的柵極介電層的厚度明顯不同于另一這樣一第二 FET的柵極介電層。
93.根據(jù)權利要求92所述方法，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少三個。
94.根據(jù)權利要求92所述方法，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少四個。
95.根據(jù)權利要求92所述方法，其中所述柵極介電層會選擇性滿足所有該柵極介電層要求。
96.根據(jù)權利要求92所述方法，其中所述FET中一FET的柵極介電層會被形成具有下方柵極電介質(zhì)表面與上方柵極電介質(zhì)表面，具有平均柵極電介質(zhì)厚度，且包括半導體材料、 氧、以及處于柵極電介質(zhì)氮濃度的氮，(i)當該上方柵極電介質(zhì)表面下方的正規(guī)化深度在不超過0. 2的正規(guī)化最大氮濃度深度數(shù)值處時，該柵極電介質(zhì)氮濃度會在該柵極介電層中的最大氮濃度位置中達到至6xl021個原子/cm3的最大濃度，以及(ii)當該正規(guī)化深度在高達0. 9的較高數(shù)值處時，該柵極電介質(zhì)氮濃度會下降至IxlO2ci個原子/cm3，該正規(guī)化深度為該上方柵極電介質(zhì)表面下方的真實深度除以該平均柵極電介質(zhì)厚度。
97.根據(jù)權利要求92至96項中任一所述方法，其中在完成該結構的制造后，所述半導體主體中該第一導電類型的全部摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時會減小至大于每個第一 FET的主要子表面最大濃度的1/10。
98.一種制造包括多個同極性場效應晶體管(FET)的結構的方法，該結構包含至少一第一 FET與至少一第二 FET，該方法包括將第一導電類型的半導體摻雜物引入半導體主體的相同復數(shù)個主體材料區(qū)域中，使每一個主體材料區(qū)域都成為第一導電類型，其中該主體材料區(qū)域包括至少一第一主體材料區(qū)域，每一個都預期成為一對應的第一 FET，并且包括至少一第二主體材料區(qū)域，每一個都預期成為一對應的第二 FET;分別定義該FET的相同復數(shù)個柵極電極，使得(a)每一個第一 FET的柵極電極位于預期要成為該第一 FET的溝道區(qū)帶的一對應第一主體材料區(qū)域的部分的上方，并且借由對應介電層與該對應第一主體材料區(qū)域的部分垂直分離，及(b)每一個第二 FET的柵極電極位于預期要成為該第二 Τ的溝道區(qū)帶的一對應第二主體材料區(qū)域的部分的上方，并且借由對應介電層與該對應第二主體材料區(qū)域的部分垂直分離；以及將和第一導電類型相反的第二導電類型的半導體摻雜物引入該半導體主體的多個部分中，為每一個FET形成由該FET的溝道區(qū)帶所橫向分離的第二導電類型的一對源極/漏極(S/D)區(qū)帶，使得在完成該結構的制造后，(a)每一個FET的主體材料區(qū)域會分別和該FET的S/D區(qū)帶形成一對pn結且分別橫向延伸在該FET的S/D區(qū)帶的下方，(b)每一個pn 結會在該半導體主體的上方表面下方延伸至最大深度，(c)該第一導電類型的半導體摻雜物會出現(xiàn)在每一個S/D區(qū)帶中，(d)該半導體主體中該第一導電類型的全部半導體摻雜物的濃度會在該主體的上方表面下方的對應的主要子表面最大濃度位置處達到每一個FET 的對應的主要子表面最大濃度，(e)相較于該FET的每一個S/D區(qū)帶的pn結的最大深度， 每一個FET的主要子表面最大濃度位置會橫向延伸在該FET的大部分所有的溝道區(qū)帶與S/ D區(qū)帶中每一個的下方并且出現(xiàn)在該主體的上方表面下方不超過10倍深的地方，及(f)該半導體主體中該第一導電類型的全部摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由該第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一 FET的主要子表面最大濃度的最多1/10， ( )從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的該主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得每一個第二 FET的每一個額外子表面最大濃度會出現(xiàn)在對應的額外子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用來上覆其溝道區(qū)帶且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方，其中引入該第二導電類型摻雜物的行為必須定義該S/D區(qū)帶，使得在完成該結構的制造后，有多個實例下，F(xiàn)ET的每一個S/D區(qū)帶都包括主要S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)，且這些實例中的FET的S/D延伸區(qū)會選擇性滿足下面 S/D延伸區(qū)要求中的至少兩個a.這樣一第一FET的一個S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一FET的另一 S/D延伸區(qū)中更深的地方；b.這樣一第一FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于這樣一第二 FET的每一個S/D延伸區(qū)；和c.這樣一第二FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于另一這樣一第二 FET的每一個S/D延伸區(qū)。
99.根據(jù)權利要求98所述方法，其中這些實例中所述的FET的S/D延伸區(qū)會滿足所有該S/D延伸區(qū)要求。
100.根據(jù)權利要求98所述方法，其中所述柵極介電層會被形成以選擇性滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；b.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；c.這樣一第二FET的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層；d.這樣一第一FET的柵極介電層的厚度明顯不同于另一這樣一第一 FET的柵極介電層；以及e.這樣一第二FET的柵極介電層的厚度明顯不同于另一這樣一第二 FET的柵極介電層。
101.根據(jù)權利要求100所述方法，其中所述柵極介電層會選擇性滿足該柵極介電層要求中的至少三個。
102.根據(jù)權利要求98所述方法，其中這樣一第一 FET的柵極介電層會被形成以使其厚度遠大于這樣一第二 FET的柵極介電層；以及引入該摻雜物的行為包含以實質(zhì)同步方式將該第二導電類型的半導體摻雜物選擇性引入該半導體主體中預期成為此兩個第一 FET與第二 FET中每一個的每一個S/D延伸區(qū)的至少部分的材料，使得在完成該結構的制造后，該第一 FET的臨界電壓大小遠小于該第二 FET的臨界電壓大小。
103.根據(jù)權利要求98所述方法，其中這樣一第一 FET和這樣一個第二 FET中每一個的柵極介電層會被形成以使其厚度遠大于另一這樣一 FET的柵極介電層；以及引入該摻雜物的行為包含以實質(zhì)同步方式將該第二導電類型的半導體摻雜物選擇性引入該半導體主體中預期成為此兩個第一 FET與第二 FET中每一個的每一個S/D延伸區(qū)的至少部分的材料，使得在完成該結構的制造后，該第一 FET的臨界電壓大小遠小于該第二 FET的臨界電壓大小。
104.根據(jù)權利要求98所述方法，其中這樣一第一 FET的柵極介電層會被形成以使其厚度遠小于另一這樣的第一 FET的柵極介電層；以及引入該摻雜物的行為包含以實質(zhì)同步方式將該第二導電類型的半導體摻雜物選擇性引入該半導體主體中預期成為此兩個第一 FET中每一個的每一個S/D延伸區(qū)的至少部分的材料中。
105.根據(jù)權利要求98所述方法，其中這樣兩個第二 FET中每一個的柵極介電層會被形成以使其厚度遠大于另一此FET的柵極介電層；以及引入該摻雜物的行為包含以實質(zhì)同步方式將該第二導電類型的半導體摻雜物選擇性引入該半導體主體中預期要成為此兩個第二 FET中每一個的每一個S/D延伸區(qū)的至少部分的材料中，使得在完成該結構的制造后，此兩個第二 FET的各自臨界電壓的大小會明顯不同。
106.根據(jù)權利要求98至105項中任一所述方法，其中在完成該結構的制造后，所述半導體主體中該第一導電類型的全部摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時會減小至大于每個第一 FET的主要子表面最大濃度的1/10。
107.一種制造包括多個同極性場效應晶體管(FET)的結構的方法，該結構包含至少一第一 FET與至少一第二 FET，該方法包括將第一導電類型的半導體摻雜物引入半導體主體的相同復數(shù)個主體材料區(qū)域中，使每一個主體材料區(qū)域都成為第一導電類型，其中該主體材料區(qū)域包括至少一第一主體材料區(qū)域，每一個都預期成為一對應的第一 FET，并且包括至少一第二主體材料區(qū)域，每一個都預期成為一對應的第二 FET;分別定義該FET的相同復數(shù)個柵極電極，使得(a)每一個第一 FET的柵極電極位于預期要成為該第一 FET的溝道區(qū)帶的一對應第一主體材料區(qū)域的部分的上方，并且借由對應介電層與該對應第一主體材料區(qū)域的部分垂直分離，及(b)每一個第二 FET的柵極電極位于預期要成為該第二 FET的溝道區(qū)帶的一對應第二主體材料區(qū)域的部分的上方，并且借由對應介電層與該對應第二主體材料區(qū)域的部分垂直分離；將和第一導電類型相反的第二導電類型的半導體摻雜物引入該半導體主體的多個部分中，為每一個FET形成由該FET的溝道區(qū)帶所橫向分離的第二導電類型的一對源極/漏極(S/D)區(qū)帶，使得在完成該結構的制造后，(a)每一個FET的主體材料區(qū)域會分別和該 FET的S/D區(qū)帶形成一對pn結且分別橫向延伸在該FET的S/D區(qū)帶的下方，(b)每一個pn 結會在該半導體主體的上方表面下方延伸至最大深度，(c)該第一導電類型的半導體摻雜物會出現(xiàn)在每一個S/D區(qū)帶中，(d)該半導體主體中該第一導電類型的全部半導體摻雜物的濃度會在該主體的上方表面下方的對應的主要子表面最大濃度位置處達到每一個FET 的對應的主要子表面最大濃度，(e)相較于該FET的每一個S/D區(qū)帶的pn結的最大深度，每一個FET的主要子表面最大濃度位置會橫向延伸在該FET的大部分所有的溝道區(qū)帶與S/D 區(qū)帶中每一個下方且出現(xiàn)在該主體的上方表面下方不超過10倍深的地方，及(f)該半導體主體中該第一導電類型的全部摻雜物的濃度會(i)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置經(jīng)由該第一 FET的S/D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時減小到每個第一FET的主要子表面最大濃度的最多1/10，(ii)從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET 的指定S/D區(qū)帶的pn結時以基本上單調(diào)方式減小，及(iii)在每一個第二 FET的該主體的上方表面與該主要子表面最大濃度位置之間達到至少一額外的子表面最大濃度，使得每一個第二 FET的每一個額外子表面最大濃度會出現(xiàn)在對應的額外子表面最大濃度位置處，該位置會橫向延伸在該第二 FET用以上覆其溝道區(qū)帶且至少部分其S/D區(qū)帶中每一個S/D區(qū)帶的柵極電極的大部分全部材料的下方；以及將該第一導電類型的額外半導體摻雜物引入該半導體主體的多個部分中，用以定義該主體材料區(qū)域的袋部，使得在完成該結構的制造后，有多個實例下，F(xiàn)ET的主體材料區(qū)域的袋部會沿著其第一 S/D區(qū)帶延伸至其溝道區(qū)帶中而且摻雜程度重過該主體材料區(qū)域的橫向相鄰材料，這些實例中該FET的袋部會選擇性滿足下面袋部要求中的至少兩個a.這樣一第一FET的該袋部會讓其溝道區(qū)帶相對于其S/D區(qū)帶非對稱；b.這樣一第一FET的主體材料區(qū)域的另一袋部會沿著其第二 S/D區(qū)帶延伸至其溝道區(qū)帶中而且摻雜程度重過該主體材料區(qū)域的橫向相鄰材料；和c.這樣一第二FET的主體材料區(qū)域的另一袋部會沿著其第二 S/D區(qū)帶延伸至其溝道區(qū)帶中而且摻雜程度重過該主體材料區(qū)域的橫向相鄰材料。
108.根據(jù)權利要求107所述方法，其中這些實例中所述FET的袋部會滿足所有該袋部要求。
109.根據(jù)權利要求107所述方法，其中引入該第二導電類型摻雜物的行為必須定義該 S/D區(qū)帶，使得在完成該結構的制造后，有多個實例下，F(xiàn)ET的每一個S/D區(qū)帶都包括主要 S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)，且這些實例中的FET的S/D延伸區(qū)會選擇性滿足下面S/D延伸區(qū)要求中的至少兩個a.這樣一第一FET的一 S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一 FET的另一 S/D延伸區(qū)更深的地方；b.這樣一第一FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于這樣一第二 FET的每一個S/D延伸區(qū)；以及c.這樣一第二FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于另一這樣一第二 FET的每一個S/D延伸區(qū)。
110.根據(jù)權利要求107所述方法，其中所述柵極介電層會被形成以選擇性滿足下面柵極介電層要求中的至少兩個a.這樣一第一FET的柵極介電層的厚度遠大于這樣一第二 FET的柵極介電層；b.這樣一第一FET的柵極介電層和這樣一第二 FET的柵極介電層有約略相同的厚度；c.這樣一第二 Τ的柵極介電層的厚度遠大于這樣一第一 FET的柵極介電層；d.這樣一第一FET的柵極介電層的厚度明顯不同于另一這樣一第一 FET的柵極介電層；以及e.這樣一第二FET的柵極介電層的厚度明顯不同于另一這樣一第二 FET的柵極介電層。
111.根據(jù)權利要求110所述方法，其中引入該第二導電類型摻雜物的行為必須定義該 S/D區(qū)帶，使得在完成該結構的制造后，有多個實例下，F(xiàn)ET的每一個S/D區(qū)帶都包括主要S/ D部以及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部并且橫向延伸在該FET的柵極電極的下方，使得其溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)，且這些實例中該FET的S/D延伸區(qū)會選擇性滿足下面S/D延伸區(qū)要求中的至少兩個a.這樣一第一FET的一 S/D延伸區(qū)會延伸在該主體的上方表面下方比該第一 FET的另 — S/D延伸區(qū)更深的地方；b.這樣一第一FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于這樣一第二 FET的每一個S/D延伸區(qū)；以及c.這樣一第二FET的每一個S/D延伸區(qū)延伸在該主體的上方表面下方的深度遠大于另一這樣一第二 FET的每一個S/D延伸區(qū)。
112.根據(jù)權利要求107至111項中任一所述方法，其中在完成該結構的制造后，所述半導體主體中該第一導電類型的全部摻雜物的濃度從該第一 FET的主要子表面最大濃度位置處沿著該第一 FET的選定垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時會減小至大于每個第一 FET的主要子表面最大濃度的1/10。
113.—種制造包括一對相反極性第一與第二場效應晶體管(FET)的結構的方法，該方法包括將(i)第一導電類型的第一半導體摻雜物引入半導體主體的第一主體材料中，使得該第一主體材料為第一導電類型，及將(ii)和第一導電類型相反的第二導電類型的第一半導體摻雜物引入該半導體主體的第二主體材料中，使得該第二主體材料為第二摻雜物導電類型；分別定義該FET的一對柵極電極，使得該柵極電極位于該第一主體材料與第二主體材料中預期要成為該第一 FET與第二 FET的一對各自溝道區(qū)帶的一對部分的上方，并且會借由一對各自的柵極介電層與該部分垂直分離；以及將(i)第二導電類型的第二半導體摻雜物引入該半導體主體中，以便形成該第一 FET 的一對第二導電類型的源極/漏極(S/D)區(qū)帶，其會被該第一 FET的溝道區(qū)帶橫向分離，及將(ii)該第一導電類型的第二半導體摻雜物引入該半導體主體中，以便形成該第二FET中被其溝道區(qū)帶所橫向分離的一對第一導電類型的S/D區(qū)帶，使得在完成該結構的制造后， (a)該第一主體材料會分別和該第一 FET的S/D區(qū)帶形成一對pn結且橫向延伸在其S/D 區(qū)帶的下方，(b)該第二主體材料會分別和該第二 FET的S/D區(qū)帶形成一對pn結并且橫向延伸在其S/D區(qū)帶的下方，(c)每一個pn結因而會在該半導體主體的上方表面下方延伸至該半導體主體中的最大深度，(c)該第一導電類型的第一摻雜物也會出現(xiàn)在該第一 FET的 S/D區(qū)帶中且濃度會在第一子表面主體材料位置處局部達到子表面最大濃度，該第一子表面主體材料位置會橫向延伸在該第一 FET的大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方，該濃度從該第一子表面主體材料位置處沿著選定第一垂直位置經(jīng)由該第一 FET的S/ D區(qū)帶中一指定S/D區(qū)帶向上移到該主體的上方表面時會減小到該第一子表面主體材料位置處的子表面最大濃度的最多1/10，且從該第一子表面主體材料位置處沿著該選定第一垂直位置移到該第一 FET的指定S/D區(qū)帶的pn結時會以基本上單調(diào)且基本上無彎折方式減小(d)相較于該第一 FET的指定S/D區(qū)帶的pn結的最大深度，該第一子表面主體材料位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方，(e)該第二導電類型的第一摻雜物也會出現(xiàn)在該第二 FET的S/D區(qū)帶中且濃度會在第二子表面主體材料位置處局部達到子表面最大濃度，該第二子表面主體材料位置會橫向延伸在該第二 FET的大部分所有的溝道區(qū)帶與S/D區(qū)帶中每一個的下方，而且該濃度從該第二子表面主體材料位置處沿著任何垂直位置經(jīng)由該第二 FET的每一個S/D區(qū)帶向上移到該主體的上方表面時會增大，或減小至大于該第二子表面主體材料位置處的子表面最大濃度的1/10，(f)相較于該第二 FET的每一個S/D區(qū)帶的pn結的最大深度，該第二子表面主體材料位置會出現(xiàn)在該主體的上方表面下方不超過10倍深的地方。
114.根據(jù)權利要求113所述方法，其中在完成該結構的制造后，所述該半導體主體中該第一導電類型的摻雜物的濃度從該第一子表面主體材料位置處沿著該選定第一垂直位置經(jīng)由第一 FET的指定S/D區(qū)帶移到該主體的上方表面時減小到該第一子表面主體材料位置處的子表面最大濃度的最多1/20。
115.根據(jù)權利要求113所述方法，其中所述第一FET的柵極介電層和第二 FET的柵極介電層會被形成具有明顯不同的厚度。
116.根據(jù)權利要求113所述方法，其中所述第一FET的柵極介電層和第二 FET的柵極介電層會被形成具有約略相同的厚度。
117.根據(jù)權利要求113所述方法，其中引入該第二摻雜物的行為必須形成每一個FET 的每一個S/D區(qū)帶，以便包括主要S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部并且橫向延伸在該FET的柵極電極的下方，使得在完成該結構的制造后，每一個FET的溝道區(qū)帶會沿著該主體的上方表面終止于其S/D延伸區(qū)。
118.根據(jù)權利要求113所述方法，其進一步包含將第一導電類型的第三半導體摻雜物引入該半導體主體中以定義該第一主體材料的袋部，其摻雜程度重過該第一主體材料的橫向相鄰材料并且會沿著該第一 FET的第一 S/D區(qū)帶延伸至其溝道區(qū)帶中。
119.根據(jù)權利要求118所述方法，其中所述主體材料的袋部會讓該第一FET的溝道區(qū)帶相對于其S/D區(qū)帶非對稱。
120.根據(jù)權利要求113所述方法，其中引入該第二摻雜物的行為必須形成該第一FET 的每一個S/D區(qū)帶，以便包括主要S/D部及較輕度摻雜的橫向S/D延伸區(qū)，該較輕度摻雜的橫向S/D延伸區(qū)會橫向接續(xù)該主要S/D部且橫向延伸在該第一 FET的柵極電極的下方，使得在完成該結構的制造后，(i)該第一 FET的溝道區(qū)帶會沿著該主體的上方表面終止于其 S/D延伸區(qū)，及(ii)該第一 FET的第二 S/D區(qū)帶的S/D延伸區(qū)延伸在該主體的上方表面下方的深度大于該第一 FET的第一 S/D區(qū)帶的S/D延伸區(qū)。
121.根據(jù)權利要求113所述方法，其進一步包含將第二導電類型的第三半導體摻雜物引入該半導體主體中以定義該第二主體材料的袋部，其摻雜程度重過該第二主體材料的橫向相鄰材料且沿著該第二 FET的第一 S/D區(qū)帶延伸至其溝道區(qū)帶中。
122.根據(jù)權利要求121所述方法，其中引入該第二導電類型第三摻雜物的行為包含將該第二導電類型的第三摻雜物引入該半導體主體中以定義該第二主體材料的另一袋部，其摻雜程度重過該第二主體材料的橫向相鄰材料且沿著該第二 FET的第二 S/D區(qū)帶延伸至其溝道區(qū)帶中。
全文摘要
本發(fā)明提供一種充當半導體制造平臺核心的半導體結構，該半導體結構會結合由多個電子元件，明確地說，絕緣柵場效應晶體管(IGFET)，不同程度所使用的空阱區(qū)和滿阱區(qū)，以實現(xiàn)所需的電子特征?？遮屙敹烁浇陌雽w阱摻雜物的數(shù)量非常少。滿阱頂端附近的半導體阱摻雜物的數(shù)量非常大。一部分IGFET(100、102、112、114、124、以及126)運用空阱(180、182、192、194、204、以及206)實現(xiàn)所需的晶體管特征。其它IGFET(108、110、116、118、120、以及122)則運用滿阱(188、190、196、198、200、以及202)實現(xiàn)所需的晶體管特征。結合空阱與滿阱使得半導體制造平臺提供各式各樣高性能的IGFET，電路設計者能夠從中選擇用于各種模擬應用和數(shù)字應用(包含混合信號應用)的IGFET。
文檔編號H01L29/78GK102365749SQ201080013859
公開日2012年2月29日 申請日期2010年3月25日 優(yōu)先權日2009年3月27日
發(fā)明者D·考特尼·帕克, 唐納德·M·阿謝爾, 威廉·D·弗倫奇, 康斯坦丁·布盧恰, 普拉薩德·查帕臘拉, 杰恩-均·楊, 桑迪普·R·巴爾 申請人:國家半導體公司