專利名稱：半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用了 SiC的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
近年，作為用于實(shí)現(xiàn)高耐壓、低通態(tài)電阻的下一代的功率設(shè)備材料，一直所研討的是使用SiC (硅碳化物碳化硅)的使用。另外，作為用于功率設(shè)備的微細(xì)化及降低通態(tài)電阻的結(jié)構(gòu)，公知的是溝道柵結(jié)構(gòu)。 例如，在功率MOSFET中，主流是采用溝道柵結(jié)構(gòu)的功率MOSFET。圖12是現(xiàn)有的具有溝道柵型VDM0SFET的SiC半導(dǎo)體裝置的示意剖面圖。半導(dǎo)體裝置101具有構(gòu)成半導(dǎo)體裝置101的基體的N+型的SiC基板102。在SiC 基板102的Si面(硅面)上層疊有由與SiC基板102相比低濃度地?fù)诫s了 N型雜質(zhì)的 SiC(硅碳化物碳化硅)構(gòu)成的N_型的外延層103。外延層103的基層部構(gòu)成維持了外延成長后的狀態(tài)的N_型的漏區(qū)域104。另外，在外延層103的漏區(qū)域104上，P型的主體區(qū)域 105與漏區(qū)域104相接而形成。在外延層103上從其表面117 (Si面)下挖而形成柵溝道106。柵溝道106在層厚方向上貫通主體區(qū)域105，其最深部(底面116)到達(dá)漏區(qū)域104。在柵溝道106內(nèi)，通過使柵溝道106的側(cè)面114及底面116熱氧化，由SW2構(gòu)成的柵絕緣膜107形成于柵溝道106的內(nèi)面整個(gè)區(qū)域。而且，通過利用高濃度地?fù)诫s了 N型雜質(zhì)的多晶硅完全填埋柵絕緣膜107的內(nèi)側(cè)， 而在柵溝道106內(nèi)埋設(shè)柵電極108。在外延層103的表層部，在相對于柵溝道106與柵寬度正交的方向(圖12的左右方向)的兩側(cè)形成有N+型的源區(qū)域109。源區(qū)域109沿著柵溝道106在沿著柵寬度的方向上延伸，其底部與主體區(qū)域105相接。另外，在外延層103形成有從其表面117貫通與柵寬度正交的方向上的源區(qū)域109 的中央部且與主體區(qū)域105連接的P+型的主體接觸區(qū)域110。在外延層103上層疊有由SiA構(gòu)成的層間絕緣膜111。在層間絕緣膜111上形成有源配線112。源配線112接地。而且，源配線112經(jīng)由在層間絕緣膜111上形成的接觸孔 113而與源區(qū)域109及主體接觸區(qū)域110電連接。在SiC基板102的背面(碳面C面)形成有漏配線115。以在源配線112和漏配線115之間(源-漏間)產(chǎn)生了規(guī)定的電位差的狀態(tài)，對柵電極108施加規(guī)定的電壓(柵閾值電壓以上的電壓)，由此利用來自柵電極108的電場在主體區(qū)域105的與柵絕緣膜107之間的界面附近形成溝道。由此，在源配線112和漏配線 115之間流動電流，VDM0SFET成為導(dǎo)通狀態(tài)。現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)1 特開2008-294210號公報(bào)SiC的各結(jié)晶面的氧化率在Si面最小。因此，柵溝道106的內(nèi)面的氧化以與外延層103的表面117平行的底面116 (Si面)的氧化率及側(cè)面114的氧化率滿足關(guān)系式底面116的氧化率/側(cè)面114的氧化率< 1的條件進(jìn)行。其結(jié)果是，在柵絕緣膜107中，底面 116上的部分的厚度小于側(cè)面114上的部分的厚度。另一方面，在半導(dǎo)體裝置101中，當(dāng)VDM0SFET關(guān)斷時(shí)，在柵電極108和漏配線115 之間(柵-漏間)產(chǎn)生高電位差，從而電場集中于柵溝道106的底面116。如上所述在底面 116上的部分的厚度小的柵絕緣膜107中，容易引起電場集中所導(dǎo)致的絕緣破壞。對于這種不良情況，所研究的對策是通過延長柵絕緣膜107形成時(shí)的氧化時(shí)間來增大底面116上的部分的厚度。但是，由于側(cè)面114的氧化與底面116的氧化并行進(jìn)行，因此上述氧化率的差導(dǎo)致側(cè)面114上的部分的厚度變得非常大。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠抑制柵絕緣膜中的柵溝道側(cè)面上的部分的厚度的增大且同時(shí)抑制柵溝道底面上的部分的絕緣破壞的半導(dǎo)體裝置及其制造方法。為了實(shí)現(xiàn)所述的目，本發(fā)明提供一種半導(dǎo)體裝置，包括第一導(dǎo)電型的半導(dǎo)體層， 其由SiC構(gòu)成；第二導(dǎo)電型的主體區(qū)域，其形成于所述半導(dǎo)體層的表層部；柵溝道，其通過從所述半導(dǎo)體層的表面下挖而形成，且底面形成于所述半導(dǎo)體層的所述主體區(qū)域的下方的部分；第一導(dǎo)電型的源區(qū)域，其在所述主體區(qū)域的表層部與所述柵溝道的側(cè)面相鄰而形成； 柵絕緣膜，其形成于所述柵溝道的所述底面及所述側(cè)面上，且所述底面上的部分的厚度大于所述側(cè)面上的部分的厚度；柵電極，其經(jīng)由所述柵絕緣膜埋設(shè)于所述柵溝道；注入層，其通過第二導(dǎo)電型雜質(zhì)的注入而形成于所述半導(dǎo)體層的從所述柵溝道的底面至所述半導(dǎo)體層的厚度方向中途部的部分。根據(jù)該構(gòu)成，在由SiC構(gòu)成的第一導(dǎo)電型的半導(dǎo)體層的表層部形成有第二導(dǎo)電型的主體區(qū)域。另外，在半導(dǎo)體層形成有通過從其表面下挖而形成、且底面形成于半導(dǎo)體層的主體區(qū)域的下方的部分的柵溝道。在主體區(qū)域的表層部與柵溝道的側(cè)面相鄰而形成有第一導(dǎo)電型的源區(qū)域。另外，在柵溝道的底面及側(cè)面上形成有柵絕緣膜。在柵溝道經(jīng)由柵絕緣膜而埋設(shè)有柵電極。另外，在半導(dǎo)體層的從柵溝道的底面至其厚度方向中途部的部分利用第二導(dǎo)電型雜質(zhì)的注入而形成有注入層。由此，在該半導(dǎo)體裝置中形成有具有如下MOS(Metal Oxide Semiconductor)結(jié)構(gòu)的溝道柵型MOSFET 柵電極(Metal)經(jīng)由柵絕緣膜的柵溝道的側(cè)面上的部分(Oxide)與主體區(qū)域(Semiconductor)對置。在該MOSFET中，主體區(qū)域的與柵絕緣膜之間的界面附近的部分是利用來自柵電極的電場形成溝道的溝道部分。在該半導(dǎo)體裝置中，柵絕緣膜的底面上的部分的厚度大于側(cè)面上的部分的厚度。 因此，通過適當(dāng)設(shè)計(jì)柵絕緣膜的底面上的部分的厚度，能夠抑制側(cè)面上的部分的厚度的增大且同時(shí)抑制底面上的部分的絕緣破壞。而且，所述半導(dǎo)體裝置例如能夠利用本發(fā)明的半導(dǎo)體裝置的制造方法來制作。也就是說，能夠利用包括如下工序的半導(dǎo)體裝置的制造方法來制作在由SiC構(gòu)成的第一導(dǎo)電型的半導(dǎo)體層的表層部通過從所述半導(dǎo)體層的表面注入第二導(dǎo)電型雜質(zhì)而形成第二導(dǎo)電型區(qū)域的工序；在所述第二導(dǎo)電型區(qū)域的表層部通過從所述第二導(dǎo)電型區(qū)域的表面注入第一導(dǎo)電型雜質(zhì)而形成第一導(dǎo)電型區(qū)域的工序；利用熱處理使所述第二導(dǎo)電型區(qū)域及所述第一導(dǎo)電型區(qū)域活性化，從而形成主體區(qū)域及源區(qū)域的工序；在所述半導(dǎo)體層形成從其表面下挖而成的柵溝道的工序；由掩模將所述柵溝道的側(cè)面覆蓋的工序；在形成所述掩模后，從所述柵溝道的底面向所述半導(dǎo)體層注入第二導(dǎo)電型雜質(zhì)，由此在從所述柵溝道的底面至所述半導(dǎo)體層的厚度方向中途部的部分形成注入層的工序；在形成所述注入層后，除去所述掩模，并使所述柵溝道的底面及側(cè)面氧化，由此在所述底面及所述側(cè)面上形成柵絕緣膜的工序；在所述柵絕緣膜上以完全填埋所述柵溝道的方式形成柵電極的工序。根據(jù)該方法，在半導(dǎo)體層通過注入第二導(dǎo)電型雜質(zhì)來形成第二導(dǎo)電型區(qū)域。另外， 在半導(dǎo)體層通過注入第一導(dǎo)電型雜質(zhì)來形成第一導(dǎo)電型區(qū)域。所述第二導(dǎo)電型雜質(zhì)區(qū)域及第一導(dǎo)電型雜質(zhì)區(qū)域通過熱處理而活性化，第二導(dǎo)電型雜質(zhì)區(qū)域成為主體區(qū)域，第一導(dǎo)電型雜質(zhì)區(qū)域成為源區(qū)域。另一方面，在半導(dǎo)體層以從其表面下挖的方式形成柵溝道。柵溝道的側(cè)面由掩模覆蓋，在側(cè)面被覆蓋的狀態(tài)下從柵溝道的底面向半導(dǎo)體層注入第二導(dǎo)電型雜質(zhì)。由此，在半導(dǎo)體層形成注入層。在形成注入層后，除去掩模，對柵溝道的底面及側(cè)面進(jìn)行氧化，由此形成柵絕緣膜。柵電極以完全填埋柵溝道的方式形成于柵絕緣膜上。由于在柵溝道的底面及側(cè)面的氧化之前形成注入層，因此注入層形成后的柵溝道的底面及側(cè)面的氧化以柵溝道的底面的氧化率及側(cè)面的氧化率滿足關(guān)系式底面的氧化率 /側(cè)面的氧化率> 1的條件進(jìn)行。其結(jié)果是，能夠形成底面上的部分的厚度大于側(cè)面上的部分的厚度的柵絕緣膜。另外，由于在形成注入層時(shí)，柵溝道的側(cè)面被掩模覆蓋，因此能夠抑制第二導(dǎo)電型雜質(zhì)從柵溝道的側(cè)面向半導(dǎo)體層注入。另外，優(yōu)選，所述注入層是由所述第二導(dǎo)電型雜質(zhì)的活性化賦予了導(dǎo)電性的活性層。由此，由于能夠增大在注入層和半導(dǎo)體層之間形成的能量壘，因此能夠使電流更難以在注入層中流動。另外，所述注入層可以是注入后的所述第二導(dǎo)電型雜質(zhì)的非活性狀態(tài)被維持的絕緣層。另外，優(yōu)選，在所述柵溝道的所述側(cè)面上的所述柵絕緣膜中，與所述源區(qū)域相鄰的部分的厚度T1是其剩余的部分的厚度T2以上。作為表示溝道柵型MOSFET的開關(guān)性能的指標(biāo)，例如使用MOSFET的通態(tài)電阻Ron 和柵電荷量Q之積Ron -Q0由于Ron · Q越小，開關(guān)性能越優(yōu)越，因此優(yōu)選柵電荷量盡可能小。還有，所謂柵電荷量是指在寄生形成于柵中的電容(例如，由柵絕緣膜的柵電極及源區(qū)域夾著的部分(柵電極和源區(qū)域之間的部分)的電容等)中蓄積的電荷量。若1\是1~2以上，則能夠增大柵電極和源區(qū)域的距離，因此能夠降低柵絕緣膜的柵電極和源區(qū)域之間的部分的電容。其結(jié)果是，由于能夠降低在柵的寄生電容中蓄積的柵電荷量，因此能夠提高M(jìn)OSFET的開關(guān)性能。而且，與所述源區(qū)域相鄰的部分的厚度T1相對于所述柵絕緣膜的所述剩余的部分的厚度T2之比(IVT2)例如可以是1 3。另外，所述柵絕緣膜的與所述源區(qū)域相鄰的部分可以相對于所述柵溝道的所述側(cè)面向所述柵溝道的內(nèi)側(cè)及外側(cè)的兩方突出。另外，所述柵溝道的所述底面上的所述柵絕緣膜的厚度T3相對于所述柵絕緣膜的所述剩余的部分的厚度T2之比(T3/T2)例如可以是1 2。
另外，優(yōu)選，所述半導(dǎo)體層的表面是Si面。此時(shí)，能夠使柵溝道的底面為Si面。 而且，由于在SiC半導(dǎo)體結(jié)晶中，Si面的氧化率快于C面的氧化率，因此若柵溝道的底面是 Si面，則能夠進(jìn)一步提高柵溝道的底面的氧化率。因此，當(dāng)在柵溝道的底面形成了所希望的厚度的柵絕緣膜的時(shí)刻，能夠防止柵溝道的側(cè)面上的柵絕緣膜的厚度超過必要量。另一方面，若柵溝道的底面是C面，則當(dāng)在柵溝道的底面形成了所希望的厚度的柵絕緣膜的時(shí)刻， 有時(shí)柵溝道的側(cè)面上的柵絕緣膜的厚度會超過必要量。其結(jié)果是，即使對柵電極施加?xùn)砰撝惦妷?，也由于柵絕緣膜過厚而無法形成溝道。另外，所述柵溝道的所述底面可以形成于所述柵溝道的相互對置的所述側(cè)面的對置方向上的兩端部，包括從該側(cè)面的各下端相對于所述半導(dǎo)體層的所述表面傾斜的傾斜部和連接設(shè)置該傾斜部的下端彼此且相對于所述半導(dǎo)體層的所述表面平行的平行部。由此， 在半導(dǎo)體裝置的關(guān)斷時(shí)，能夠抑制電場向柵溝道的底面的兩端部集中。在柵溝道的底面具有平行部時(shí)，優(yōu)選，注入層與平行部的整個(gè)區(qū)域相接而形成。由此，能夠?qū)沤^緣膜的平行部上的部分整體地加厚。另外，所述柵溝道的所述底面可以在所述柵溝道的相互對置的所述側(cè)面的對置方向上的兩端部形成為具有朝向所述半導(dǎo)體層側(cè)彎曲的彎曲面的剖視圓弧狀。此時(shí)，與柵溝道的底面在兩端部具有傾斜部的情況相同，在半導(dǎo)體裝置的關(guān)斷時(shí)，能夠抑制電場向柵溝道的底面的兩端部集中。另外，注入層的深度可以是0. 1 μ m 0. 5 μ m，注入層的第二導(dǎo)電型雜質(zhì)濃度可以是 IXlO16Cnr3 IX IO21CnT3。另外，在所述半導(dǎo)體裝置的制造方法中，形成所述柵溝道的工序包括在所述半導(dǎo)體層的表面上形成第一掩模的工序和經(jīng)由該第一掩模蝕刻所述半導(dǎo)體層的工序，由所述掩模覆蓋所述側(cè)面的工序包括在所述底面和所述側(cè)面上以及所述第一掩模上形成由與所述第一掩模不同的材料構(gòu)成的第二掩模的工序和利用蝕刻除去該第二掩模的所述底面上的部分的工序。在該方法中，由于第一掩模和第二掩模是相互不同的材料，因此第一掩模及第二掩模相對于腐蝕劑或蝕刻氣體的蝕刻率相互不同。因此，通過以第一掩模和第二掩模的選擇比成為適當(dāng)值的方式適當(dāng)選擇第一掩模及第二掩模的材料，能夠?qū)⒌谝谎谀＠脼槲g刻第二掩模時(shí)的蝕刻阻擋件。因而，在利用蝕刻除去第二掩模的底面上的部分的工序中，在將其底面上的部分以及半導(dǎo)體層的表面上的第二掩模除去的時(shí)刻，能夠利用第一掩模停止進(jìn)行第一掩模上的蝕刻。其結(jié)果是，能夠防止半導(dǎo)體層的表面被侵蝕。另外，在所述半導(dǎo)體裝置的制造方法中，所述半導(dǎo)體層的表面是Si面，由所述掩模覆蓋所述側(cè)面的工序是通過使所述底面及所述側(cè)面氧化而在所述底面及所述側(cè)面上形成硅氧化膜的工序。在該方法中，由于半導(dǎo)體層的表面是Si面，因此從該Si面下挖而成的柵溝道的底面是Si面。因此，注入層形成前的柵溝道的底面及側(cè)面的氧化以柵溝道的底面的氧化率及側(cè)面的氧化率滿足關(guān)系式底面的氧化率/側(cè)面的氧化率< 1的條件進(jìn)行。其結(jié)果是，能夠形成底面上的部分的厚度小于側(cè)面上的部分的厚度的硅氧化膜。因而，通過以適當(dāng)?shù)难趸瘲l件形成硅氧化膜，在形成注入層時(shí)，能夠從柵溝道的底面注入第二導(dǎo)電型雜質(zhì)，且同時(shí)能夠有效地抑制從柵溝道的側(cè)面注入第二導(dǎo)電型雜質(zhì)。另外，在所述半導(dǎo)體裝置的制造方法中，形成所述注入層的工序在形成所述主體區(qū)域及所述源區(qū)域的工序前執(zhí)行。在該方法中，由于注入層在形成主體區(qū)域及源區(qū)域的工序前形成，因此在形成主體區(qū)域及源區(qū)域的工序中的熱處理時(shí)，能夠使注入層中的第二導(dǎo)電型雜質(zhì)活性化。由此，能夠?qū)⒆⑷雽有纬蔀楸毁x予了導(dǎo)電性的活性層。另外，在所述半導(dǎo)體裝置的制造方法中，形成所述注入層的工序在形成所述主體區(qū)域及所述源區(qū)域的工序后執(zhí)行。在該方法中，由于注入層在形成主體區(qū)域及源區(qū)域的工序后形成，因此注入層不暴露于形成主體區(qū)域及源區(qū)域的工序中的熱處理。因此，能夠?qū)⒆⑷雽拥臓顟B(tài)維持為注入后的第二導(dǎo)電型雜質(zhì)的非活性狀態(tài)。由此，能夠?qū)⒆⑷雽有纬蔀榻^緣層。進(jìn)而例如是在形成柵溝道的工序于形成主體區(qū)域及源區(qū)域的工序后執(zhí)行的情況下，柵溝道不暴露于形成主體區(qū)域及源區(qū)域的工序中的熱處理。因此，也能夠防止熱處理所導(dǎo)致的柵溝道的變形。


圖1是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的示意俯視圖。圖2是由圖1的虛線圓II圍住的部分的主要部分放大圖。圖3是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的示意剖面圖，是圖2的切斷線 III-III的切斷面。圖4A是用于說明圖3所示的半導(dǎo)體裝置的制造方法的示意剖面圖。圖4B是表示接著圖4A的工序的圖。圖4C是表示接著圖4B的工序的圖。圖4D是表示接著圖4C的工序的圖。圖4E是表示接著圖4D的工序的圖。圖4F是表示接著圖4E的工序的圖。圖4G是表示接著圖4F的工序的圖。圖4H是表示接著圖4G的工序的圖。圖41是表示接著圖4H的工序的圖。圖4J是表示接著圖41的工序的圖。圖4K是表示接著圖4J的工序的圖。圖4L是表示接著圖4K的工序的圖。圖4M是表示接著圖4L的工序的圖。圖4N是表示接著圖4M的工序的圖。圖40是表示接著圖4N的工序的圖。圖4P是表示接著圖40的工序的圖。圖4Q是表示接著圖4P的工序的圖。圖5是本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的示意剖面圖。圖6A是用于說明圖5所示的半導(dǎo)體裝置的制造方法的示意剖面圖。
圖6B是表示接著圖6A的工序的圖。圖6C是表示接著圖6B的工序的圖。圖6D是表示接著圖6C的工序的圖。圖6E是表示接著圖6D的工序的圖。圖6F是表示接著圖6E的工序的圖。圖6G是表示接著圖6F的工序的圖。圖6H是表示接著圖6G的工序的圖。圖61是表示接著圖6H的工序的圖。圖6J是表示接著圖61的工序的圖。圖6K是表示接著圖6J的工序的圖。圖6L是表示接著圖6K的工序的圖。圖6M是表示接著圖6L的工序的圖。圖6N是表示接著圖6M的工序的圖。圖60是表示接著圖6N的工序的圖。圖7是本發(fā)明的第三實(shí)施方式的半導(dǎo)體裝置的示意剖面圖。圖8A是用于說明圖7所示的半導(dǎo)體裝置的制造方法的示意剖面圖。圖8B是表示接著圖8A的工序的圖。圖8C是表示接著圖8B的工序的圖。圖8D是表示接著圖8C的工序的圖。圖8E是表示接著圖8D的工序的圖。圖8F是表示接著圖8E的工序的圖。圖8G是表示接著圖8F的工序的圖。圖8H是表示接著圖8G的工序的圖。圖81是表示接著圖8H的工序的圖。圖8J是表示接著圖81的工序的圖。圖8K是表示接著圖8J的工序的圖。圖8L是表示接著圖8K的工序的圖。
圖8M是表示接著圖8L的工序的圖。圖8N是表示接著圖8M的工序的圖。圖80是表示接著圖8N的工序的圖。圖8P是表示接著圖80的工序的圖。圖8Q是表示接著圖8P的工序的圖。圖9是本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置的示意剖面圖。圖IOA是用于說明圖9所示的半導(dǎo)體裝置的制造方法的示意剖面圖。圖IOB是表示接著圖IOA的工序的圖。圖IOC是表示接著圖IOB的工序的圖。圖IOD是表示接著圖IOC的工序的圖。圖IOE是表示接著圖IOD的工序的圖。圖IOF是表示接著圖IOE的工序的圖。
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圖IOG是表示接著圖IOF的工序的圖。圖IOH是表示接著圖IOG的工序的圖。圖101是表示接著圖IOH的工序的圖。圖IOJ是表示接著圖101的工序的圖。圖IOK是表示接著圖IOJ的工序的圖。圖IOL是表示接著圖IOK的工序的圖。圖IOM是表示接著圖IOL的工序的圖。圖ION是表示接著圖IOM的工序的圖。圖100是表示接著圖ION的工序的圖。圖11是表示本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的變形例的示意剖面圖。圖12是現(xiàn)有的具有溝道柵型VDM0SFET的SiC半導(dǎo)體裝置的示意剖面圖。
具體實(shí)施例方式以下，參照附圖詳細(xì)說明本發(fā)明的實(shí)施方式。圖1是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的示意的俯視圖。半導(dǎo)體裝置1在俯視下形成為正方形狀，在其表面?zhèn)刃纬捎袑娱g絕緣膜2。在層間絕緣膜2上形成有源電極3、柵極焊盤4及柵梳5。源電極3在俯視下形成為正方形狀，該正方形狀在其中央部分具有從第一側(cè)緣6 向與該第一側(cè)緣6對置的第二側(cè)緣7側(cè)在俯視下被凹狀除去的區(qū)域(除去區(qū)域10)，各側(cè)緣配置為與半導(dǎo)體裝置1的側(cè)緣分別平行。柵極焊盤4在俯視下形成為正方形狀，在源電極3的凹狀的除去區(qū)域10的開放部分附近相對于源電極3空開間隔而非接觸地設(shè)置。在該實(shí)施方式中，3根柵梳5與柵極焊盤4 一體地形成。3根柵梳5從源電極3的除去區(qū)域10的開放側(cè)朝向其相反側(cè)，在除去區(qū)域10內(nèi)及與源電極3的第一側(cè)緣6正交的第三側(cè)緣8及第四側(cè)緣9的外側(cè)，各1根地相互平行延伸，相對于源電極3空開間隔而非接觸地設(shè)置。柵極焊盤4及柵梳5由相同的金屬材料構(gòu)成。優(yōu)選，柵極焊盤4及柵梳5由與源電極3相同的金屬材料構(gòu)成。在源電極3、柵極焊盤4及柵梳5由相同的金屬材料構(gòu)成的情況下，在層間絕緣膜2的表面整個(gè)區(qū)域上形成由該金屬材料構(gòu)成的膜，并對該膜進(jìn)行構(gòu)圖， 由此能夠形成源電極3、柵極焊盤4及柵梳5。在源電極3的下方，多個(gè)由以下說明的各部構(gòu)成的溝道柵型VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)白勺單位單7ΠC 在俯視下排列設(shè)為矩陣狀(行列狀)。圖2是由圖1的虛線圓II圍住的部分的主要部分放大圖。圖3是本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的示意剖面圖，是圖2的切斷線III-III的切斷面。半導(dǎo)體裝置1具有構(gòu)成半導(dǎo)體裝置1的基體的SiC基板11。在SiC基板11中高濃度地?fù)诫s有N型雜質(zhì)(例如，IX IO18cm-3 IX IO21cm-3)。SiC基板11的表面12 (上表面)是Si面，背面13(下表面)是C面。在SiC基板11的表面12上層疊有由與SiC基板11相比低濃度地?fù)诫s了 N型雜質(zhì)的SiC(硅碳化物碳化硅)構(gòu)成的N—型的外延層14。在Si面即表面12上形成的作為半導(dǎo)體層的外延層14將Si面作為成長主面而成長。因而，外延層14的表面15是Si面。外延層14的與Si面?zhèn)鹊牟糠?表層部)相反側(cè)的C面?zhèn)鹊牟糠?基層部)構(gòu)成為其整個(gè)區(qū)域維持了外延成長后的狀態(tài)的N_型的漏區(qū)域16。漏區(qū)域16的N型雜質(zhì)濃度例如是 1 X IO15CnT3 1 X IO17CnT3。另一方面，在外延層14的表層部，多個(gè)主體區(qū)域17在各單位單元C各設(shè)置1個(gè)， 在俯視下排列形成為矩陣狀(行列狀)。各主體區(qū)域17在俯視下是正方形狀。另外，各主體區(qū)域17呈P型導(dǎo)電型，在從外延層14的表面15至深度方向的中途部的區(qū)域相對于其他主體區(qū)域17在與外延層14的厚度方向正交的方向上空開間隔而形成，其最深部與漏區(qū)域 16相接。主體區(qū)域17的P型雜質(zhì)濃度例如是1 X IO15CnT3 1 X 1019cm_3。在外延層14上從表面15下挖而形成柵溝道18。柵溝道18呈以一定的間距將排列為行列狀的單位單元C (主體區(qū)域17)劃分的一定寬度的格子狀。在各單位單元C，主體區(qū)域17的深度方向是柵長度方向，與該柵長度方向正交的主體區(qū)域17的周向是柵寬度方向。柵溝道18具有相互空開間隔而對置的側(cè)面19和將側(cè)面19的下端連接設(shè)置的底面20。各側(cè)面19是相對于外延層14的表面15大致正交的平面。底面20形成于漏區(qū)域16。也就是說，柵溝道18在層厚方向上貫通主體區(qū)域17， 其最深部(底面20)到達(dá)漏區(qū)域16。底面20具有從各側(cè)面19的下端相對于表面15向柵溝道18的深度方向傾斜的傾斜部21和連接設(shè)置傾斜部21的下端且相對于表面15平行的平行部22。另外，柵溝道18的與柵寬度正交的方向上的距離(一對側(cè)面19間的距離)例如 ^ 0. 5 μ m ~ 1. 0 μ m。在漏區(qū)域16中，在從柵溝道18的底面20至漏區(qū)域16的厚度方向中途部的部分形成有利用P型雜質(zhì)的注入而形成的注入活性層23。注入活性層23設(shè)置為與底面20的平行部22的大致整個(gè)區(qū)域相接，其深度例如是0. 1 μ m 0. 5 μ m，優(yōu)選是0. 2 μ m 0. 3 μ m。 還有，在本實(shí)施方式中，注入活性層23的深度是0. 3 μ m。注入活性層23是利用P型雜質(zhì)的活性化而被活性化的層(活性層)，是電阻值比外延層14的周圍的區(qū)域(例如，漏區(qū)域16)高的高電阻層。注入活性層23的電阻值例如是數(shù)十k Ω / 口 數(shù)百k Ω / 口。另外，注入活性層23的P型雜質(zhì)濃度例如是1 X IO16CnT3 1 X IO21cm-3,優(yōu)選是1 X IO18cm-3 1 X IO1W30還有，在本實(shí)施方式中，注入活性層23所含有的P型雜質(zhì)是B (硼)，其濃度是1 X 1019cm_3。在柵溝道18內(nèi)以將柵溝道18的內(nèi)面(側(cè)面19及底面20)整個(gè)區(qū)域覆蓋的方式形成有由SW2構(gòu)成的柵絕緣膜24。在柵絕緣膜M中的側(cè)面19上的部分(絕緣膜側(cè)部25)中，與源區(qū)域30相鄰的部分(源相鄰部27)相對于側(cè)面19向柵溝道18的內(nèi)側(cè)及外側(cè)的兩方突出，由此源相鄰部27 的厚度T1比與其剩余部分(主體區(qū)域17及漏區(qū)域16)相鄰的部分(主體相鄰部28)的厚度 T2大。源相鄰部27的厚度T1相對于主體相鄰部觀的厚度T2之比(源相鄰部27的厚度T1/ 主體相鄰部觀的厚度T2)例如是1 3，優(yōu)選是2 3。另外，雙方的厚度的具體的大小例如
11是源相鄰部27的厚度T1為1000 A 2000 A，主體相鄰部觀的厚度T2為400 A 500 A。另一方面，柵絕緣膜M中的底面20上的部分(絕緣膜底部26)在底面20的平行部22上的部分具有厚度比主體相鄰部觀的厚度T2大的部分。絕緣膜底部沈中的厚度大的部分的厚度T3(以下，有時(shí)將該厚度稱為絕緣膜底部沈的厚度T3)相對于主體相鄰部觀的厚度T2之比(絕緣膜底部沈的厚度T3/主體相鄰部觀的厚度T2)例如是1 2，優(yōu)選是 2。另外，絕緣膜底部沈的具體的厚度例如是1000 A 2000 A。而且，利用高濃度地?fù)诫s了 N型雜質(zhì)的多晶硅材料完全填埋柵絕緣膜M的內(nèi)側(cè)， 由此在柵溝道18內(nèi)埋設(shè)柵電極四。在各主體區(qū)域17的表層部形成有N+型的源區(qū)域30。源區(qū)域30是比漏區(qū)域16 的N型雜質(zhì)濃度高、高濃度地?fù)诫s了 N型雜質(zhì)的區(qū)域。源區(qū)域30的N型雜質(zhì)濃度例如是 1 X IO18CnT3 1 X IO21Cm-30源區(qū)域30在與柵溝道18相鄰的位置在沿著柵寬度的方向上延伸，其底部從外延層14的表面15側(cè)與主體區(qū)域17相接。在各源區(qū)域30的內(nèi)側(cè)，P+型的主體接觸區(qū)域31將源區(qū)域30的中央部沿深度方向貫通而形成。主體接觸區(qū)域31是比主體區(qū)域17的P型雜質(zhì)濃度高、高濃度地?fù)诫s了 P型雜質(zhì)的區(qū)域。主體接觸區(qū)域31的P型雜質(zhì)濃度例如是1 X IO18CnT3 1 X IO21Cm-30在外延層14的表面15上層疊有由SW2構(gòu)成的層間絕緣膜2。在層間絕緣膜2的與各主體接觸區(qū)域31對置的位置形成有接觸孔32。各接觸孔32貫通層間絕緣膜2，在各接觸孔32內(nèi)，主體接觸區(qū)域31的整個(gè)區(qū)域及源區(qū)域30的主體接觸區(qū)域31的周圍的部分相面對。在層間絕緣膜2上形成有源電極3。源電極3經(jīng)由接觸孔32與源區(qū)域30及主體接觸區(qū)域31接觸(電連接)。源電極3在源區(qū)域30及主體接觸區(qū)域31的接觸部分具有鎳硅化物層33，在鎳硅化物層33上具有金屬層34。金屬層34例如使用鋁(Al)、金(Au)、銀(Ag)、銅(Cu)、它們的合金及含有它們的金屬材料而形成。金屬層34形成源電極3的最表層，例如連接(結(jié)合)金屬纜線等。另外， 金屬層；34的厚度例如是1 μ m 5 μ m。在SiC基板11的背面13形成有漏電極35。漏電極35與SiC基板11接觸(電連接)。漏電極35在與SiC基板11接觸的接觸部分具有鎳硅化物層36，在鎳硅化物層36上具有金屬層37。金屬層37可以使用與構(gòu)成上述金屬層34的材料相同的材料而形成。金屬層37 形成漏電極35的最表層，例如在SiC基板11與引線框的焊盤結(jié)合時(shí)，與焊盤接合。另外， 金屬層37的厚度例如是1 μ m 5 μ m。柵電極四經(jīng)由在層間絕緣膜2形成的接觸孔(未圖示)與柵配線38接觸(電連接)。另外，柵配線38與柵極焊盤4電連接。以在源電極3和漏電極35之間(源-漏間)產(chǎn)生了規(guī)定的電位差的狀態(tài)，向柵極焊盤4施加規(guī)定的電壓(柵閾值電壓以上的電壓)，由此利用來自柵電極四的電場在主體區(qū)域17的與柵絕緣膜M的界面附近形成溝道。由此，在源電極3和漏電極35之間流動電流，VDM0SFET成為導(dǎo)通狀態(tài)。圖4A 圖4Q是用于說明圖3所示的半導(dǎo)體裝置的制造方法的示意剖面圖。首先，如圖 4A 所示，利用 CVD (Metal Organic Chemical Vapor Deposition : "機(jī)金屬氣相成長)法、LPE (Liquid Phase Epitaxy 液相外延)法、MBE (Molecular Beam Epitaxy 分子線外延)法等外延成長法，在SiC基板11的表面12 (Si面)上摻雜雜質(zhì)且同時(shí)使SiC結(jié)晶成長。由此，在SiC基板11上形成N—型的外延層14。接著，將P型雜質(zhì)從外延層14的表面15注入(implantation)外延層14的內(nèi)部。此時(shí)的注入條件因P型雜質(zhì)的種類不同而不同，但是例如是加速能為300kEV 400kEV。由此，如圖4B所示，在外延層14的表層部形成注入有P型雜質(zhì)的作為第二導(dǎo)電型區(qū)域的P型注入?yún)^(qū)域39。通過形成P型注入?yún)^(qū)域39，在外延層14的基層部形成與P型注入?yún)^(qū)域39分離且維持外延成長后的狀態(tài)的漏區(qū)域16。接著，如圖4C所示，利用CVD法在外延層14上形成由SW2構(gòu)成的掩模40。接著， 經(jīng)由光致抗蝕劑(未圖示)蝕刻掩模40，由此構(gòu)圖為在需要形成主體接觸區(qū)域31的區(qū)域具有開口 41的圖案。在形成開口 41后，將P型雜質(zhì)從外延層14的表面15注入(灌入)外延層14的內(nèi)部。由此，在P型注入?yún)^(qū)域39的表層部形成注入有P型雜質(zhì)的P+型注入?yún)^(qū)域 42。此時(shí)的注入條件因P型雜質(zhì)的種類不同而不同，但是例如是加速能為30kEV 180kEV。 在形成P+型注入?yún)^(qū)域42后，除去掩模40。接著，如圖4D所示，利用CVD法，在外延層14上形成由SiO2構(gòu)成的掩模43。接著，經(jīng)由光致抗蝕劑(未圖示)蝕刻掩模43，由此構(gòu)圖為在需要形成源區(qū)域30的區(qū)域具有開口 44的圖案。在形成開口 44后，將N型雜質(zhì)從外延層14的表面15注入(灌入)外延層14的內(nèi)部。由此，在P型注入?yún)^(qū)域39的表層部形成注入有N型雜質(zhì)的作為第一導(dǎo)電型區(qū)域的N+型注入?yún)^(qū)域45。此時(shí)的注入條件因N型雜質(zhì)的種類不同而不同，但是例如是加速能為30kEV 180kEV。在注入N型雜質(zhì)后，除去掩模43。接著，如圖4E所示，利用CVD法、熱氧化法等，在外延層14的表面15整個(gè)區(qū)域形成由SiO2構(gòu)成的作為第一掩模的溝道形成掩模46。還有，溝道形成掩模46也可以利用CVD 法并由SiN等形成。接著，如圖4F所示，經(jīng)由光致抗蝕劑(未圖示)蝕刻溝道形成掩模46，由此構(gòu)圖為在需要形成柵溝道18的區(qū)域具有開口 47的圖案。接著，如圖4G所示，包含SF6(六氟化硫)、02(氧)及HBr(溴化氫)的混合氣體 (SF6/02/HBr氣體)經(jīng)由開口 47向外延層14的表面15入射。由此，外延層14從表面15 (Si 面)被干蝕刻，形成柵溝道18。接著，如圖4H所示，利用使用了化氣體的熱氧化法(Dry氧化)，氧化柵溝道18的內(nèi)面(側(cè)面19及底面20)。&氣體例如是1200°C，供給0. 5小時(shí) 1. 0小時(shí)。而且，由于柵溝道18形成于由SiC構(gòu)成的外延層14上，因此柵溝道18的內(nèi)面的氧化在Si面即平行部22的氧化率及與Si面正交的面即側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=0. 1 0. 2 < 1的條件下進(jìn)行。由此，形成底面20 (平行部22)上的部分(阻擋膜底部50)的厚度小于側(cè)面19上的部分(阻擋膜側(cè)部49)的厚度的阻擋膜 48。接著，如圖41所示，利用CVD法，將與溝道形成掩模46的材料(SiO2)不同的材料即多晶硅材料堆積在外延層14上直至將阻擋膜48的表面整個(gè)區(qū)域及溝道形成掩模46的表面整個(gè)區(qū)域完全覆蓋為止。由此，在阻擋膜48上及溝道形成掩模46上形成作為第二掩模的溝道保護(hù)掩模51。溝道保護(hù)掩模51的厚度例如控制為0. 1 μ m 0. 5 μ m。
接著，如圖4J所示，從外延層14的上方深腐蝕溝道保護(hù)掩模51。深腐蝕持續(xù)到利用阻擋膜48的阻擋膜底部50使蝕刻停止為止。由此，利用蝕刻除去溝道保護(hù)掩模51的阻擋膜底部50及溝道形成掩模46上的部分，溝道保護(hù)掩模51的阻擋膜側(cè)部49上的部分殘存。接著，如圖4K所示，將P型雜質(zhì)經(jīng)由阻擋膜底部50從柵溝道18的底面20注入 (灌入)外延層14的內(nèi)部。此時(shí)的注入條件因P型雜質(zhì)的種類不同而不同，但是例如是加速能為30kEV 180kEV。由此，在外延層14中，在從柵溝道18的底面20至外延層14的厚度方向中途部的部分形成注入層52。接著，如圖4L所示，利用濕蝕刻，除去由多晶硅構(gòu)成的溝道保護(hù)掩模51，接著，除去由SiO2構(gòu)成的溝道形成掩模46及阻擋膜48。接著，如圖4M所示，例如在1400°C 1900°C對外延層14進(jìn)行熱處理。由此，被注入的P型及N型雜質(zhì)活性化，在柵溝道18的側(cè)方形成主體區(qū)域17，并且在主體區(qū)域17的表層部形成源區(qū)域30及主體接觸區(qū)域31。另外，利用該熱處理，注入層52中的P型雜質(zhì)活性化，成為注入層52被賦予導(dǎo)電性的注入活性層23。接著，如圖4N所示，利用使用了化氣體的熱氧化法(Dry氧化)，氧化柵溝道18的內(nèi)面(側(cè)面19及底面20)。由于從柵溝道18的底面20形成有規(guī)定的深度的注入活性層 23，因此柵溝道18的內(nèi)面的氧化在注入活性層23露出的平行部22的氧化率及維持外延成長后的狀態(tài)的區(qū)域露出的側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19 的氧化率=1. 5 2. 0 > 1的條件下進(jìn)行。由此，形成絕緣膜底部沈的厚度大于絕緣膜側(cè)部25的厚度的柵絕緣膜M。另一方面，由于從柵溝道18的側(cè)面19露出雜質(zhì)濃度不同的主體區(qū)域17及源區(qū)域 30，因此柵溝道18的側(cè)面19的氧化在源區(qū)域30露出的部分的氧化率及外延層14的剩余部分露出的部分的氧化率例如滿足關(guān)系式源區(qū)域30部分的氧化率/剩余部分的氧化率= 1. 0 3. 0 > 1的條件下進(jìn)行。由此，形成源相鄰部27的厚度大于主體相鄰部觀的厚度的絕緣膜側(cè)部25。接著，如圖40所示，利用CVD法，將摻雜的多晶硅材料堆積在外延層14上。被堆積的多晶硅材料被深腐蝕直至深腐蝕面與外延層的表面15成為同一面為止。由此，除去多晶硅材料中的柵溝道18外的部分，形成由在柵溝道18內(nèi)殘存的多晶硅材料構(gòu)成的柵電極 29。接著，如圖4P所示，利用CVD法，在外延層14上層疊由SiO2構(gòu)成的層間絕緣膜2。 然后，對層間絕緣膜2進(jìn)行構(gòu)圖，由此在層間絕緣膜2上形成使源區(qū)域30及主體接觸區(qū)域 31露出的接觸孔32。接著，如圖4Q所示，利用濺射法，在外延層14上堆積Ni。然后，將除去了源區(qū)域 30及主體接觸區(qū)域31上的部分以外的部分提離后，例如進(jìn)行1000°C的RTA(Rapid Thermal Annealing)退火處理。由此，使SiC中的Si和Ni反應(yīng)而將Ni硅化物化，從而形成鎳硅化物層33。然后，利用濺射法，在鎳硅化物層33上堆積金屬(Al等)。由此，形成金屬層34， 形成源電極3。接著，形成與柵電極四連接的柵配線38。然后，利用與源電極3相同的方法，在 SiC基板11的背面13形成具有鎳硅化物層36及金屬層37的漏電極35。
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經(jīng)過以上的工序，獲得圖3所示的半導(dǎo)體裝置1。于是，根據(jù)上述的制造方法，在柵溝道18的內(nèi)面(側(cè)面19及底面20)的氧化之前， 形成在底面20的平行部22露出的注入活性層23 (參照圖4M)。因此，注入活性層23形成后的柵溝道18的內(nèi)面的氧化在平行部22的氧化率及維持了外延成長后的狀態(tài)的區(qū)域所露出的側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=1. 5 2.0 > 1的條件下進(jìn)行。其結(jié)果是，能夠形成絕緣膜底部沈的厚度T3大于主體相鄰部觀的厚度T2的柵絕緣膜M。因而，在半導(dǎo)體裝置1中，通過適當(dāng)?shù)卦O(shè)計(jì)柵絕緣膜M的絕緣膜底部沈的厚度T3, 能夠抑制絕緣膜側(cè)部25的厚度T1及T2的增大，且抑制絕緣膜底部沈的絕緣破壞。作為表示溝道柵型MOSFET的開關(guān)性能的指標(biāo)，例如使用MOSFET的通態(tài)電阻Ron 和柵電荷量Q之積Ron -Q0由于Ron · Q越小，開關(guān)性能越優(yōu)越，因此優(yōu)選柵電荷量盡可能小。還有，所謂柵電荷量是在寄生形成于柵中的電容(例如，柵絕緣膜M的源相鄰部27等) 中蓄積的電荷量。 在半導(dǎo)體裝置1中，由于源相鄰部27的厚度T1大于主體相鄰部觀的厚度T2，因此能夠增大柵電極四和源區(qū)域30的距離。因此，能夠降低源相鄰部27的電容。其結(jié)果是， 由于能夠降低在柵的寄生電容中蓄積的柵電荷量，因此能夠提高M(jìn)OSFET的開關(guān)性能。另外，在柵溝道18的側(cè)面19由溝道保護(hù)掩模51覆蓋的狀態(tài)下，將P型雜質(zhì)從柵溝道18的底面20注入(灌入)外延層14的內(nèi)部(參照圖4K)。因此，能夠抑制P型雜質(zhì)從柵溝道18的側(cè)面19向外延層14的溝道部分注入。另外，經(jīng)由由SW2構(gòu)成的溝道形成掩模46形成柵溝道18，在使該溝道形成掩模46 殘存的狀態(tài)下，形成由多晶硅構(gòu)成的溝道保護(hù)掩模51 (參照圖41)。S^2及多晶硅相對于腐蝕劑或蝕刻氣體的蝕刻率相互不同。因此，能夠?qū)系佬纬裳谀?6利用為在蝕刻溝道保護(hù)掩模51時(shí)的蝕刻阻擋件。因而，在對溝道保護(hù)掩模51的底面20上的部分(阻擋膜底部50上的部分)進(jìn)行深腐蝕的工序(參照圖4J)中，在蝕刻了該底面20上的部分以及外延層14的表面15上的溝道保護(hù)掩模51的時(shí)刻，能夠利用溝道形成掩模46使溝道形成掩模46上的蝕刻停止進(jìn)行。其結(jié)果是，能夠防止外延層14的表面15被侵蝕。另外，由于注入層52在利用熱處理形成主體區(qū)域17、源區(qū)域30及主體接觸區(qū)域 31的工序前形成，因此能夠在熱處理時(shí)使注入層52中的P型雜質(zhì)活性化。由此，能夠?qū)⒆⑷雽?2形成為被賦予了導(dǎo)電性的注入活性層23。而且，由于是注入活性層23，因此能夠增大在注入活性層23和漏區(qū)域16之間形成的能量壘。其結(jié)果是，能夠使電流難以流向注入活性層23。另外，由于外延層14的表面15是Si面，因此能夠使柵溝道18的底面20 (平行部 22)為Si面。而且，由于在SiC半導(dǎo)體結(jié)晶中，Si面的氧化率快于C面的氧化率，因此若柵溝道18的底面20 (平行部2 是Si面，則能夠進(jìn)一步提高柵溝道18的底面20 (平行部 22)的氧化率。因此，當(dāng)在柵溝道18的底面20 (平行部2 形成了所希望的厚度的柵絕緣膜24 (絕緣膜底部沈)的時(shí)刻，能夠防止柵溝道18的側(cè)面19上的柵絕緣膜24 (絕緣膜側(cè)部25)的厚度超過必要量。另一方面，若柵溝道18的底面20 (平行部22)是C面，則當(dāng)在柵溝道18的底面20 (平行部2 形成了所希望的厚度的柵絕緣膜的時(shí)刻，有時(shí)柵溝道18的側(cè)面19上的柵絕緣膜的厚度會超過必要量。其結(jié)果是，即使對柵電極四施加?xùn)砰撝惦妷海灿捎跂沤^緣膜過厚而無法形成溝道。另外，由于柵溝道18的底面20在相互空開間隔而對置的側(cè)面19的對置方向上的兩端部具有傾斜部21，因此在半導(dǎo)體裝置1的關(guān)斷時(shí)，能夠抑制電場向柵溝道18的底面20 的兩端部集中。圖5是本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的示意剖面圖。在圖5中，對與圖3 所示的各部對應(yīng)部分標(biāo)注與所述各部相同的參照符號。另外，以下，對于標(biāo)注了相同的參照符號的部分省略詳細(xì)的說明。在半導(dǎo)體裝置53中，由于其制造方法與半導(dǎo)體裝置1的制造方法不同，因此柵溝道18的與柵寬度正交的方向上的距離(一對側(cè)面19間的距離)與半導(dǎo)體裝置1的該距離不同，例如是0. 8μπι 1.3μπι。其他構(gòu)成與所述的第一實(shí)施方式的情況相同，動作也相同。圖6Α 圖60是用于說明圖5所示的半導(dǎo)體裝置的制造方法的示意剖面圖。首先，圖6Α 圖6G所示，進(jìn)行與圖4Α 圖4G相同的工序，在外延層14形成柵溝道18。接著，如圖6Η所示，利用使用了化氣體的熱氧化法(Dry氧化)，氧化柵溝道18的內(nèi)面(側(cè)面19及底面20)。化氣體的供給時(shí)間比第一實(shí)施方式的形成阻擋膜48時(shí)的供給時(shí)間長，例如在1200°C供給3小時(shí) 5小時(shí)。而且，由于柵溝道18形成于由SiC構(gòu)成的外延層14上，因此柵溝道18的內(nèi)面的氧化在Si面即平行部22的氧化率及與Si面正交的面即側(cè)面19的氧化率例如滿足關(guān)系式 平行部22的氧化率/側(cè)面19的氧化率=0. 1 0. 2 < 1的條件下進(jìn)行。由此，形成底面 20 (平行部22)上的部分(保護(hù)膜底部56)的厚度小于側(cè)面19上的部分(保護(hù)膜側(cè)部55) 的厚度的溝道保護(hù)膜M (硅氧化膜)。如此形成的保護(hù)膜底部56的厚度相對于保護(hù)膜側(cè)部55的厚度之比(保護(hù)膜底部 56的厚度/保護(hù)膜側(cè)部55的厚度)例如是0. 1 0. 2。雙方的厚度的具體的大小例如為， 保護(hù)膜側(cè)部55的厚度是0. 1 μ m 0. 5 μ m，保護(hù)膜底部56的厚度是0. 02 μ m 0. 1 μ m。接著，如圖61所示，將P型雜質(zhì)經(jīng)由保護(hù)膜底部56從柵溝道18的底面20注入 (灌入)外延層14的內(nèi)部。此時(shí)的注入條件因P型雜質(zhì)的種類不同而不同，但是例如是加速能為30kEV 180kEV。由此，在外延層14中，在從柵溝道18的底面20至外延層14的厚度方向中途部的部分形成注入層52。接著，如圖6J所示，利用濕蝕刻，除去由SiO2構(gòu)成的溝道形成掩模46及溝道保護(hù)膜54。然后，如圖6K 圖60所示，進(jìn)行與圖4M 圖4Q相同的工序，從而獲得圖5所示的半導(dǎo)體裝置53。于是，柵溝道18的底面20具有相對于外延層14的表面15 (Si面)平行的平行部 22 (Si面)。因此，注入層52形成前的柵溝道18的內(nèi)面的氧化在平行部22的氧化率及與 Si面正交的面即側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=0. 1 0. 2 < 1的條件下進(jìn)行。其結(jié)果是，能夠形成平行部22上的部分(保護(hù)膜底部 56)的厚度小于側(cè)面19上的部分(保護(hù)膜側(cè)部55)的厚度的溝道保護(hù)膜M。
因而，通過以適當(dāng)?shù)难趸瘲l件形成溝道保護(hù)膜54，能夠在用于形成注入層52的P 型雜質(zhì)的注入時(shí)從柵溝道18的底面20注入P型雜質(zhì)，且有效地抑制從柵溝道18的側(cè)面19 注入P型雜質(zhì)。此外，對于與第一實(shí)施方式相同的作用及效果，省略記載。圖7是本發(fā)明的第三實(shí)施方式的半導(dǎo)體裝置的示意剖面圖。在半導(dǎo)體裝置57中，在漏區(qū)域16中，在從柵溝道18的底面20至漏區(qū)域16的厚度方向中途部的部分形成有利用P型雜質(zhì)的注入形成的注入層58。注入層58設(shè)置為與底面20的平行部22的大致整個(gè)區(qū)域相接，其深度例如是0. 1 μ m 0. 5 μ m，優(yōu)選是0. 2 μ m 0. 3 μ m。還有，在本實(shí)施方式中，注入層58的深度是0. 3 μ m。注入層58是注入后的P型雜質(zhì)的非活性狀態(tài)被維持的絕緣層，是電阻值比圖3的注入活性層23高的高電阻層。注入層58的電阻值例如是數(shù)k Ω / □ 數(shù)T (太拉)Ω / 口。 另外，注入層58的P型雜質(zhì)濃度例如是IX IO18CnT3 IX 1021cnT3，優(yōu)選是IX IO19CnT3 1 X IO20Cm-30還有，在本實(shí)施方式中，注入層58所含有的P型雜質(zhì)是B(硼)，其濃度是
IX IO20CnT3。其他構(gòu)成與所述的第一實(shí)施方式的情況相同，動作也相同。圖8Α 圖8Q是用于說明圖7所示的半導(dǎo)體裝置的制造方法的示意剖面圖。首先，如圖8Α 圖8D所示，進(jìn)行與圖4Α 圖4D相同的工序，在P型注入?yún)^(qū)域39 的表層部形成N+型注入?yún)^(qū)域45。接著，如圖8Ε所示，例如在1400°C 1900°C對外延層14進(jìn)行熱處理。由此，被注入的P型及N型雜質(zhì)活性化，在柵溝道18的側(cè)方形成主體區(qū)域17，并且在主體區(qū)域17的表層部形成源區(qū)域30及主體接觸區(qū)域31。接著，如圖8F所示，利用CVD法、熱氧化法等，在外延層14的表面15整個(gè)區(qū)域形成由SiO2構(gòu)成的作為第一掩模的溝道形成掩模46。還有，溝道形成掩模46也可以通過利用CVD法并由SiN等形成。接著，如圖8G所示，經(jīng)由光致抗蝕劑(未圖示)蝕刻溝道形成掩模46，由此構(gòu)圖為在需要形成柵溝道18的區(qū)域具有開口 47的圖案。接著，如圖8H所示，包含SF6(六氟化硫)、02(氧)及HBr(溴化氫)的混合氣體 (SF6/02/HBr氣體)經(jīng)由開口 47向外延層14的表面15入射。由此，外延層14從表面15 (Si 面)被干蝕刻，形成柵溝道18。接著，如圖81所示，利用使用了化氣體的熱氧化法(Dry氧化)，氧化柵溝道18的內(nèi)面(側(cè)面19及底面20)。&氣體例如是在1200°C供給0. 5小時(shí) 1. 0小時(shí)。而且，由于柵溝道18形成于由SiC構(gòu)成的外延層14上，因此柵溝道18的內(nèi)面的氧化在Si面即平行部22的氧化率及與Si面正交的面即側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=0. 1 0.2 < 1的條件下進(jìn)行。由此，形成底面20 (平行部22)上的部分(阻擋膜底部50)的厚度小于側(cè)面19上的部分(阻擋膜側(cè)部49)的厚度的阻擋膜 48。接著，如圖8J所示，利用CVD法，將與溝道形成掩模46的材料(SiO2)不同的材料即多晶硅材料堆積在外延層14上直至將阻擋膜48的表面整個(gè)區(qū)域及溝道形成掩模46的表面整個(gè)區(qū)域完全覆蓋為止。由此，在阻擋膜48上及溝道形成掩模46上形成作為第二掩模的溝道保護(hù)掩模51。溝道保護(hù)掩模51的厚度例如控制為0. 1 μ m 0. 5 μ m。接著，如圖8K所示，從外延層14的上方深腐蝕溝道保護(hù)掩模51。深腐蝕持續(xù)到利用阻擋膜48的阻擋膜底部50使蝕刻停止為止。由此，利用蝕刻除去溝道保護(hù)掩模51的阻擋膜底部50及溝道形成掩模46上的部分，溝道保護(hù)掩模51的阻擋膜側(cè)部49上的部分殘存。接著，如圖8L所示，將P型雜質(zhì)經(jīng)由阻擋膜底部50從柵溝道18的底面20注入 (灌入)外延層14的內(nèi)部。此時(shí)的注入條件因P型雜質(zhì)的種類不同而不同，但是例如是加速能為30kEV 180kEV。由此，在外延層14中，在從柵溝道18的底面20至外延層14的厚度方向中途部的部分形成注入層58。接著，如圖8M所示，利用濕蝕刻，除去由多晶硅構(gòu)成的溝道保護(hù)掩模51，接著，除去由SiO2構(gòu)成的溝道形成掩模46及阻擋膜48。然后，如圖8N 圖8Q所示，進(jìn)行與圖4N 圖4Q相同的工序，獲得圖7所示的半導(dǎo)體裝置57。如上所述，由于注入層58在利用熱處理形成主體區(qū)域17、源區(qū)域30及主體接觸區(qū)域31的工序后形成，因此注入層58不會暴露于形成它們的工序中的熱處理。因此，能夠?qū)⒆⑷雽?8的狀態(tài)維持為注入后的P型雜質(zhì)的非活性狀態(tài)。由此，能夠?qū)⒆⑷雽?8形成為
絕緣層。進(jìn)而，形成柵溝道18的工序(參照圖8H)在利用熱處理形成主體區(qū)域17、源區(qū)域 30及主體接觸區(qū)域31的工序(參照圖8E)后執(zhí)行。因此，柵溝道18不會暴露于形成它們的工序中的熱處理。因此，能夠防止熱處理導(dǎo)致的柵溝道18的變形等。其結(jié)果是，通過適當(dāng)調(diào)節(jié)蝕刻條件，能夠簡單地控制柵溝道18的形狀。此外，對于與第一實(shí)施方式相同的作用及效果，省略記載。圖9是本發(fā)明的第四實(shí)施方式的半導(dǎo)體裝置的示意剖面圖。在圖9中，對于與圖3 及圖7所示的各部對應(yīng)的部分，標(biāo)注了與所述各部相同的參照符號。另外，以下，對標(biāo)注了相同的參照符號的部分省略詳細(xì)的說明。在半導(dǎo)體裝置59中，由于其制造方法與半導(dǎo)體裝置57的制造方法不同，因此柵溝道18的與柵寬度正交的方向上的距離(一對側(cè)面19間的距離)與半導(dǎo)體裝置57的該距離不同，例如是0. 8μπι 1.3μπι。其他構(gòu)成與所述的第一及第三實(shí)施方式的情況相同，動作也相同。圖IOA 圖100是用于說明圖9所示的半導(dǎo)體裝置的制造方法的示意剖面圖。首先，如圖IOA 圖IOH所示，進(jìn)行與圖8Α 圖8Η相同的工序，在外延層14上形成柵溝道18。接著，如圖101所示，利用使用了 O2氣體的熱氧化法(Dry氧化)，氧化柵溝道18的內(nèi)面(側(cè)面19及底面20)?；瘹怏w的供給時(shí)間比第三實(shí)施方式的形成阻擋膜48時(shí)的供給時(shí)間長，例如在1200°C供給3小時(shí) 5小時(shí)。而且，由于柵溝道18形成于由SiC構(gòu)成的外延層14上，因此柵溝道18的內(nèi)面的氧化在Si面即平行部22的氧化率及與Si面正交的面即側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=0. 1 0. 2 < 1的條件下進(jìn)行。由此，形成底面20 (平行部2 上的部分(保護(hù)膜底部56)的厚度小于側(cè)面19上的部分(保護(hù)膜側(cè)部55)的厚度的溝道保護(hù)膜M (硅氧化膜)。如此形成的保護(hù)膜底部56的厚度相對于保護(hù)膜側(cè)部55的厚度之比(保護(hù)膜底部56的厚度/保護(hù)膜側(cè)部陽的厚度)例如是0. 1 0. 2。雙方的厚度的具體的大小例如為，保護(hù)膜側(cè)部55的厚度是0. 1 μ m 0. 5 μ m，保護(hù)膜底部56的厚度是0. 02 μ m 0. 1 μ m。接著，如圖IOJ所示，將P型雜質(zhì)經(jīng)由保護(hù)膜底部56從柵溝道18的底面20注入 (灌入)外延層14的內(nèi)部。此時(shí)的注入條件因P型雜質(zhì)的種類不同而不同，但是例如是加速能為30kEV 180kEV。由此，在外延層14中，在從柵溝道18的底面20至外延層14的厚度方向中途部的部分形成注入層58。接著，如圖IOK所示，利用濕蝕刻，除去由SiO2構(gòu)成的溝道形成掩模46及溝道保護(hù)膜M。然后，如圖IOL 圖100所示，進(jìn)行與圖8N 圖8Q相同的工序，獲得圖9所示的半導(dǎo)體裝置59。于是，柵溝道18的底面20具有相對于外延層14的表面15 (Si面)平行的平行部 22 (Si面)。因此，注入層52形成前的柵溝道18的內(nèi)面的氧化在平行部22的氧化率及與 Si面正交的面即側(cè)面19的氧化率例如滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=0. 1 0. 2 < 1的條件下進(jìn)行。其結(jié)果是，能夠形成平行部22上的部分(保護(hù)膜底部 56)的厚度小于側(cè)面19上的部分(保護(hù)膜側(cè)部55)的厚度的溝道保護(hù)膜M。此外，對于與第一及第三實(shí)施方式相同的作用及效果，省略記載。以上，說明了本發(fā)明的實(shí)施方式，不過本發(fā)明也可以以其它方式實(shí)施。例如，也可以采用使半導(dǎo)體裝置1、53、57、59的各半導(dǎo)體部分的導(dǎo)電型反轉(zhuǎn)的構(gòu)成。也就是說，在半導(dǎo)體裝置1、53、57、59中，P型的部分是N型，N型的部分是P型。另外，也可以采用溝道形成掩模46的材料和溝道保護(hù)掩模51的材料反轉(zhuǎn)的構(gòu)成。 也就是說，溝道形成掩模46由多晶硅構(gòu)成，溝道保護(hù)掩模51由SiO2構(gòu)成。另外，如圖11所示，柵溝道18的底面20也可以是具有彎曲面60和平行部61的剖視圓弧狀，所述彎曲面60在相互空開間隔而對置的側(cè)面19的對置方向上的兩端部朝向漏區(qū)域16側(cè)彎曲，所述平行部61將彎曲面60的下端連接。這樣的彎曲面60例如可以通過適當(dāng)調(diào)節(jié)圖4H所示的工序中的熱氧化的條件而與阻擋膜48 —起形成。圓弧狀的底面20， 也與柵溝道18的底面20具有傾斜部21的情況同樣地，在半導(dǎo)體裝置1的關(guān)斷時(shí)，能夠抑制電場向柵溝道18的底面20的端部集中。另外，SiC基板11的表面12并不需要是Si面，例如在對柵溝道18的內(nèi)面進(jìn)行了氧化時(shí)，只要是在滿足關(guān)系式平行部22的氧化率/側(cè)面19的氧化率=0. 1 0. 2 < 1的條件下進(jìn)行氧化的面方位即可。另外，源電極3及漏電極35也可以是對鎳(Ni)、鈦(Ti)進(jìn)行了硅化物化的層和上
述金屬層的層疊結(jié)構(gòu)。詳細(xì)地說明了本發(fā)明的實(shí)施方式，不過這些實(shí)施方式只不過是用于使本發(fā)明的技術(shù)內(nèi)容明確化的具體例，本發(fā)明并不限定于所述具體例而進(jìn)行解釋，本發(fā)明的精神及范圍僅由添附的權(quán)利要求書限定。另外，本發(fā)明的各實(shí)施方式中表示的構(gòu)成要素可以在本發(fā)明的范圍內(nèi)進(jìn)行組合。本申請對應(yīng)于2009年4月13日向日本國專利局提交的特愿2009-097336號，該申請的所有內(nèi)容被引用于此。
符號說明L···半導(dǎo)體裝置、14···外延層、15···(外延層的)表面、17···主體區(qū)域、18···柵溝道、 19…(柵溝道的)側(cè)面、20···(柵溝道的)底面、23···注入活性層、24···柵絕緣膜、25···絕緣膜側(cè)部、26···絕緣膜底部、27···源相鄰部、28···主體相鄰部、29···柵電極、30···源區(qū)域、39···Ρ 型注入?yún)^(qū)域、45…N+型注入?yún)^(qū)域、46···溝道形成掩模、51···溝道保護(hù)掩模、52···注入層、53··· 半導(dǎo)體裝置、54···溝道保護(hù)膜、57…半導(dǎo)體裝置、58···注入層、59…半導(dǎo)體裝置、60···彎曲
權(quán)利要求
1.一種半導(dǎo)體裝置，包括第一導(dǎo)電型的半導(dǎo)體層，其由SiC構(gòu)成；第二導(dǎo)電型的主體區(qū)域，其形成于所述半導(dǎo)體層的表層部；柵溝道，其通過從所述半導(dǎo)體層的表面下挖而形成，且底面形成于所述半導(dǎo)體層的所述主體區(qū)域的下方的部分；第一導(dǎo)電型的源區(qū)域，其在所述主體區(qū)域的表層部與所述柵溝道的側(cè)面相鄰地形成；柵絕緣膜，其形成于所述柵溝道的所述底面及所述側(cè)面上，且所述底面上的部分的厚度大于所述側(cè)面上的部分的厚度；柵電極，其隔著所述柵絕緣膜埋設(shè)于所述柵溝道；注入層，其通過第二導(dǎo)電型雜質(zhì)的注入而形成于所述半導(dǎo)體層的從所述柵溝道的底面至所述半導(dǎo)體層的厚度方向中途部的部分。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述注入層是由于所述第二導(dǎo)電型雜質(zhì)的活性化而賦予了導(dǎo)電性的活性層。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述注入層是維持注入后的所述第二導(dǎo)電型雜質(zhì)的非活性狀態(tài)的絕緣層。
4.如權(quán)利要求1 3中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，在所述柵溝道的所述側(cè)面上的所述柵絕緣膜中，與所述源區(qū)域相鄰的部分的厚度T1是所述柵絕緣膜的剩余的部分的厚度T2以上。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，與所述源區(qū)域相鄰的部分的厚度T1相對于所述柵絕緣膜的所述剩余的部分的厚度T2 之比(VT2)是1 3。
6.如權(quán)利要求4或5所述的半導(dǎo)體裝置，其中，所述柵絕緣膜的與所述源區(qū)域相鄰的部分相對于所述柵溝道的所述側(cè)面向所述柵溝道的內(nèi)側(cè)及外側(cè)的兩方突出。
7.如權(quán)利要求4 6中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述柵溝道的所述底面上的所述柵絕緣膜的厚度T3相對于所述柵絕緣膜的所述剩余的部分的厚度T2之比(VT2)是1 2。
8.如權(quán)利要求1 7中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體層的表面是Si面。
9.如權(quán)利要求1 8中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述柵溝道的所述底面形成于所述柵溝道的相互對置的所述側(cè)面的對置方向上的兩端部，包括從該側(cè)面的各下端相對于所述半導(dǎo)體層的所述表面傾斜的傾斜部和連接設(shè)置該傾斜部的下端彼此且相對于所述半導(dǎo)體層的所述表面平行的平行部。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述注入層與所述平行部的整個(gè)區(qū)域相接而形成。
11.如權(quán)利要求1 8中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述柵溝道的所述底面在所述柵溝道的相互對置的所述側(cè)面的對置方向上的兩端部形成為具有朝向所述半導(dǎo)體層側(cè)彎曲的彎曲面的剖視圓弧狀。
12.如權(quán)利要求1 11中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述注入層的深度是0. 1 μ m 0. 5 μ m。
13.如權(quán)利要求1 12中任意一項(xiàng)所述的半導(dǎo)體裝置，其中，所述注入層的第二導(dǎo)電型雜質(zhì)濃度是IXlO16cnT3 lX1021cm_3。
14.一種半導(dǎo)體裝置的制造方法，包括在由SiC構(gòu)成的第一導(dǎo)電型的半導(dǎo)體層的表層部通過從所述半導(dǎo)體層的表面注入第二導(dǎo)電型雜質(zhì)而形成第二導(dǎo)電型區(qū)域的工序；在所述第二導(dǎo)電型區(qū)域的表層部通過從所述第二導(dǎo)電型區(qū)域的表面注入第一導(dǎo)電型雜質(zhì)而形成第一導(dǎo)電型區(qū)域的工序；利用熱處理使所述第二導(dǎo)電型區(qū)域及所述第一導(dǎo)電型區(qū)域活性化，從而形成主體區(qū)域及源區(qū)域的工序；在所述半導(dǎo)體層形成從其表面下挖而成的柵溝道的工序； 由掩模覆蓋所述柵溝道的側(cè)面的工序；在形成所述掩模后，從所述柵溝道的底面向所述半導(dǎo)體層注入第二導(dǎo)電型雜質(zhì)，由此在從所述柵溝道的底面至所述半導(dǎo)體層的厚度方向中途部的部分形成注入層的工序；在形成所述注入層后，除去所述掩模，并使所述柵溝道的底面及側(cè)面氧化，由此在所述底面及所述側(cè)面上形成柵絕緣膜的工序；在所述柵絕緣膜上以完全填埋所述柵溝道的方式形成柵電極的工序。
15.如權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其中，形成所述柵溝道的工序包括在所述半導(dǎo)體層的表面上形成第一掩模的工序和經(jīng)由該第一掩模蝕刻所述半導(dǎo)體層的工序，由所述掩模覆蓋所述側(cè)面的工序包括在所述底面和所述側(cè)面上以及所述第一掩模上形成由與所述第一掩模不同的材料構(gòu)成的第二掩模的工序和利用蝕刻除去該第二掩模的所述底面上的部分的工序。
16.如權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其中， 所述半導(dǎo)體層的表面是Si面，由所述掩模覆蓋所述側(cè)面的工序是通過使所述底面及所述側(cè)面氧化而在所述底面及所述側(cè)面上形成硅氧化膜的工序。
17.如權(quán)利要求14 16中任意一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中， 在形成所述主體區(qū)域及所述源區(qū)域的工序前執(zhí)行形成所述注入層的工序。
18.如權(quán)利要求14 16中任意一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其中， 在形成所述主體區(qū)域及所述源區(qū)域的工序后執(zhí)行形成所述注入層的工序。
全文摘要
本發(fā)明的半導(dǎo)體裝置包括第一導(dǎo)電型的半導(dǎo)體層，其由SiC構(gòu)成；第二導(dǎo)電型的主體區(qū)域，其形成于所述半導(dǎo)體層的表層部；柵溝道，其通過從所述半導(dǎo)體層的表面下挖而形成，且底面形成于所述半導(dǎo)體層的所述主體區(qū)域的下方的部分；第一導(dǎo)電型的源區(qū)域，其在所述主體區(qū)域的表層部與所述柵溝道的側(cè)面相鄰而形成；柵絕緣膜，其形成于所述柵溝道的所述底面及所述側(cè)面上，且所述底面上的部分的厚度大于所述側(cè)面上的部分的厚度；柵電極，其經(jīng)由所述柵絕緣膜埋設(shè)于所述柵溝道；注入層，其通過第二導(dǎo)電型雜質(zhì)的注入而形成于所述半導(dǎo)體層的從所述柵溝道的底面至所述半導(dǎo)體層的厚度方向中途部的部分。
文檔編號H01L29/12GK102396070SQ20108001644
公開日2012年3月28日 申請日期2010年4月5日 優(yōu)先權(quán)日2009年4月13日
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