專利名稱：具有多個(gè)閾值電壓的納米線網(wǎng)的場效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于納米線的器件，且更具體地，涉及多閾值電壓(Vt)的基于納米線的場效應(yīng)晶體管(FET)及其制造方法。
背景技術(shù)：
環(huán)繞柵極(GAA)納米線溝道場效應(yīng)晶體管使得可實(shí)現(xiàn)超出目前平面互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)的特征尺寸變化。在基本形式中，基于納米線的FET包括源極區(qū)、 漏極區(qū)以及在該源極與漏極區(qū)之間的納米線溝道。圍繞納米線溝道的柵極調(diào)整通過源極與漏極區(qū)間的納米線溝道的電子流。然而，特征尺寸變化是對(duì)現(xiàn)今高性能、高功率電子器件的挑戰(zhàn)。使用電池的移動(dòng)裝置，例如膝上型計(jì)算機(jī)，可作為例子。在未適當(dāng)提供電力管理時(shí)，正常的計(jì)算運(yùn)作會(huì)快速耗盡電力儲(chǔ)存。許多電力管理策略都存在于芯片層級(jí)，例如在“休眠模式”中減少用于非有源模塊的電力或降低供應(yīng)電壓(Vdd)。然而，這些方法中大部分都涉及就管理減少電力及/或魯棒地設(shè)計(jì)電路的設(shè)計(jì)成本，從而電路保持在低Vdd狀態(tài)而言，而在該低電壓緊湊模型一般都具有不佳的精確性。因此，傳統(tǒng)器件幾乎總是以較高的設(shè)計(jì)與生產(chǎn)成本來確保電路是以較低 Vdd作用。這些成本的來源包括在較廣的電壓范圍下檢查設(shè)計(jì)本身，以及確保在Vdd的該范圍良好地校正所制造的器件。此外，也存在著當(dāng)這些工作未被正確執(zhí)行時(shí)，可能也會(huì)產(chǎn)生與重新設(shè)計(jì)周期相關(guān)的成本的風(fēng)險(xiǎn)。因此，需要允許功率消耗調(diào)節(jié)的可變化尺寸基于納米線的FET的設(shè)計(jì)。

發(fā)明內(nèi)容
本發(fā)明提供了基于納米線的場效應(yīng)晶體管及其制造方法。在本發(fā)明的一方面中， 所提供的FET具有垂直取向堆疊的多個(gè)器件層，各器件層具有源極區(qū)、漏極區(qū)以及連接該源極區(qū)與該漏極區(qū)的多個(gè)納米線溝道，其中所述器件層的一個(gè)或多個(gè)配置成具有與一個(gè)或多個(gè)其它器件層不同的閾值電壓；以及圍繞所述納米線溝道的柵極，其對(duì)各器件層而言是公共的。在本發(fā)明的另一方面中，提供了一種制造FET的方法，其具有下列步驟。形成多個(gè)垂直取向堆疊的器件層，各器件層具有源極區(qū)、漏極區(qū)以及連接該源極區(qū)與該漏極區(qū)的多個(gè)納米線溝道。所述器件層的一個(gè)或多個(gè)配置為具有與一個(gè)或多個(gè)其它器件層不同的閾值電壓。形成圍繞所述納米線溝道的柵極，該柵極對(duì)各器件層而言是公共的。參照下列實(shí)施方式與如附圖，即可完全了解本發(fā)明以及本發(fā)明的進(jìn)一步特征與優(yōu)點(diǎn)ο


圖1是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出用于制造具有多個(gè)閾值電壓(Vt)的場效應(yīng)晶體管(FET)的方法的初始結(jié)構(gòu)；圖2是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出多個(gè)納米線硬掩模；圖3是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出形成于FET有源區(qū)上方的虛設(shè)柵極結(jié)構(gòu)；圖4是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出沉積在虛設(shè)柵極周圍的一填充層；圖5是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出移除虛設(shè)柵極而產(chǎn)生形成于填充層中的一溝槽；圖6是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出蝕刻至一較薄頂部器件層中的納米線條體；圖7是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出在圖6中所形成的納米線條體是經(jīng)側(cè)向窄化；圖8是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出蝕刻至剩余較厚器件層中的納米線條體；圖9是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出移除的納米線硬掩模的一暴露氮化物部分；圖10是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出在溝槽中所形成的間隔物；圖11是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出已經(jīng)從納米線條體間移除的犧牲層；以及圖12是一截面圖，其根據(jù)本發(fā)明的具體實(shí)施例而示出在溝槽中所形成的一替代柵極。
具體實(shí)施例方式圖1至圖12是說明用于制造一種具有多個(gè)閾值電壓(Vt)的環(huán)繞柵極基于納米線的場效應(yīng)晶體管的示例方法的示意圖。如下文所說明，該工藝是利用鑲嵌柵極工藝來建構(gòu)與柵極自對(duì)齊的源極/漏極區(qū)。本發(fā)明目的之一在于提供具有多個(gè)可調(diào)Vt的基于納米線的場效應(yīng)晶體管及其制造方法。因可在器件中調(diào)整Vt，可有利地節(jié)省電力而不會(huì)遇到通常會(huì)遇到的性能衰減。舉例而言，包括具有兩個(gè)不同Vt (例如Vt2 < Vtl)的場效應(yīng)晶體管的電子器件在低功率模式(當(dāng)供應(yīng)電壓Vdd為Vt2 < Vdd < Vtl時(shí))與高功率模式(當(dāng)Vdd增加至高于Vtl時(shí))中都可有效率地運(yùn)作。圖1是一截面圖，其說明了用于FET制造的初始結(jié)構(gòu)100。為形成初始結(jié)構(gòu)100， 利用淺溝槽隔離(STI)來限定絕緣體上硅(SOI)晶片中的有源區(qū)。意即，提供一晶片102， 其具有位于埋藏氧化物(BOX)層106上方的SOI層104。根據(jù)一示范具體實(shí)施例，SOI層 104的厚度介于約5納米(nm)至約20nm。SOI晶片通常也包括其它層，例如基板，其并未示出于圖中。BOX層106可包括任何適當(dāng)?shù)慕^緣材料，包括但不限于電介質(zhì)材料，如二氧化硅 (SiO2)。圖1說明的是單一有源區(qū)的形成，然應(yīng)知也可于單一晶片中形成多個(gè)有源區(qū)。接著在晶片上以例如外延生長方式垂直堆疊形成硅(Si)與犧牲層的交替序列， 以SOI層104作為序列/堆疊中的第一層。具體而言，從SOI層104開始向上，第一犧牲層108外延生長于SOI層104上方。犧牲層108包括晶體材料，其可相對(duì)于Si而被選擇性蝕刻，例如硅鍺(SiGe)。犧牲層108可含有高濃度的摻雜劑，當(dāng)其注入Si (通過后續(xù)工藝中所進(jìn)行的退火)時(shí)，產(chǎn)生η 型或ρ型Si。舉例而言，磷(P)或砷(As)是一般的η型摻雜劑，而硼(B)是一般的ρ型摻雜劑。使用的摻雜劑濃度是介于約IXlO19個(gè)原子每立方厘米(atom/cm3)至約1 X 1022atom/ cm3。摻雜是于原位執(zhí)行(亦即在犧牲層108生長期間并入摻雜劑)，或非原位執(zhí)行(在生長犧牲層108之后利用如等離子體等方式進(jìn)行)，其中當(dāng)相鄰的η型與ρ型摻雜區(qū)需于同一層中形成相鄰的NFET與PFET時(shí)，則以非原位摻雜較佳。在犧牲層108上方可外延生長一選擇性未摻雜晶體硅層110。此外，可視需要以交替方式在硅層110的頂部外延生長一或多層附加犧牲層及/或晶體硅層，其中所述附加犧牲層的性質(zhì)是與犧牲層108相同，而附加晶體硅層的性質(zhì)是與硅層110相同。為利于說明與描述，在硅層110頂部上是示出一層附加的犧牲層112 ；然而，如上所述，這些層是選擇性的，也可推想出不存在這些層的具體實(shí)施例。此外，雖未加以示出，然也可能存在更多或較少層。根據(jù)一示范具體實(shí)施例，犧牲層108與112都經(jīng)摻雜為彼此相同。在圖1所示的示范配置中，接著在犧牲層112上方外延生長一晶體硅層114。如下文詳細(xì)說明，硅層114是優(yōu)選比SOI層104和硅層110薄。改變硅層114的厚度，因而改變其中所形成的納米線溝道的厚度，其使得在同一 FET器件中可因量子限制效應(yīng)而出現(xiàn)多個(gè) Vt。根據(jù)一示范具體實(shí)施例，F(xiàn)ET器件配置成具有第一閾值電壓Vtl與第二閾值電壓Vt2 (雙 Vt器件)，亦即其因使用兩種不同器件層厚度而產(chǎn)生。各犧牲層是通過外延生長工藝所沉積而成，因此，每一犧牲層包括一單晶材料。根據(jù)一示范具體實(shí)施例，每一犧牲層具有的厚度是介于約5nm至約20nm。為使寄生電容降至最低，各犧牲層的厚度應(yīng)盡量為小，同時(shí)保留給電介質(zhì)/柵極的足夠空間，以符合后續(xù)工藝中一旦移除犧牲層所形成的間隙。同樣地，各硅層也通過外延生長工藝沉積而成，因此，各硅層也包括一單晶材料。 根據(jù)一示范具體實(shí)施例，硅層Iio具有的厚度是介于約5nm至約20nm(亦即與SOI層104 相同厚度)。如上所述，硅層114比SOI層104和硅層110更薄。根據(jù)一示范具體實(shí)施例， 硅層114具有的厚度是介于約Inm至約lOnm。較薄的硅層114是通過調(diào)整沉積材料量及/ 或研磨或蝕刻該層至所需厚度而產(chǎn)生。根據(jù)一示范具體實(shí)施例，是利用外延生長工藝來形成硅層與犧牲層兩者。外延生長在約攝氏800度以下執(zhí)行，例如低于約攝氏650度。該工藝可在每一層生長之間不破壞真空下執(zhí)行，或者在每一層生長之間可破壞真空以使得能夠進(jìn)行額外處理，例如如犧牲層的非原位摻雜。無論是否在每一層生長之間破壞真空，在每一連續(xù)層形成之間最好進(jìn)行一清潔步驟。在形成每一硅層與犧牲層中所使用的生長壓力是低于約100托耳(torr)，例如低于約50托耳。注意在這些示例外延生長參數(shù)中，每一硅層與犧牲層的厚度可于不超過約 5%的范圍中變化。如上所述，在后續(xù)工藝中，納米線溝道將形成于硅層中，且各犧牲層的厚度將決定ζ軸方向上相鄰納米線溝道之間的距離。在硅層114上方沉積第一硬掩模116。根據(jù)一示范具體實(shí)施例，硬掩模116包括氧化物，例如SiO2 (二氧化硅)且其是利用化學(xué)氣相沉積(CVD)或離子增強(qiáng)化學(xué)氣相沉積 (PECVD)而沉積在硅層114上。
STI是用以平面化及隔離對(duì)晶片有源區(qū)的硅/犧牲層堆疊。STI涉及一般的光刻與蝕刻工藝，這是本領(lǐng)域技術(shù)人員所熟知的，因而不在此進(jìn)一步說明。STI —般是與納米特征尺寸范圍的工藝技術(shù)一起應(yīng)用。在堆疊的一個(gè)或多個(gè)側(cè)壁鄰近處是利用沉積工藝而形成氮化物襯層118，例如利用CVD、PECVD或原子層沉積(ALD)?，F(xiàn)形成于晶片有源區(qū)中的堆疊在后續(xù)工藝中用以形成FET器件的源極與漏極區(qū)以及納米線溝道。在堆疊中各種層的排列限定了納米線溝道在ζ軸方向上的位置。接著在堆疊上沉積第二硬掩模120。根據(jù)一示范具體實(shí)施例，硬掩模120包括氮化物(例如SiN)，且其是利用低壓化學(xué)氣相沉積(LPCVD)而沉積至約15nm至約20nm的厚度 (例如約20nm)。如下文將詳細(xì)說明者，硬掩模116與硬掩模120將經(jīng)構(gòu)圖(根據(jù)納米線溝道在χ軸方向中的所需位置)為多個(gè)單獨(dú)的納米線硬掩模。圖2為一截面圖，其示出了構(gòu)圖為多個(gè)單獨(dú)的納米線硬掩模122的第一硬掩模116 與第二硬掩模120。如上所述，硬掩模的構(gòu)圖是與納米線的所需位置相應(yīng)。根據(jù)一示范具體實(shí)施例，一抗蝕膜(未示)沉積于硬掩模120上，并以各納米線硬掩模122的足印與位置予以構(gòu)圖。在一實(shí)例中，是使用反應(yīng)性離子蝕刻(RIE)(見下文)來形成納米線硬掩模，因此抗蝕膜包括抗蝕劑材料，例如氫硅倍半氧烷(HSQ)，其是利用電子束光刻予以構(gòu)圖并轉(zhuǎn)移至碳基抗蝕劑中。接著利用一系列的選擇性RIE步驟來進(jìn)行硬掩模打開階段(hardmask open stage)，此時(shí)第一硬掩模包括氧化物，而第二硬掩模包括氮化物。舉例而言，先使用以抗蝕膜(未示)作為掩模的氮化物選擇性RIE(nitride-selective RIE)來移除除了抗蝕膜下方的硬掩模120部分以外的所有部分，限定出納米線硬掩模的氮化物部分12加。包括氧化物的硬掩模116是作為氮化物選擇性RIE的蝕刻停止層。氮化物選擇性RIE也可以硅層114 作為蝕刻停止層而同時(shí)蝕刻氮化物襯層118。其次，利用氮化物部分作為掩模，使用氧化物選擇性RIE來移除除了氮化物掩模下方的硬掩模116部分以外的所有部分，限定出納米線硬掩模的氧化物部分122b。硅層114 是作為氧化物選擇性RIE的蝕刻停止層。在此例中，納米線硬掩模的氮化物部分12 與氧化物部分122b各具有介于約15nm至約20nm的厚度，例如約20nm。氮化物部分12 與氧化物部分122b形成了雙納米線硬掩模結(jié)構(gòu)。使用雙納米線硬掩模結(jié)構(gòu)可在硅層中形成更精確且均勻的納米線。意即，利用雙硬掩模結(jié)構(gòu)，氮化物部分 12 會(huì)在虛設(shè)柵極限定期間(見圖3，如下所述)保護(hù)氧化物部分122b的整體性，而氧化物部分122b則在間隔物(氮化物選擇性)蝕刻期間(見下述說明)保護(hù)納米線溝道。對(duì)于使納米線尺寸變化最小化而言，保持納米線硬掩模的良好整體性是重要的。由于器件尺寸逐漸變小，使得不希望的尺寸變化效應(yīng)變得更為明顯。在此例中，納米線硬掩模122所配置的一節(jié)距，意即空間頻率低于約200nm，舉例而言，介于約IOnm至約200nm，例如介于約40nm至約50nm。為使布局密度最大化并使寄生電容最小化，節(jié)距應(yīng)在構(gòu)圖與處理極限下盡可能為小。為使節(jié)距小于直接光刻所限定的節(jié)距，可使用節(jié)距加倍技術(shù)，例如側(cè)圖像轉(zhuǎn)印(side image transfer)或雙構(gòu)圖/雙蝕刻。各納米線硬掩模122的寬度123是低于約40nm，舉例而言，介于約5nm至約40nm，如約5nm至約20nm。各納米線硬掩模122的節(jié)距/寬度一開始是決定各納米線溝道的節(jié)距/寬度；然而，如下文將說明者，器件的一或多層中納米線溝道的寬度可利用側(cè)向薄化工藝而進(jìn)一步
7薄化(超過納米線硬掩模所限定的)。圖3是一截面圖，其示出了在有源區(qū)上方形成虛設(shè)柵極結(jié)構(gòu)126。在形成虛設(shè)柵極前，在硅層114上形成氧化物停止層，亦即氧化物層124。根據(jù)示范具體實(shí)施例，利用熱氧化來將氧化物層1 生長為約4nm的厚度，例如約2nm。此熱氧化工藝是可使硅層114薄化至其所需厚度的另一種方式，因?yàn)樵跓嵫趸に嚻陂g會(huì)消耗掉一部分硅層114(硅層114的厚度會(huì)減少例如2nm，例如減少達(dá)Inm)。形成虛設(shè)柵極結(jié)構(gòu)126，以開始雙鑲嵌柵極工藝。由下述說明可知，虛設(shè)柵極結(jié)構(gòu) 126限定了納米線在y軸方向上的位置以及最終FET器件結(jié)構(gòu)的柵極位置。根據(jù)一示范具體實(shí)施例，虛設(shè)柵極結(jié)構(gòu)包括多晶硅。虛設(shè)柵極結(jié)構(gòu)1 可通過下述工藝而形成。首先利用LPCVD在氧化物層124/納米線硬掩模122上方將多晶硅層沉積到約IOOnm至約150nm(例如約140nm)的厚度。因?yàn)槎嗑Ч鑼拥暮穸葘Q定虛設(shè)柵極的高度，故可在沉積后利用化學(xué)機(jī)械拋光(CMP)來達(dá)成所需厚度/高度。在多晶硅層上沉積一抗蝕膜(未示)，其以虛設(shè)柵極結(jié)構(gòu)的足印與位置加以掩模及構(gòu)圖。接著利用多晶硅選擇性RIE來移除除了掩模下方的多晶硅層部分以外的全部部分，亦即位于納米線硬掩模上方的部分(集中在y軸方向上納米線硬掩模上方)，其是虛設(shè)柵極結(jié)構(gòu)126。根據(jù)一示范具體實(shí)施例，虛設(shè)柵極1 具有的高度1 是介于約IOOnm 至約150nm之間(例如約140nm)、長度130是介于約30nm至約50nm之間(例如約45nm)。如箭頭132所示，可視需要利用由頂至下注入來摻雜硅層114，以及可能的話也摻雜其下方的硅層110與SOI層104。此注入的條件為本領(lǐng)域技術(shù)人士所熟知，其是根據(jù)使用的摻雜劑種類的類型而改變。舉例而言，當(dāng)犧牲層在先前工藝中沒有被摻雜，或在可從犧牲層獲得的摻雜量(在下述擴(kuò)散/活化退火期間)不足時(shí)，是可使用由頂至下注入，該由頂至下注入是用以補(bǔ)充該摻雜。圖4是一截面圖，其示出了沉積在虛設(shè)柵極1 周圍的(犧牲)填充層136。填充層136可包括任何適當(dāng)填充材料，包括但不限于電介質(zhì)材料，例如Si02。根據(jù)一示范具體實(shí)施例，填充層136是利用高密度等離子體(HDP)而沉積在虛設(shè)柵極1 周圍。接著利用虛設(shè)柵極作為蝕刻停止層，使用CMP來平面化填充材料。因此，填充層136的厚度將等于虛設(shè)柵極的高度，例如介于約IOOnm至150nm之間，如約140nm。圖5是一截面圖，其示出虛設(shè)柵極是已移除的情況?？衫没瘜W(xué)蝕刻工藝來移除虛設(shè)柵極126，例如化學(xué)向下流體(chemical down stream)或氫氧化鉀(KOH)蝕刻或RIE。 如圖5所示，虛設(shè)柵極126的移除導(dǎo)致填充層136中溝槽138的形成。由于溝槽138為虛設(shè)柵極126的負(fù)圖案，溝槽138也取中(亦即在y軸方向上)位于納米線硬掩模122的上方。根據(jù)一示范具體實(shí)施例，溝槽138區(qū)分了器件的源極與漏極區(qū)以及器件的(納米線) 溝道區(qū)。蝕刻也影響填充層136，而移除填充層136的一部分。舉例而言，在移除虛設(shè)柵極 126的蝕刻工藝之后，填充層136可減少至約30nm至約125nm之間(例如約80歷)的厚度 139。虛設(shè)柵極的使用是本技術(shù)的一項(xiàng)重要方面，S卩，虛設(shè)柵極使納米線硬掩模可先于填充層放置，使得在移除虛設(shè)柵極時(shí)，即顯露的納米硬掩模已經(jīng)在溝槽內(nèi)出現(xiàn)。對(duì)于在有源區(qū)中形成更精確與均勻的納米線而言，納米線硬掩模是很重要的。
圖6是一截面圖，其示出了蝕刻至更薄的最頂硅層(例如硅層114)中的納米線條體140(器件的納米線溝道的前體)。詞語“條體”(bar)是用以指的是任何進(jìn)一步處理(例如薄化及/或懸浮化)前的蝕刻后原狀的納米線結(jié)構(gòu)(as-etched nanowire structure)， 其產(chǎn)生FET器件的完整納米線溝道()()。此外，在本文中硅層也稱為器件層，因?yàn)槊恳还鑼佣紝⒂靡孕纬蒄ET器件的源極與漏極區(qū)以及納米線溝道(亦即各器件層將具有源極區(qū)、 漏極區(qū)以及連接源極與漏極區(qū)的納米線溝道)。注意雖然本說明書提供了較薄的器件層為硅層/犧牲層堆疊中的單一、最頂部的硅層，但是此配置僅為示例。舉例而言，堆疊是包括比示出的更多的硅/犧牲層，其中多于一個(gè)的頂部硅層是比堆疊中的其它層更薄。根據(jù)一示范具體實(shí)施例，利用硅選擇性RIE來移除溝槽138中未受納米線硬掩模 122掩蔽的硅層114部分。下方的犧牲層112作為蝕刻停止層。以此方式構(gòu)圖的納米線條體 140將具有尖銳的、限定清晰的邊緣。如上所述，這是使用雙(氮化物/氧化物)硬掩模來構(gòu)圖納米線的結(jié)果。僅舉例說明，以此方式所形成的納米線條體的節(jié)距(亦即空間頻率)基于納米線硬掩模的節(jié)距，納米線條體的節(jié)距小于約200nm，舉例而言，該節(jié)距是介于約IOnm 至約200nm之間，例如介于約40nm至約50nm之間。此外，在工藝中此點(diǎn)，納米線條體140 將各具有由納米線硬掩模122的寬度所限定的寬度141 (，該寬度141亦即小于約40nm，舉例而言，介于約5nm至約40nm之間，如介于約5nm至約20nm之間)以及由硅層114的厚度所限定的厚度143 (，該厚度143亦即介于約Inm至約IOnm之間)。然而，納米線條體的寬度可進(jìn)一步減少，例如通過側(cè)向薄化工藝，如下文中所詳細(xì)說明。本技術(shù)的優(yōu)點(diǎn)在于納米線條體是僅蝕刻于溝槽138內(nèi)，而使器件的源極/漏極區(qū)于填充層136下方保持完整。此外，以此方式產(chǎn)生的源極/漏極區(qū)將與溝槽138自身對(duì)齊， 因而與將于溝槽138中形成的器件柵極對(duì)齊(見下文說明)。圖7是一截面圖，其示出了經(jīng)側(cè)向薄化的納米線條體140。具體而言，如圖7所示， 納米線條體140是經(jīng)側(cè)向薄化，其寬度減少至小于納米線硬掩模122的寬度。當(dāng)納米線溝道的尺寸變?yōu)榉浅Ｐr(shí)，由于量子效應(yīng)，可通過尺寸來調(diào)節(jié)Vt。在本制造工藝中，納米線溝道的尺寸初始是由兩件事所決定，亦即對(duì)應(yīng)的硅層的厚度、以及用以構(gòu)圖納米線條體的納米線硬掩模的寬度。故，若各硅層具有厚度X，且納米線硬掩模具有寬度 y，則構(gòu)圖后原狀的納米線條體具有的厚度為χ而寬度為1。然而，根據(jù)本教導(dǎo)，為獲得多Vt 的配置，最頂部的納米線條體(例如納米線條體140)需具有較小的尺寸(寬度與厚度)。 為此，頂部硅層(例如硅層114)是制作為比初始結(jié)構(gòu)(見上述說明)中其它硅層更薄，其將使納米線條體140比在后續(xù)工藝中形成于其它器件層中的納米線條體更薄。為減少納米線條體140的寬度(不影響其它器件層)，使用選擇性蝕刻來先形成納米線條體140(如圖6 所示及上述說明)，讓其它器件層保持未接觸。接著側(cè)向薄化納米線條體140 (使其變窄)， 例如通過氧化所有的暴露硅表面(即納米線條體140的暴露表面)來減少其寬度。納米線硬掩模122將不受氧化影響，任何其它器件層亦不受氧化影響，因?yàn)槠涠嘉幢┞?。在?cè)向薄化之后，納米線條體140可各具有介于約Inm至約IOnm的寬度?？衫萌魏喂柩趸に噥磉M(jìn)行氧化，其產(chǎn)生適當(dāng)厚度的S^2薄膜。這些技術(shù)包括了爐式氧化、快速熱氧化、以及氧或臭氧等離子體氧化。圖8是一截面圖，其示出了蝕刻至器件的剩余較厚層(分別為硅層110與SOI層 104)中的納米線條體146與148。如上所述，納米線條體為器件納米線溝道的前體。如圖8
9所示，納米線條體具有堆疊的配置，其中納米線條體140是位于納米線條體146上方，而納米線條體146位于納米線條體148上方。根據(jù)一示范具體實(shí)施例，利用一系列的硅選擇性與氧化物選擇性RIE步驟來分別移除溝槽138內(nèi)未受納米線硬掩模122掩蔽的部分硅層110/S0I層104和犧牲層108/112。 下方層是作為各RIE步驟期間的蝕刻停止層。舉例而言，在硅層110的(硅選擇性)RIE期間，犧牲層108是作為蝕刻停止層。如上所述，利用雙(氮化物/氧化物)硬掩模結(jié)構(gòu)可產(chǎn)生具有尖銳的、限定清晰的邊緣的構(gòu)圖納米線。僅舉例而言，以此方式所形成的納米線條體146與148可具有在同一器件層內(nèi)的節(jié)距(亦即空間頻率)，其小于約200nm，舉例而言， 介于約IOnm至約200nm之間，例如介于約40nm至約50nm之間。此外，納米線條體146與 148將各具有由納米線硬掩模122的寬度所限定的寬度，亦即小于約40nm，舉例而言，介于約5nm至約40nm之間，如介于約5nm至約20nm之間。在器件的這些“較厚”層中，納米線條體需具有與納米線硬掩模的寬度相應(yīng)的寬度。圖9是一截面圖，其示出了已移除的納米線硬掩模的暴露氮化物部分122a(亦即溝槽138內(nèi)的部分)的狀態(tài)?？墒褂每上鄬?duì)于納米線硬掩模的氧化物部分選擇移除其氮化物部分的任何蝕刻工藝。然而理想上，納米線硬掩模的氮化物部分的厚度應(yīng)可被選擇，使其于前述條體蝕刻期間可大部分消耗掉，因此在此時(shí)結(jié)構(gòu)上應(yīng)未遺留太多氮化物部分。硬掩模的氧化物部分122b理想上是經(jīng)設(shè)計(jì)，使其在間隔物蝕刻期間(見圖10，下文說明)可被完全消耗掉。在間隔物蝕刻之后所遺留的任何氧化物硬掩模應(yīng)薄至能夠在柵極堆疊沉積前清潔步驟期間予以移除。柵極堆疊預(yù)清潔是移除硅表面上有機(jī)污染物、金屬污染物與任何天然氧化物的標(biāo)準(zhǔn)工藝?？衫糜糜谝瞥趸锏臐袷交蚋墒交瘜W(xué)蝕刻工藝來移除天然氧化物，一個(gè)示例為100 1的稀釋氫氟酸(HF)。圖10為一截面圖，其示出溝槽138中所形成的間隔物142，此步驟為非必要步驟。 在將成為器件的源極/漏極區(qū)與器件柵極處(其將形成于溝槽138中，見圖12與下文說明)之間放置間隔物有助于使完整器件中的寄生電容降至最低，但其并非在抬升式源極/ 漏極(RSD)外延生長或硅化期間(亦即如典型FET流程中)避免柵極對(duì)源極/漏極短路所必須。間隔物142用于使柵極自源極/漏極區(qū)偏移一特定距離。根據(jù)一示范具體實(shí)施例，間隔物142是通過先在溝槽138中沉積氮化物(SiN)而形成。接著在氮化物層上沉積一抗蝕膜(未示)，其以間隔物的位置與足印予以掩蔽及構(gòu)圖。接著利用氮化物選擇性RIE在氮化層中限定間隔物142。需長的過度蝕刻來清潔納米線條體堆疊的側(cè)壁，使得間隔物142僅沿著溝槽138的側(cè)壁存在而未存在于納米線條體堆疊上。因此間隔物142的最小的下跌(pulldown)為納米線條體堆疊與剩余(氧化物部分 122b)納米線硬掩模的高度。舉例而言，過度蝕刻的量是介于移除整體氮化物層所需的蝕刻時(shí)間的約50%至80%之間。根據(jù)一示范具體實(shí)施例，間隔物142具有的寬度144是介于約 5nm至約25nm之間。間隔物142的最大高度等于溝槽138的厚度139，其小于間隔物下跌的高度147。間隔物的最小高度為納米線條體堆疊的高度149。硬掩模的氧化物部分122b 在移除氮化物層所需的長過度蝕刻期間被暴露，且在此步驟中很有可能會(huì)因用于移除氮化物層的氮化物蝕刻的不完美選擇性而磨蝕。理想上，硬掩模的氧化物部分122b是經(jīng)設(shè)計(jì)為恰好可在此步驟中完全磨蝕的厚度。圖11是一截面圖，其示出了納米線條體140、146與148之間的犧牲層已經(jīng)被移除的狀態(tài)?，F(xiàn)釋放的納米線條體(140(已薄化)、146與148)是器件的納米線溝道。在本文中，納米線溝道的這些多重層也稱為納米線“網(wǎng)(mesh) ”。可移除納米線條體之間的犧牲層，如下所述。可使用化學(xué)蝕刻劑，其利用犧牲層的比硅層更低的氧化電勢。這種蝕刻劑的示例包括但不限于1 2 3的HF 過氧化氫 (H2O2)醋酸(CH3COOH)混合物或硫酸(H2SO4)與過氧化氫的混合物?；蛘呤牵衫酶墒轿g刻工藝(例如氧(O2)等離子體蝕刻或典型蝕刻所用的等離子體化學(xué))來選擇性移除犧牲層。由于經(jīng)摻雜的犧牲層是自FET的溝道區(qū)移除，納米線溝道是保持為未摻雜，其為薄溝道、完全耗盡的器件(例如納米線FET)的重要優(yōu)點(diǎn)。接著進(jìn)行固體源擴(kuò)散退火(例如快速熱退火RTA)、尖峰退火及/或激光退火工藝)以使摻雜劑從犧牲層(現(xiàn)在僅在源極與漏極區(qū)中)擴(kuò)散通過器件層的源極/漏極區(qū)并將其激活。此退火的溫度介于約攝氏1000度至攝氏1100度之間，而退火時(shí)間是于數(shù)毫秒 (例如5ms)至數(shù)秒(例如5s)之間變化。如上所述，溝道是保持為未摻雜。其次，如圖12的截面圖所示，在溝槽138中形成圍繞納米線溝道的替代柵極150， 其是通過在溝槽138中填充柵極材料而形成。此方法中所形成的柵極150是對(duì)各器件層而言是公共的(亦即多器件層的單一柵極)。在放置柵極150前，可進(jìn)行一濕式化學(xué)清潔以移除表面污染物與天然氧化物，而柵極電介質(zhì)(例如SiO2)形成于納米線溝道上。柵極電介質(zhì)將使柵極與納米線溝道分隔。為形成電介質(zhì)，使用差別性化學(xué)氧化，其優(yōu)先氧化摻雜硅鍺化物的暴露部分，而僅于未摻雜的納米線溝道上形成一界面間層(柵極電介質(zhì))(摻雜硅比未摻雜硅氧化得更快、更容易)。一旦柵極材料填充到溝槽138中，使用CMP來平面化柵極，填充層136作為蝕刻停止層?？衫眠^度拋光來平面化填充層136與柵極材料向下直到間隔物142，以形成更垂直的柵極輪廓。適當(dāng)?shù)臇艠O材料包括但不限于多晶硅、沉積金屬與多種材料(例如金屬多晶硅)的混合堆疊的一個(gè)或多個(gè)。根據(jù)上述工藝所形成的FET器件具有多個(gè)器件層，其垂直取向堆疊。各器件層包括源極區(qū)、漏極區(qū)、以及連接源極與漏極區(qū)的多個(gè)納米線(亦即納米線網(wǎng))。其優(yōu)點(diǎn)是，一個(gè)或多個(gè)器件層將具有與其它器件層不同的Vt。舉例而言，在一配置中，具有較薄/較窄的納米線溝道的最頂部的較薄器件層將具有第一閾值電壓Vtl，而具有較厚/較寬納米線溝道的底部較厚器件層將具有第二閾值電壓vt2。根據(jù)這種示例配置，當(dāng)納米線尺寸(寬度/厚度)減少時(shí)，Vt會(huì)因量子效應(yīng)而增加。例如見Suk等人的文獻(xiàn)hvestigation of Nanowire Size Dependency on TSNWFET Electron Devices Meeting, IEEE International,頁 891-894(2007)所載“當(dāng)納米線尺寸(亦即直徑)減少，Vt會(huì)因納米線的受限尺寸中導(dǎo)帶的增加而增加”，該文獻(xiàn)內(nèi)容通過引用并入本文。因此，在此示例配置中，Vtl大于Vt2。根據(jù)本教導(dǎo)的其它配置亦為可行，例如，在同一器件中具有多于兩個(gè)的Vt。在操作時(shí)，不同的(多個(gè)Vt)器件層可并聯(lián)使用。舉例而言，在Vtl > Vt2的雙Vt配置中，若供應(yīng)電壓(Vdd)為低(亦即Vtl > Vdd > Vt2)，則僅低Vt2器件層將工作；若Vdd增加， (亦即Vdd > Vtl)，則并聯(lián)的兩器件層會(huì)開啟及關(guān)閉(器件層是通過導(dǎo)電犧牲層而在源極與漏極區(qū)中都聯(lián)系在一起)。并非在一預(yù)定電路中的所有器件都需制作為并聯(lián)，而是只有需要在Vdd提高時(shí)加速的部件(或是當(dāng)Vdd降低時(shí)想要消耗較少功率的部件)需制作為并聯(lián)。雖然本文說明了本發(fā)明的示例具體實(shí)施例，應(yīng)知本發(fā)明并不限于前述的精確具體實(shí)施例，本領(lǐng)域技術(shù)人員亦可進(jìn)行各種其它變化與修飾，而不背離本發(fā)明的范疇。
權(quán)利要求
1.一種場效應(yīng)晶體管，包括垂直取向堆疊的多個(gè)器件層，各器件層具有源極區(qū)、漏極區(qū)以及連接該源極區(qū)與該漏極區(qū)的多個(gè)納米線溝道，其中所述器件層的一個(gè)或多個(gè)配置成具有與一個(gè)或多個(gè)其它器件層不同的閾值電壓；以及圍繞所述納米線溝道的柵極，該柵極對(duì)各該器件層而言是公共的。
2.如權(quán)利要求1所述的場效應(yīng)晶體管，其中所述器件層的一個(gè)或多個(gè)配置成具有閾值電壓Vtl，而一個(gè)或多個(gè)其它器件層配置成具有閾值電壓Vt2，且配置以具有閾值電壓Vtl 的該一個(gè)或多個(gè)器件層具有納米線溝道，該納米線溝道的寬度與厚度中的至少一者小于配置以具有閾值電壓Vt2的所述器件層中的納米線溝道的寬度與厚度。
3.如權(quán)利要求2所述的場效應(yīng)晶體管，其中Vtl大于Vt2。
4.如權(quán)利要求2所述的場效應(yīng)晶體管，其中配置以具有閾值電壓Vtl的該一個(gè)或多個(gè)器件層的納米線溝道各具有介于約Inm至約IOnm的寬度、以及介于約Inm至約IOnm的厚度。
5.如權(quán)利要求2所述的場效應(yīng)晶體管，其中配置以具有閾值電壓Vt2的該一個(gè)或多個(gè)器件層的納米線溝道各具有介于約5nm至約20nm的寬度、以及介于約5nm至20nm的厚度。
6.如權(quán)利要求1所述的場效應(yīng)晶體管，其中各該器件層的該源極與漏極區(qū)摻雜η型或 P型摻雜劑。
7.如權(quán)利要求1所述的場效應(yīng)晶體管，其中各該器件層的納米線溝道是未經(jīng)摻雜。
8.如權(quán)利要求1所述的場效應(yīng)晶體管，其中該柵極經(jīng)由電介質(zhì)而與所述納米線溝道分隔。
9.如權(quán)利要求1所述的場效應(yīng)晶體管，還包括在所述器件層的源極與漏極區(qū)以及柵極之間的多個(gè)間隔物。
10.如權(quán)利要求1所述的場效應(yīng)晶體管，其中該柵極包括多晶硅與金屬的一個(gè)或多個(gè)。
11.一種用于制造場效應(yīng)晶體管的方法，包括下列步驟形成垂直取向堆疊的多個(gè)器件層，各器件層具有源極區(qū)、漏極區(qū)以及連接該源極區(qū)與該漏極區(qū)的多個(gè)納米線溝道；配置所述器件層的一個(gè)或多個(gè)為具有與一個(gè)或多個(gè)其它器件層不同的閾值電壓；以及形成圍繞所述納米線溝道的柵極，該柵極對(duì)各該器件層而言是公共的。
12.如權(quán)利要求11所述的方法，其中所述器件層的一個(gè)或多個(gè)配置成具有閾值電壓 Vtl，而一個(gè)或多個(gè)其它器件層配置成具有閾值電壓Vt2，該方法還包括下列步驟將具有閾值電壓Vtl的該一個(gè)或多個(gè)器件層的納米線溝道配置為寬度與厚度中的至少一者比具有閾值電壓Vt2的所述器件層中的納米線溝道的寬度與厚度小。
13.如權(quán)利要求11所述的方法，還包括下列步驟 提供絕緣體上硅(SOI)晶片；在該晶片上形成硅與犧牲層的交替序列； 將納米線條體的堆疊蝕刻到該硅與犧牲層中；以及自該堆疊移除所述犧牲層。
14.如權(quán)利要求13所述的方法，其中該堆疊的頂部層是硅層，該方法還包括下列步驟 蝕刻該頂部硅層，以在其中形成多個(gè)納米線條體；以及側(cè)向薄化在該頂部硅層中所形成的納米線條體。
15.如權(quán)利要求14所述的方法，其中該堆疊的該頂部硅層比該堆疊中一個(gè)或多個(gè)其它硅層薄。
16.如權(quán)利要求13所述的方法，其中各該犧牲層包括硅鍺，該方法還包括下列步驟 以η型或P型摻雜劑摻雜各犧牲層；以及使該摻雜劑自所述犧牲層擴(kuò)散至所述器件層的源極與漏極區(qū)中的硅層中。
17.如權(quán)利要求14所述的方法，其中所述側(cè)向薄化在該頂部硅層中所形成的納米線條體的步驟還包括下列步驟氧化在該頂部硅層中所形成的納米線條體。
18.如權(quán)利要求13所述的方法，還包括下列步驟 在該堆疊上方形成多個(gè)納米線硬掩模；以及使用納米線硬掩模在形成納米線條體的蝕刻步驟期間作為掩模。
19.如權(quán)利要求11所述的方法，還包括下列步驟 在形成該柵極前，在納米線溝道上形成電介質(zhì)。
全文摘要
本發(fā)明提供基于納米線的場效應(yīng)晶體管與其制造技術(shù)。在一方面，提供一種場效應(yīng)晶體管，其具有垂直取向堆疊的多個(gè)器件層，各器件層具有源極區(qū)、漏極區(qū)以及連接該源極區(qū)與該漏極區(qū)的多個(gè)納米線溝道，其中所述器件層的一個(gè)或多個(gè)配置成具有與一個(gè)或多個(gè)其它器件層不同的閾值電壓；以及場效應(yīng)晶體管還具有圍繞所述納米線溝道的一柵極，其對(duì)各器件層而言是公共的。
文檔編號(hào)H01L29/772GK102428564SQ201080021179
公開日2012年4月25日 申請日期2010年5月16日 優(yōu)先權(quán)日2009年5月21日
發(fā)明者J.B.張, J.W.斯萊特, M.A.吉洛恩, P.張 申請人:國際商業(yè)機(jī)器公司