專利名稱：超結半導體器件的制作方法
技術領域：
本發(fā)明涉及超結半導體器件，且更具體地，涉及超結(以下有時簡稱為SJ) MOSFET。
背景技術：
開發(fā)了一種通過利用超結結構來打破常規(guī)特性極限的M0SFET，在該超結結構中ρ 型和η型區(qū)平行地排列，在與半導體襯底的主面平行的平面上交替定位。一種用來形成該超結結構的方法利用多步驟外延系統(tǒng)，即這樣的一種結構遞增地生長外延層，以使通過利用掩模的離子注入來形成在與半導體襯底的主面垂直的方向上延伸的、稱為片層、簧片、或圓柱(柱子)的多個P型和η型區(qū)，以使多個ρ型和η型區(qū)交替定位、且沿著與半導體襯底的主面平行的平面的方向平行地排列(該結構在下文中被稱作ρη柱結構或簡稱為柱結構)?！坝(外延)”是外延Epitaxial)的縮寫，此后可簡稱為“印i ”。溝槽注入外延系統(tǒng)是通過在η型外延襯底上形成具有高高寬比的多個溝槽并通過外延生長將P型硅植入到這些溝槽來形成上述ρη柱結構的方法。與一般結結構的MOSFET 相比，通過外延系統(tǒng)形成的ρη柱結構的導通電阻和耐壓特性之間的權衡關系的改善是極佳的，因為即使在使用低電阻率的P和η柱時也能獲得高耐壓。從晶片上方觀察時，形成超結結構的ρ和η柱的表面圖案在縱向上具有條帶圖案， 如圖3所示，圖3是常規(guī)超結(SJ)MOSFET的部分截面透視圖，考慮到器件特性優(yōu)選縱向上的MOS單元條帶圖案與超結結構的條帶圖案平行。當兩個條帶如圖4所示地正交時，表面附近的電流路徑會扭曲，從而增大導通電阻，其中圖4是部分截面透視圖。如果兩個條帶平行，則不會出現(xiàn)電流路徑扭曲的問題并會維持低導通電阻。MOSFET進行開關操作時，寄生電容分量，即柵-源電容Cgs、漏-源電容Cds以及柵-漏電容Cgd會顯著地影響開關波形。具體而言，當柵-漏電容Cgd太大時，密勒(Miller) 電容增大，開關變得緩慢，且開關損耗增大。另一方面，當柵-漏電容Cgd太小時，開關損耗變小，但是截止時刻的漏-源電壓Vds的升高速率變得太大，從而造成輻射噪聲且不利地影響外部裝置。因此，對于開關特性而言，給柵-漏電容Cgd帶來適當值的結構設計是非常重要的。此外，說明書還公開了一種超結結構半導體器件，在該超結結構半導體器件具有的結構中，P柱層由P型中間區(qū)來連接(例如參見以下的專利文獻1和2)。引用列表專利文獻專利文獻1 日本專利申請?zhí)亻_No. 2006-351713(第OOM段，圖2)專利文獻2 日本專利申請?zhí)亻_No. 2008-10896(第0028段，圖6)

發(fā)明內(nèi)容
技術問題
為了調(diào)節(jié)柵-漏電容Cgd，調(diào)節(jié)柵極寬度(Lg)是必要的。但是，在超結條帶圖案和 MOS單元條帶圖案相平行的超結結構半導體器件中，因為柵極寬度(Lg)本征地如圖5(圖5 是常規(guī)SJ-M0SFET的MOS結構附近區(qū)域的放大截面圖)中的雙頭箭頭所示那樣窄，柵極寬度(Lg)的可調(diào)節(jié)量小，且實際上難以進一步小型化。此外，形成超結結構的ρ柱Yl和MOS 單元條帶Z必須排列成在垂直方向上進行精確位置對準。因此，MOS單元條帶Z的單元間距與P柱的間距相同。如果ρ柱Yl和MOS單元條帶Z的相對位置關系偏離，且MOS溝道的出口 X和ρ柱Yl彼此交疊，則將不會有電流出口且器件不能導通。作為防止位置偏離問題的措施，如果每隔一個超結P柱Yl或每隔給定數(shù)量的超結P柱Yl在其上排列MOS單元條帶 Z，則作為圖5所示結構的改進結構且如圖6所示，柵極寬度(Lg)可增大，其中圖6是放大截面圖。如圖6所示的ρ柱的排列將使得即使在超結條帶和MOS單元條帶平行的結構中， 也有可能將柵極寬度(Lg)以及柵-漏電容Cgd調(diào)節(jié)成適當值。然而，即使在圖6的放大截面圖中所示出的、認為是針對圖5的放大截面圖所示出的SJ-M0SFET問題的措施的結構中，也有可能出現(xiàn)以下將描述的新問題。該問題為，如圖6 所示的未排列有MOS單元條帶Z的ρ柱Y2處于電浮動狀態(tài)。更具體地，在高速的重復開關操作中，在截止狀態(tài)時，通過耗盡來給漏-源電容 Cds充電，且浮動ρ柱Y2充電。再次處于導通狀態(tài)時，累積在浮動ρ柱Y2中的電荷不逃逸， 且保持著充電狀態(tài)的P柱Y2處于電浮動狀態(tài)。因此，耗盡層保持為從ρ柱-η柱結延伸，作為電流的通路的η柱中性區(qū)的寬度變窄，且導通電阻增大。因此，存在的問題為，開關操作時的生成損耗增大。本發(fā)明是鑒于上述問題而構想的。本發(fā)明的一個目的在于提供一種超結半導體器件，盡管該超結半導體器件具有其中超結條帶和MOS單元條帶平行排列的條帶形超結結構且具有在其上沒有排列MOS單元條帶來增大柵-漏電容的浮動電位ρ柱，該超結半導體器件能夠減小重復開關操作時的瞬態(tài)導通電阻的升高。問題的解決方案為了實現(xiàn)本發(fā)明的目的，超結半導體器件包括超結結構，該超結結構在第一導電型半導體襯底的主面上具有在與主面平行的平面中相對于主面垂直地形成的并排交替地層疊的第一導電型層和第二導電型層的層疊體；高密度第二導電型基區(qū)，其形成為沿縱向與超結結構的第二導電型層的表面層交疊；高密度第一導電型源區(qū)，其沿縱向在高密度第二導電型基區(qū)的表面層上選擇性地形成；以及柵電極，其沿縱向經(jīng)由夾在層疊狀第一導電型層和高密度第一導電型源區(qū)之間的高密度第二導電型基區(qū)的表面上的絕緣膜而形成，其中，超結結構的第二導電型層沿縱向經(jīng)由柵電極下層上的絕緣膜放置，且超結結構的第二導電型層在一端部處導電地互連。此外，可由超結結構的第二導電型層的端部處的互連來形成導電連接。此外，可由在超結結構的第二導電型層的端部處連接的高密度第二導電型基區(qū)來形成導電連接。另外，導電連接可由導電層或金屬膜來形成，導電層或金屬膜形成為連接超結結構的第二導電型層的端面。換言之，在本發(fā)明具有的結構中，其上未排列MOS單元條帶的ρ 柱的條帶端部與其上排列有MOS單元條帶的ρ柱的端部相連接。該結構使得有可能防止其上未排列MOS單元條帶的ρ柱的電位變成浮動電位。在漏-源偏壓為零或低、且ρ柱未完全耗盡的狀態(tài)下，源電極、其上排列有MOS單元條帶的ρ柱和其上未排列MOS單元條帶的ρ柱在條帶端部處相互電連接，且變成具有相同電位。在截止狀態(tài)下，電荷在其上未排列MOS 單元條帶的ρ柱上積聚，且在漏-源偏壓接近零的導通狀態(tài)下，電荷通過如上所述地在端部處電連接的通路快速放電，且不存在仍然延伸的耗盡層。因此，由于η柱中性區(qū)的寬度不會變窄(η柱中性區(qū)的寬度變窄會使電流通路寬度變窄)，在連續(xù)開關時可減小瞬態(tài)導通電阻的升高。發(fā)明的有利效果在作為條帶狀超結半導體器件的超結半導體器件中，其具有平行排列的超結條帶和MOS單元條帶，且其構成為提供其上未排列MOS單元條帶的浮動電位ρ柱以增大柵-漏電容，超結半導體器件可提供為通過給浮動電位P柱充電能夠減小進行重復開關操作時的瞬態(tài)導通電阻的升高。


圖1是根據(jù)本發(fā)明的、具有600V耐壓的SJ-M0SFET的部分截面透視圖。圖2是根據(jù)本發(fā)明的、具有600V耐壓的SJ-M0SFET的部分截面透視圖。圖3是常規(guī)SJ-M0SFET的部分截面透視圖。圖4是另一常規(guī)SJ-M0SFET的部分截面透視圖。圖5是常規(guī)SJ-M0SFET的MOS結構附近的放大截面圖。圖6是對圖5的SJ-M0SFET進行改進后的MOS結構附近的放大截面圖。圖7是根據(jù)本發(fā)明的SJ-M0SFET的ρη柱結構的部分平面圖。圖8是采用SJ-M0SFET的電感負載斬波器的電路圖。圖9是常規(guī)SJ-M0SFET的截止波形圖。
圖10是本發(fā)明的SJ-M0SFET的截止波形圖。圖11是通過本發(fā)明的超結半導體器件中的ρ基層來形成平行ρ柱的導電連接的平面圖。圖12是本發(fā)明的超結半導體器件中的ρ柱端部處的平行P柱的連接的平面圖。
具體實施例方式通過參照附圖，將在下文中具體描述本發(fā)明的超結半導體器件的實施例。在不背離本發(fā)明的范圍的情況下，本發(fā)明不限于以下實施例的描述。實施例在圖1和圖2中描繪將本發(fā)明的超結半導體器件應用至SJ-M0SFET101的示例， SJ-M0SFET 101是能夠耐受600V的多外延系統(tǒng)，在厚度為625微米的η型半導體襯底1上， 形成厚度為55微米的外延生長層，且在外延生長層的表面向下至深45微米處平行地形成片狀P柱Υ1。從45微米深度到55微米深度是η型緩沖層4。形成超結結構的ρη柱5的間距是12微米，如圖2中雙頭箭頭所描繪，且ρ柱寬度和η柱寬度分別為6微米。當從襯底表面觀察時，P柱和η柱描繪平行條帶圖案。ρ和η柱的平均密度為4*1015cnT3。從襯底表面觀察時，MOS單元6 (圖1)描繪與ρη柱5的條帶平行的條帶的圖案，且MOS單元6定位于上方并精確地與P柱Yl對準。由于每兩個P柱條帶排列有一個MOS單元條帶，因此MOS 單元條帶的間距為M微米，是12微米的ρη柱間距的兩倍。如圖1所示，在襯底表面上形成0. 1微米厚的柵氧化膜7，且在柵氧化膜7的上方形成0. 5微米厚的多晶硅柵電極8。在形成為與每隔一個的P柱Yl交疊的高密度P基層9內(nèi)部，沿著條帶圖案的縱向形成有η型源區(qū)(未在圖1或圖2中描繪)。如圖2和圖7所示，多個平行ρ柱Yl通過與高密度ρ基層9同時形成的高密度P+層9-1彼此連接，且導電地連接。在圖11中作為半導體器件芯片的整體平面圖描繪了高密度P基層9的位置的一個示例。此外，在多晶硅柵電極8之上形成層間絕緣膜10，在該層間絕緣膜10上形成Al電極(未示出)，且進一步地在Al電極之上形成保護膜(未示出)。除未示出的源區(qū)之外，各層經(jīng)歷如圖1所描繪的圖案化并形成SJ-M0SFET 101。圖 1中省略漏電極、源電極、保護膜、以及η型源區(qū)。由于其上未排列MOS單元的P柱Υ2每隔一個就存在，因此與在每一 P柱之上排列MOS單元的常規(guī)結構相比，多晶硅電極8和漏極的交疊面積增大，且柵-漏寄生電容Cgd增大。本實施例中的多晶硅柵極寬度為18微米，是常規(guī)結構中的6微米的多晶硅柵極寬度的3倍?？紤]到在多晶硅柵電極8下方的ρ基層9的橫向擴散，本實施例中的柵-漏寄生電容Cgd是常規(guī)示例中的寄生電容的約7倍。在MOS單元條帶的端部(這是有源區(qū)過渡到外圍區(qū)的區(qū))，Ρ柱條帶通過在端部處與MOS結構的ρ基層9同時形成的高密度ρ層彼此電連接。當未施加漏-源偏壓或偏壓低時，ρ柱不會完全耗盡，且因此所有ρ柱具有相同電位。如作為芯片的平面圖的圖12所示，ρ柱條帶可在外圍區(qū)更遠外側的ρ柱條帶的端部處連接以便導電地連接。P柱條帶可通過與形成在端面的P柱或金屬膜或?qū)щ妼油瑫r形成的 P層來連接。對ρ柱Yl和Υ2的導電連接的效果進行描述。在如圖8所示的用于電感負載斬波電路的SJ-M0SFET重復進行開關操作時，當柵極截止時，SJ-M0SFET開始進行截止操作。由于負載電感試圖維持電流，因此在源極和漏極之間施加高偏壓。根據(jù)漏電流的升高，位移電流流經(jīng)柵-漏電容Cgd，且通過該位移電流流經(jīng)柵極電阻而形成的電壓降造成柵極電位升高。通過該方式柵極電位升高，從而維持漏電流(ID)。隨著柵-漏電容Cgd變得越來越大， 較大位移電流可在小的漏極電位增大速率下流動，且可高度維持柵極電位。因此，可維持流過負載電感的電流。換言之，與圖9所示的具有小柵-漏電容(Cgd)的常規(guī)SJ-M0SFET 100的截止時刻的漏-源電壓(VdS)的增大速率(dV/dt)相比，本發(fā)明的SJ-M0SFET 101具有大柵-漏電容(Cgd)，且因此可將截止時刻的漏-源電壓(Vds)的dV/dt保持得小，如圖10所示。因此，可減小輻射噪聲。漏極電位繼續(xù)升高，且P和η柱完全耗盡。當漏-源電壓變得與電路的總線電壓相等時，漏極電流逐漸減小至零。從而完成截止操作。然后，當柵極在特定時間段后再次導通時，開始進行導通操作。導通與截止相反地進行并轉(zhuǎn)變至完全導通狀態(tài)。在截止狀態(tài)中在η和ρ柱中產(chǎn)生的耗盡層內(nèi)部，積聚空間電荷(實際上是離子化的摻雜劑)，且隨著全部空間電荷的消失，該狀態(tài)轉(zhuǎn)變至導通狀態(tài)。通過從漏電極經(jīng)過漏極側上的η型低電阻率襯底來供給電荷，η柱中的空間電荷消失。另一方面，通過從源電極經(jīng)過MOS單元ρ基層9供給空穴，ρ柱中的空間電荷消失。在導通狀態(tài)中，漏-源電壓是數(shù)十伏至若干伏，且ρ和η柱處于中性狀態(tài)并保留著載流子。在本發(fā)明的 SJ-M0SFET 101中，在單元條帶端部處彼此連接且處于中性狀態(tài)的ρ柱具有相同電位。因此，即使在其上未排列MOS單元ρ基層的ρ柱Y2中，通過在其上排列有MOS單元ρ基層的 P柱Yl快速供給空穴，且空間電荷消失。即使在未排列MOS單元ρ基層的ρ柱Y2中，未留下耗盡層，且因此，由于η柱中性區(qū)寬度不會被壓縮，電流通路不會變窄，并且實現(xiàn)了抑制導通電阻升高的效果。 根據(jù)本發(fā)明，由于提供了具有條帶狀平行表面圖案的超結結構，超結條帶和MOS 單元條帶相平行，且在其上未排列MOS單元條帶的ρ柱和在其上排列有MOS單元條帶的ρ柱在端部處連接從而具有相同電位，通過減小導通時刻的dV/dt值來抑制輻射噪聲，且可減小重復進行開關操作時的瞬態(tài)導通電阻的升高。從而，實現(xiàn)了超結M0SFET，該超結MOSFET 具有低噪聲特性和低損耗兩種特性。[附圖標記列表]
1半導體襯底
2外延生長層
4n型緩沖層
5pn柱
6M0S單元
7柵絕緣膜
8柵電極
9p基層
9-1高密度ρ+層
10層間絕緣膜
Yl、Y2p 柱
Lg柵極寬度
100 常規(guī) SJ-MS0FET
101本發(fā)明的SJ-M0SFET
權利要求
1.一種超結半導體器件，包括超結結構，所述超結結構在第一導電型半導體襯底的主面上具有在與所述主面平行的平面中相對于所述主面垂直地形成的并排交替地層疊的第一導電型層和第二導電型層的層疊體；高密度第二導電型基區(qū)，其形成為沿縱向與所述超結結構的所述第二導電型層的表面層交疊；高密度第一導電型源區(qū)，其沿縱向在所述高密度第二導電型基區(qū)的表面層上選擇性地形成；以及柵電極，其沿縱向經(jīng)由夾在所述層疊狀第一導電型層和所述高密度第一導電型源區(qū)之間的所述高密度第二導電型基區(qū)的表面上的絕緣膜而形成，其中所述超結結構的所述第二導電型層沿縱向經(jīng)由所述柵電極下層上的所述絕緣膜放置， 且所述超結結構的所述第二導電型層在一端部處導電地互連。
2.如權利要求1所述的超結半導體器件，其特征在于，具有一結構，在所述結構中通過所述超結結構的所述第二導電型層在所述端部處的互連來形成導電連接。
3.如權利要求1或2所述的超結半導體器件，其特征在于，具有所述結構，在所述結構中通過在所述超結結構的所述第二導電型層的端部處連接的所述高密度第二導電型基區(qū)來形成所述導電連接。
4.如權利要求1所述的超結半導體器件，其特征在于，所述導電連接通過導電層或金屬膜來形成，所述導電層或金屬膜形成為連接所述超結結構的所述第二導電型層的所述端
全文摘要
本發(fā)明提供的超結半導體器件能夠減小重復進行開關操作時的瞬態(tài)導通電阻的升高。提供一種超結結構，其具有條帶狀的平行表面圖案，其中超結條帶和MOS單元6條帶相平行，且在其上未排列MOS單元6條帶的p柱Y2和在其上排列有MOS單元6條帶的p柱Y1在一端部處相連接。
文檔編號H01L29/78GK102439727SQ201080021229
公開日2012年5月2日 申請日期2010年7月13日 優(yōu)先權日2009年7月15日
發(fā)明者武井學 申請人:富士電機株式會社