專利名稱：具有引發(fā)應力的源極/漏極形成用間隔件的鰭式場效晶體管結(jié)構(gòu)及用以制造該鰭式場效 ...的制作方法
技術(shù)領域：
本發(fā)明大體上關于半導體裝置和制造半導體的方法，而尤其關于具有引發(fā)應力的源極/漏極形成用間隔件的鰭式場效晶體管(FinFET)結(jié)構(gòu)，和制造此FinFET結(jié)構(gòu)的方法。
背景技術(shù)：
相對于使用習知的光刻術(shù)制造方法制造的傳統(tǒng)的平面型金屬氧化物半導體場效晶體管(MOSFET)，非平面FET加入各種的垂直晶體管結(jié)構(gòu)。一種此種半導體結(jié)構(gòu)為 “FinFET”，其名稱是取自多個薄硅“鰭”，該等鰭用來形成各自的柵極溝道，而該等溝道寬度典型在數(shù)十奈米量級。詳言之，參照圖1中所示的先前技術(shù)的非平面FET結(jié)構(gòu)范例，F(xiàn)inFET 100通常包含二個或更多個平行硅鰭結(jié)構(gòu)(或簡稱“鰭”)104和106。這些結(jié)構(gòu)典型使用絕緣層上覆硅 (SOI)襯底(未圖標)，具有鰭104和106延伸于共同漏極電極與共同源極電極(未圖標) 之間。導電柵極結(jié)構(gòu)102 “圍繞”在二個鰭104和106的三側(cè)的周圍，并且由標準柵極氧化物層103而與鰭分離。雖然圖1僅顯示了一個柵極結(jié)構(gòu)102圍繞鰭104和106周圍，但是能夠有二個、三個或更多個平行柵極結(jié)構(gòu)圍繞在該等鰭周圍。如該技術(shù)領域中已知者，鰭104 和106可經(jīng)過適當摻雜以產(chǎn)生所希望的FET極性，使得在接近鄰接柵極氧化物103的鰭的表面內(nèi)形成柵極溝道。由雙頭箭號108所表示的柵極的寬度決定裝置的有效的溝道長度。雖然使用引發(fā)應力材料為用以增加平面型MOSFET的柵極溝道內(nèi)的載體移動率的已知技術(shù)，但是因為FinFET特征的小尺寸而使得使用此種材料于FinFET結(jié)構(gòu)中更加困難。由于此種裝置的尺寸減小但功能增加，故平行的柵極的間距典型會因為于給定的面積中所需的柵極的數(shù)目而減小。當柵極的間距減小時，平行的柵極之間的鰭面積亦會減小。柵極之間的小面積會限制能夠形成在柵極周圍的源極/漏極形成用間隔件(source/ drain-forming spacer)的寬度。若源極/漏極形成用間隔件的寬度太小，則后續(xù)在這些區(qū)域中所形成的源極/漏極區(qū)可能會侵入(encroach)至柵極下方的溝道中，導致裝置故障。 此外，此種小源極/漏極區(qū)是造成難以在柵極之間均勻地沉積適當?shù)牧康囊l(fā)應力材料以引發(fā)溝道中的應力。因此希望提供用來制造具有受應力源極/漏極區(qū)的可微縮(scalable)的FinFET 結(jié)構(gòu)的方法。此外，希望提供用來制造具有引發(fā)應力的源極/漏極形成用間隔件的FinFET 結(jié)構(gòu)的方法。亦希望提供具有引發(fā)應力的源極/漏極形成用間隔件的FinFET結(jié)構(gòu)。再者， 由本發(fā)明的后續(xù)詳細說明和所附的權(quán)利要求，結(jié)合本發(fā)明的伴隨的圖式和此先前技術(shù)，本發(fā)明的其它希望的特征和特性將變得很清楚。

發(fā)明內(nèi)容
本文中提供制造具有引發(fā)應力的源極/漏極形成用間隔件的鰭式場效晶體管 (FinFET)結(jié)構(gòu)的方法，以及具有此種間隔件的FinFET結(jié)構(gòu)。依照本發(fā)明的范例實施例，一種制造FinFET結(jié)構(gòu)的方法包括制造多個平行鰭覆蓋于半導體襯底上。各該多個平行鰭具有側(cè)壁。制造柵極結(jié)構(gòu)覆蓋于各該多個平行鰭的一部分。該柵極結(jié)構(gòu)具有側(cè)壁并且覆蓋于該多個平行鰭內(nèi)的溝道上。引發(fā)應力側(cè)壁間隔件形成在該多個平行鰭的側(cè)壁和該柵極結(jié)構(gòu)的側(cè)壁的周圍。該引發(fā)應力側(cè)壁間隔件引發(fā)該溝道內(nèi)的應力。使用該引發(fā)應力側(cè)壁間隔件和該柵極結(jié)構(gòu)作為植入掩膜來植入第一導電率決定用離子于該多個平行鰭中，以在該多個平行鰭內(nèi)形成源極和漏極區(qū)域。依照另一個例示實施例，一種制造FinFET結(jié)構(gòu)的方法，包括制造平行鰭覆蓋于半導體襯底上。各該平行鰭具有側(cè)壁。制造具有側(cè)壁的柵極結(jié)構(gòu)覆蓋于各該平行鰭的第一部分上，而使各該平行鰭的第二部分暴露。第一引發(fā)應力側(cè)壁間隔件形成在第一多個該平行鰭的側(cè)壁和該柵極結(jié)構(gòu)的第一部分的側(cè)壁的周圍。第二引發(fā)應力側(cè)壁間隔件形成在第二多個該平行鰭的側(cè)壁和該柵極結(jié)構(gòu)的第二部分的側(cè)壁的周圍。該第一引發(fā)應力側(cè)壁間隔件和該第二引發(fā)應力側(cè)壁間隔件引發(fā)相反的應力。使用該第一引發(fā)應力側(cè)壁間隔件和該柵極結(jié)構(gòu)的該第一部分作為植入掩膜，將第一導電率決定用離子植入于該第一多個該平行鰭的該第二部分以形成第一源極和漏極區(qū)域。使用該第二引發(fā)應力側(cè)壁間隔件和該柵極結(jié)構(gòu)的該第二部分作為植入掩膜，將第二導電率決定用離子植入于該第二多個該平行鰭的該第二部分以形成第二源極和漏極區(qū)域。該第一導電率決定用離子與該第二導電率決定用離子為相反導電率。于本發(fā)明的另一個例示實施例中，一種FinFET結(jié)構(gòu)包括多個平行鰭覆蓋于半導體襯底上。各該多個平行鰭具有側(cè)壁。具有側(cè)壁的柵極結(jié)構(gòu)覆蓋于各該多個平行鰭的第一部分上。源極和漏極區(qū)域配置在各該多個平行鰭的第二部分內(nèi)。引發(fā)應力側(cè)壁間隔件為在各該多個該平行鰭的該第二部分側(cè)壁的周圍和該柵極結(jié)構(gòu)的側(cè)壁的周圍。該引發(fā)應力側(cè)壁間隔件具有寬度而使得該源極和漏極區(qū)域不會侵入于該柵極下方各該多個平行鰭的溝道。


以下結(jié)合下列圖式而說明本發(fā)明，各圖中相同的組件符號表示相同的組件，以及其中圖1為可從先前技術(shù)得到的FinFET結(jié)構(gòu)的等角圖；圖2至沈顯示FinFET結(jié)構(gòu)和依照本發(fā)明的各種例示實施例的用來制造具有引發(fā)應力的源極/漏極形成用間隔件的FinFET結(jié)構(gòu)的方法；圖2至7為圖2至沈的FinFET結(jié)構(gòu)沿著相同軸的剖面圖；圖8至9為圖7的FinFET結(jié)構(gòu)沿著8-8軸的剖面圖；圖10為圖9的FinFET結(jié)構(gòu)的上視圖；圖11為圖10的FinFET結(jié)構(gòu)于各種方法步驟后的上視圖；圖12為圖11的FinFET結(jié)構(gòu)沿著12-12軸的剖面圖；圖13為圖11的FinFET結(jié)構(gòu)沿著13-13軸的剖面圖；圖14為圖12的FinFET結(jié)構(gòu)于各種方法步驟后沿著相同軸的剖面圖；圖15為圖14的FinFET結(jié)構(gòu)沿著15-15軸的剖面圖；圖16為圖14的FinFET結(jié)構(gòu)于各種方法步驟后沿著相同軸的剖面圖；圖17為圖16的FinFET結(jié)構(gòu)沿著17-17軸的剖面圖18為圖16的FinFET結(jié)構(gòu)沿著18_18軸的剖面圖；圖19為圖16的FinFET結(jié)構(gòu)于各種方法步驟后沿著相同軸的剖面圖；圖20為圖19的FinFET結(jié)構(gòu)沿著20_20軸的剖面圖；圖21為圖19的FinFET結(jié)構(gòu)沿著21-21軸的剖面圖；圖22為圖19的FinFET結(jié)構(gòu)于各種方法步驟后沿著相同軸的剖面圖；圖23為圖22的FinFET結(jié)構(gòu)沿著23_23軸的剖面圖；圖M為圖22的FinFET結(jié)構(gòu)于各種方法步驟后沿著相同軸的剖面圖；圖25為圖M的FinFET結(jié)構(gòu)沿著25_25軸的剖面圖；及圖沈為圖25的FinFET結(jié)構(gòu)于各種方法步驟后的等角圖。
具體實施例方式本發(fā)明的下列實施方式在本質(zhì)上僅僅為范例，而不欲限制本發(fā)明或者本發(fā)明的應用和使用。再者，并不欲由任何表現(xiàn)于前述先前技術(shù)或下列本發(fā)明實施方式中的理論來限定本發(fā)明。圖2至沈是依照本發(fā)明的例示實施例顯示平行柵極之間制造具有引發(fā)應力的源極/漏極形成用間隔件的FinFET結(jié)構(gòu)的方法。引發(fā)應力的源極/漏極形成用間隔件執(zhí)行至少二個主要的功能。源極/漏極形成用間隔件不但用以間隔源極/漏極區(qū)域使得他們不會侵入于柵極下方鰭的溝道，而且亦用來引發(fā)應力于溝道中。因此，能夠達成具有提升裝置性能的可微縮的FinFET裝置。參照圖2，依照本發(fā)明的例示實施例，制造FinFET結(jié)構(gòu)150的方法包含設置半導體襯底200的步驟。如本文中所使用者，用語“半導體襯底”將用來包含習知使用于半導體工業(yè)中用以制造電子裝置的半導體材料。“半導體材料”包含單晶硅材料，譬如典型使用于半導體工業(yè)的相當純的或者稍為摻雜了雜質(zhì)的單晶硅材料，以及多晶硅材料，和與其它元素譬如鍺、碳等混合的硅。此外，“半導體材料”包含譬如相當純的和摻雜了雜質(zhì)的鍺、砷化鎵、 氧化鋅、玻璃等等的其它的材料。半導體材料較理想為硅襯底。硅襯底可以是塊體硅晶圓， 或者如圖所示，可以包括配置在氧化硅材料204上的含硅材料202，一般已知為絕緣層上覆硅(silicon-on-insulator，SOI)結(jié)構(gòu)，接著，該SOI結(jié)構(gòu)由支撐襯底206所支撐。半導體襯底200可以進一步包括覆蓋于含硅材料202上的任何其它的材料層，譬如絕緣層、掩膜層等等。芯部形成用材料層(mandrel-forming material layer) 210沉積在半導體襯底200 上。用于芯部形成用材料層210的適當材料的例子包含但不限于多晶硅、氧化硅、氮化硅等寸。參照圖3，于沉積芯部形成用材料層210后，譬如一個或多個圖案化光阻的一個或多個圖案化掩膜(未圖標)形成在芯部形成用材料層210上，然后蝕刻該芯部形成用材料層210以形成多個各具有側(cè)壁218的犧牲芯部(sacrificial mandrel)212。此蝕刻可以藉由例如使用根據(jù)三氟甲烷/氧(CHF3A)2)以蝕刻氮化硅、CHF3或四氟化碳(CF4)以蝕刻氧氮化硅或氧化硅、或者Cl_或HBrA)2以蝕刻多晶硅的化學反應的電漿或反應性離子蝕刻 (RIE)來實施。其次，包含譬如像是氮化硅或氧化硅的介電材料的側(cè)壁間隔件214是以共形方式(conformally)覆蓋沉積于該半導體襯底200和犧牲芯部212的表面上。可以上述參照芯部形成用材料層210所說明的方式沉積側(cè)壁間隔件214。較佳的情況是，選擇側(cè)壁間隔件214的組成而使得可以藉由后續(xù)的蝕刻工藝選擇性地去除犧牲芯部212，而不會讓由側(cè)壁間隔件214所形成的側(cè)壁間隔件(下文中將討論)受到進一步的腐蝕。舉例而言，若芯部形成用材料層210由氮化硅形成，則側(cè)壁間隔件214可以由氧化硅形成，因為犧牲芯部 212可以使用加熱的磷酸/水(H3PO4M2O)溶液而選擇性去除。對于大約25nm的柵極長度而言，側(cè)壁間隔件214具有從大約15nm至大約40nm的厚度。實際的厚度將至少部分是根據(jù)最終鰭結(jié)構(gòu)的所希望的關鍵尺寸(CD)而定，下文中將討論。該方法繼續(xù)側(cè)壁間隔件214的非等向性蝕刻以形成鄰接犧牲芯部212的側(cè)壁218 的側(cè)壁間隔件216，如圖4中所例示。可以使用上述說明的適當?shù)奈g刻工藝實施此蝕刻。然后去除該犧牲芯部212，留下側(cè)壁間隔件216實質(zhì)上完整無缺，如圖5中所例示。于去除犧牲芯部212后，使用側(cè)壁間隔件作為蝕刻掩膜蝕刻含硅材料202(以及硬掩膜，如果其覆蓋了含硅材料20 以形成含硅鰭220，留下由埋置的氧化物層204和硅襯底206所形成的半導體襯底200，如圖6中所示。于蝕刻含硅材料202后(和/或于蝕刻任何覆蓋的硬掩膜后)，可以使用對間隔件216具選擇性以避免腐蝕鰭220的任何適當?shù)臐窕蚋晌g刻工藝去除側(cè)壁間隔件216。雖然圖6中未圖標，但是因為芯部為方形或矩形的形狀，所以側(cè)壁間隔件和鰭以具開口的方形或矩形形成。如此一來，于去除間隔件后，能夠?qū)嵤?20的進一步蝕刻以去除末端部分，也就是，連接二個鄰接的平行鰭220在一起的圖6的平面以外的鰭部分。蝕刻亦能夠去除任何不需要或者不希望的鰭。雖然圖6中例示形成8個鰭，但是應該了解到可以制造適合用于特定裝置設備的任何數(shù)目的鰭。參照圖7，于一個例示實施例中，該方法接著繼續(xù)在鰭220的周圍形成柵極絕緣體 221。柵極絕緣體221可以是藉由在氧化環(huán)境中加熱硅鰭220而形成的熱生長二氧化硅，如所例示，柵極絕緣體221亦可以是沉積的絕緣體，譬如氧化硅、氮化硅、譬如HfSiO等的高介電常數(shù)絕緣體。能夠藉由化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、和電漿輔助化學氣相沉積(PECVD)而沉積沉積的絕緣體。于另一個例示實施例中，柵極形成用材料層222 接著沉積以覆蓋該柵極絕緣體221和鰭220。柵極形成用材料層包括譬如像是多晶硅、一個或多個金屬、他們的組合等等的導電材料，并且具有適合于所希望的裝置應用的厚度。譬如光阻的掩膜2M沉積覆蓋柵極形成用材料層222并且經(jīng)由光光刻工藝而被圖案化，如圖 8中所例示。圖8為圖7的FinFET結(jié)構(gòu)150沿著8-8軸的剖面圖。其次，蝕刻柵極形成用材料層222以形成柵極結(jié)構(gòu)2 覆蓋鰭220并且去除圖案化的掩膜224，如圖9中所例示。亦可以使用柵極結(jié)構(gòu)2 作為蝕刻掩膜蝕刻柵極絕緣體 221。圖10為圖9的FinFET結(jié)構(gòu)150的上視圖。如圖10中所例示，F(xiàn)inFET結(jié)構(gòu)150現(xiàn)在包括四個柵極結(jié)構(gòu)226，其中的二個為一體(integral)并且沿著縱軸形成，由雙頭箭號223 所表示，而其中的二個為一體并且沿著平行的縱軸225而形成。雖然圖10中例示了四個柵極結(jié)構(gòu)，但是將了解到如所安裝的裝置結(jié)構(gòu)需要時，F(xiàn)inFET結(jié)構(gòu)150能夠具有一體和/或平行配置的任何數(shù)目的柵極結(jié)構(gòu)。此外，F(xiàn)inFET結(jié)構(gòu)150包括以230表示的多個平行鰭和以232表示的多個平行鰭220，該等鰭的每一個具有由雙頭箭號227所表示的縱軸，該縱軸實質(zhì)上垂直于縱軸223、225。于形成柵極結(jié)構(gòu)2 后，譬如硬掩膜或光阻的掩膜2 形成為覆蓋以230表示的多個鰭220，以232表示的多個鰭220是保持暴露，如圖11和12中所例示。圖12為圖11 的FinFET結(jié)構(gòu)150沿著12-12軸的剖面圖。掩膜2 和柵極結(jié)構(gòu)2 用作為離子植入掩
7膜，以藉由植入決定導電率離子234而形成源極/漏極延伸區(qū)236于暴露的以232表示的多個鰭220中，如圖12和13中所例示。圖13為圖12的FinFET結(jié)構(gòu)150沿著13-13軸的剖面圖。對于η溝道FinFET裝置而言，雖然亦能夠使用磷離子，但源極/漏極延伸區(qū)236 較佳是藉由植入砷離子形成。對于P溝道FinFET裝置而言，源極/漏極延伸區(qū)236較佳是藉由植入硼離子形成。為了簡潔的目的，暴露的以232表示的多個鰭220將被視為已經(jīng)對于η溝道FinFET裝置被植入。然后去除掩膜228。參照圖14，其是沿著如圖12的相同的軸，另一個掩膜242(譬如硬掩膜或光阻)是形成覆蓋該以232表示的多個鰭220，留下以230表示的多個鰭220被暴露。于形成掩膜 242后，掩膜和柵極結(jié)構(gòu)2 用為離子植入掩膜以藉由植入決定導電率離子240形成源極 /漏極延伸區(qū)238于暴露的以230表示的多個鰭220中，如圖14、15中所例示。圖15為圖 14的FinFET結(jié)構(gòu)150沿著15-15軸的剖面圖。對于ρ溝道FinFET裝置而言，源極/漏極延伸區(qū)238較佳是藉由植入硼離子形成。于植入后，去除掩膜242。接著，覆蓋拉張應力引發(fā)層(blankettensile stress-inducing layer)244是以均勻和共形的方式沉積成覆蓋鰭220、柵極結(jié)構(gòu)226、和半導體襯底200，并且后續(xù)從以230 表示的多個鰭220去除，如圖16和17中所例示。圖16為FinFET結(jié)構(gòu)150沿著圖14的相同軸的剖面圖，而圖17為圖16的FinFET結(jié)構(gòu)150沿著17-17軸的剖面圖。該拉張應力引發(fā)層244可以是達成下述者的任何材料能夠形成在鰭上并且產(chǎn)生應力于接口且該應力重新分布于該鰭中者。拉張應力引發(fā)層244引發(fā)拉張應力于下方η溝道鰭中，該拉張應力提升在η溝道內(nèi)載子(其為電子)的移動率。覆蓋壓縮應力引發(fā)層(blanket compressive stress-inducing layer) 246是以均勻和共形的方式沉積覆蓋多個230的鰭220、柵極結(jié)構(gòu) 226、拉張應力引發(fā)材料M4、和埋置的氧化物層204，并且后續(xù)至少實質(zhì)上從拉張應力引發(fā)材料244被去除，如圖16和18中所例示。圖18為圖16的FinFET結(jié)構(gòu)150沿著18-18軸的剖面圖。壓縮應力引發(fā)層對6引發(fā)壓縮應力于下方ρ溝道鰭中，該壓縮應力提升在ρ溝道內(nèi)載子(其為電洞)的移動率。于一個例示實施例中，拉張應力引發(fā)層244為拉張應力引發(fā)用的氮化硅而壓縮應力引發(fā)層246為壓縮應力引發(fā)用的氮化硅，但亦可以使用譬如鍺化硅和碳化硅的其它材料。沉積拉張應力弓I發(fā)材料和壓縮應力弓I發(fā)材料的方法是該技術(shù)領域中廣為人知者，故于本文中不須作進一步的詳細說明。如下面所更詳細討論者，應力引發(fā)材料244和246被沉積至分別由箭號圖17)和M7 (圖18)所表示的厚度，而使得由該材料形成的間隔件具有下述寬度其防止后續(xù)形成于鰭中的源極/漏極區(qū)域分別侵入于延伸區(qū)236和238之間的溝道264、266中。于沉積之后，應力引發(fā)材料244和246經(jīng)過非等向性蝕刻以形成拉張應力引發(fā)間隔件248覆蓋該η溝道摻雜雜質(zhì)延伸區(qū)236和壓縮應力引發(fā)間隔件250覆蓋該ρ溝道摻雜雜質(zhì)延伸區(qū)238，如圖19至21中所示。圖19為FinFET結(jié)構(gòu)150沿著如圖16的相同軸的剖面圖。圖20為圖19的FinFET結(jié)構(gòu)150沿著20-20軸的剖面圖，而圖21為圖19的FinFET 結(jié)構(gòu)150沿著21-21軸的剖面圖。于較佳實施例中，應力引發(fā)間隔件248和250實質(zhì)上同時形成，但間隔件248亦能夠在間隔件250之前或之后形成。在形成應力引發(fā)間隔件248和250之后，該方法接著繼續(xù)形成譬如硬掩膜或光阻的掩膜252，其覆蓋以230表示的該多個鰭220，如圖22中所例示，該圖22為沿著如圖19 的相同軸FinFET結(jié)構(gòu)150的剖面圖。以232表示的多個鰭220保持暴露。掩膜252、應力引發(fā)間隔件對8、和柵極結(jié)構(gòu)2 被使用為離子植入掩膜，藉由植入決定導電率離子2M而形成深源極/漏極區(qū)域256于鰭220的暴露部分中，如圖22和23中所例示。圖23為圖22 的FinFET結(jié)構(gòu)150沿著23-23軸的剖面圖。對于η溝道FinFET裝置而言，源極/漏極區(qū)域256較佳是由植入砷離子形成，但亦可以使用磷離子。如圖23中所例示，能夠?qū)σl(fā)間隔件248制成具有由箭號249所示的寬度，該寬度足以防止源極/漏極區(qū)域256擴散和侵入設置于源極和漏極延伸區(qū)236之間的柵極結(jié)構(gòu)2 下方的溝道沈4中。因此，避免裝置故障。于形成源極/漏極區(qū)域256后，去除掩膜252。參照圖M，其為沿著如圖22相同軸的FinFET結(jié)構(gòu)150的剖面圖，譬如硬掩膜或光阻的另一個掩膜258是形成為覆蓋于以232表示的該多個鰭220上，留下以230表示的多個鰭220被暴露。然后使用掩膜258、柵極結(jié)構(gòu)226、和應力引發(fā)間隔件250作為離子植入掩膜，并藉由植入決定導電率離子沈0以形成深源極/漏極區(qū)域262于暴露的以230表示的多個鰭220，如圖M和25中所例示。圖25為圖M的FinFET結(jié)構(gòu)150沿著25-25軸的剖面圖。對于P溝道FinFET裝置而言，源極和漏極區(qū)域262較佳是藉由植入硼離子形成。 如圖25中所例示，當具有應力引發(fā)間隔件M8時，能夠?qū)σl(fā)間隔件250制成具有由箭號251所示的寬度，該寬度足以防止源極/漏極區(qū)域262擴散和侵入設置于源極和漏極延伸區(qū)238之間的柵極結(jié)構(gòu)2 下方的溝道沈6中。于植入完成后，接著去除掩膜258，并且能令FinFET結(jié)構(gòu)150經(jīng)受退火，譬如快速熱退火(RTA)，以活化于源極/漏極延伸區(qū)和區(qū)域中的雜質(zhì)。其后，能夠?qū)嵤┤魏螖?shù)目的已知工藝步驟，以完成FinFET結(jié)構(gòu)150的制造。 舉例而言，如圖26中所例示，譬如金屬硅化物接觸件的導電接觸件268能夠形成在鰭220 和柵極結(jié)構(gòu)2 上，如該技術(shù)領域中廣為熟知者。雖然上述圖式說明在形成ρ溝道鰭(也就是說，以230表示的多個鰭220)之前先形成η溝道鰭(也就是說，以232表示的多個鰭 220)，但是將了解到，本文中亦可以考慮在形成η溝道鰭之前先形成ρ溝道鰭。再者，雖然圖式中例示了制造具有η溝道鰭和ρ溝道鰭的FinFET結(jié)構(gòu)，但是將了解到亦能夠使用上述方法制造僅具有η溝道鰭或僅具有P溝道鰭的FinFET結(jié)構(gòu)。因此，如圖22至沈中所例示，能夠從覆蓋η溝道鰭(以232表示的多個鰭220) 的源極/漏極延伸區(qū)236的拉張應力引發(fā)材料制造應力引發(fā)間隔件Μ8，以及從覆蓋ρ溝道鰭(以230表示的多個鰭220)的源極/漏極延伸區(qū)238的壓縮應力引發(fā)材料制造應力引發(fā)間隔件250。該應力引發(fā)間隔件248和250不僅用來間隔源極/漏極延伸區(qū)，使得他們不會侵入于鰭的溝道中，而且亦用來分別引發(fā)應力于溝道264 J66中。因此，即使柵極之間的區(qū)域可能相當小，但是因為應力引發(fā)間隔件用于二種目的，因此能有效使用該區(qū)域而使得能夠制造出效能最佳而又可微縮的FinFET裝置。此外，因為于形成鰭和柵極二者之后形成間隔件，因此應力引發(fā)間隔件的形成會良好整合至FinFET工藝中。雖然已經(jīng)于本發(fā)明的前面實施方式中提出至少一個例示實施例，但是應該了解到存在著大量的變化。亦應該了解到，本文中說明的例示實施例僅為范例，而并不欲以任何方式限制本發(fā)明的范圍、可應用性、或組構(gòu)。相反地，前面的實施方式將提供熟悉此項技術(shù)者用來執(zhí)行所述實施例方便的道引。應該了解到，于例示實施例中所說明的組件的功能和組構(gòu)可以作各種的改變而不會偏離由所附權(quán)利要求所提出的本發(fā)明的范圍和他們的法律上的等效物。
權(quán)利要求
1.一種制造FinFET結(jié)構(gòu)(150)的方法，該方法包括下列步驟制造多個(230)平行鰭(220)覆蓋于半導體襯底(200)上，該多個平行鰭各者具有側(cè)壁；制造柵極結(jié)構(gòu)(226)覆蓋于該多個(230)平行鰭(220)各者的一部分上，其中該柵極結(jié)構(gòu)具有側(cè)壁并且覆蓋于該多個平行鰭內(nèi)的溝道(266)上；形成應力引發(fā)側(cè)壁間隔件(250)在該多個(230)平行鰭Q20)的側(cè)壁和該柵極結(jié)構(gòu) (226)的該側(cè)壁的周圍，其中該應力引發(fā)側(cè)壁間隔件引發(fā)該溝道內(nèi)的應力；以及使用該應力引發(fā)側(cè)壁間隔件和該柵極結(jié)構(gòu)作為植入掩膜植入第一導電率決定用離子 (260)于該多個平行鰭中，以在該多個平行鰭內(nèi)形成源極和漏極區(qū)域062)。
2.根據(jù)權(quán)利要求1所述的方法，其中，各該多個(230)平行鰭(220)具有第一縱軸 027)，以及其中，該制造柵極結(jié)構(gòu)0 )的步驟包括形成具有實質(zhì)上垂直于該第一縱軸的第二縱軸023，225)的柵極結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的方法，進一步包括植入第二導電率決定用離子(MO)于該多個平行鰭中的步驟，該植入第二導電率決定用離子的步驟是于該形成應力引發(fā)側(cè)壁間隔件的步驟之前和該制造該柵極結(jié)構(gòu)的步驟之后實施。
4.根據(jù)權(quán)利要求1所述的方法，進一步包括形成柵極絕緣體(221)在該多個平行鰭各者的該等側(cè)壁周圍的步驟，形成該柵極絕緣體的該步驟是在該制造柵極結(jié)構(gòu)的步驟之前實施。
5.根據(jù)權(quán)利要求1所述的方法，其中，該形成應力引發(fā)側(cè)壁間隔件(250)的步驟包括形成具有足夠大小的寬度047)的該應力引發(fā)側(cè)壁間隔件，而使得于該植入步驟后，該源極和漏極區(qū)域( 不會侵入于該多個平行鰭內(nèi)的該溝道066)上。
6.根據(jù)權(quán)利要求1所述的方法，其中，該形成應力引發(fā)側(cè)壁間隔件O50)的步驟包括形成拉張應力引發(fā)側(cè)壁間隔件。
7.根據(jù)權(quán)利要求1所述的方法，其中，該形成應力引發(fā)側(cè)壁間隔件O50)的步驟包括形成壓縮應力引發(fā)側(cè)壁間隔件。
8.根據(jù)權(quán)利要求1所述的方法，其中，該半導體襯底(200)包括半導體材料002)，以及其中該制造多個平行鰭O20)的步驟包括下列步驟形成犧牲芯部(21 覆蓋該半導體材料上；形成側(cè)壁間隔件形成用材料(214)覆蓋于該犧牲芯部上；非等向性蝕刻該側(cè)壁間隔件形成用材料014)以形成側(cè)壁間隔件016)；去除該犧牲芯部012)，留下該側(cè)壁間隔件016)實質(zhì)上完整無缺；以及使用該側(cè)壁間隔件作為蝕刻掩膜蝕刻該半導體材料(202)。
9.根據(jù)權(quán)利要求1所述的方法，其中，該制造柵極結(jié)構(gòu)0 )的步驟包括下列步驟 形成導電材料的覆蓋層(22 覆蓋該多個平行鰭O20)；形成圖案化的掩膜(224)覆蓋導電材料的該覆蓋層；以及蝕刻導電材料的該覆被層。
10.一種制造FinFET結(jié)構(gòu)(150)的方法，該方法包括下列步驟制造平行鰭(220)覆蓋于半導體襯底(200)上，該平行鰭各者具有側(cè)壁； 制造柵極結(jié)構(gòu)(226)覆蓋于各該平行鰭的第一部分上，而使各該平行鰭的第二部分暴露，其中，該柵極結(jié)構(gòu)具有側(cè)壁；形成第一引發(fā)應力側(cè)壁間隔件(248)在第一多個(23 該平行鰭的側(cè)壁和該柵極結(jié)構(gòu)的第一部分的側(cè)壁的周圍；形成第二引發(fā)應力側(cè)壁間隔件(250)在第二多個(230)該平行鰭的側(cè)壁和該柵極結(jié)構(gòu)的第二部分的側(cè)壁的周圍，其中，該第一引發(fā)應力側(cè)壁間隔件和該第二引發(fā)應力側(cè)壁間隔件引發(fā)相反的應力；使用該第一引發(fā)應力側(cè)壁間隔件(M8)和該柵極結(jié)構(gòu)的該第一部分作為植入掩膜，將第一導電率決定用離子(254)植入于該第一多個(23 該平行鰭的該第二部分以形成第一源極和漏極區(qū)域056)；以及使用該第二引發(fā)應力側(cè)壁間隔件(250)和該柵極結(jié)構(gòu)的該第二部分作為植入掩膜，將第二導電率決定用離子(沈0)植入于該第二多個(230)該平行鰭的該第二部分以形成第二源極和漏極區(qū)域062)，其中，該第一導電率決定用離子與該第二導電率決定用離子為相反導電率。
全文摘要
本發(fā)明提供制造具有引發(fā)應力的源極/漏極形成用間隔件的鰭式場效晶體管(FinFET)結(jié)構(gòu)的方法，以及具有此種間隔件的FinFET結(jié)構(gòu)。于一個例示實施例中，一種制造FinFET結(jié)構(gòu)的方法包括制造多個平行鰭覆蓋于半導體襯底上。各鰭具有側(cè)壁。制造柵極結(jié)構(gòu)覆蓋于各鰭的一部分上。柵極結(jié)構(gòu)具有側(cè)壁并且覆蓋于鰭內(nèi)的溝道上。應力引發(fā)側(cè)壁間隔件形成在鰭的側(cè)壁和柵極結(jié)構(gòu)的側(cè)壁的周圍。應力引發(fā)側(cè)壁間隔件引發(fā)溝道內(nèi)的應力。使用應力引發(fā)側(cè)壁間隔件和柵極結(jié)構(gòu)作為植入掩膜植入第一導電率決定用離子于諸鰭中，以在該等鰭內(nèi)形成源極和漏極區(qū)域。
文檔編號H01L21/336GK102460661SQ201080025217
公開日2012年5月16日 申請日期2010年6月2日 優(yōu)先權(quán)日2009年6月8日
發(fā)明者F·S·約翰遜, M·J·哈格羅夫, S·盧寧 申請人:格羅方德半導體公司