專利名稱：硅通孔威爾金森功率分配器的方法、結(jié)構(gòu)及設(shè)計(jì)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，更特別地，涉及硅通孔威爾金森功率分配器 (through-si 1 icon-via Wilkinson power divider)的方法、結(jié)構(gòu)及設(shè)計(jì)結(jié)構(gòu)。
背景技術(shù)：
威爾金森功率分配器(又稱為“威爾金森功率分離器(power splitter) ”)廣泛用于相控陣列雷達(dá)應(yīng)用中，還用于其它RF應(yīng)用中，以將一條線路的功率分離到兩條線路(或者，將兩條線路的功率組合到一條線路)。通常，在集成電路芯片的后段制程(BEOL)處理中，在金屬層中以水平方式實(shí)現(xiàn)毫米波(MMW)威爾金森功率分配器(WPD)。由于WPD的水平延伸結(jié)構(gòu)，WPD在芯片上占用許多空間(例如，具有大的占用面積(footprint))。更具體而言，WPD —般包括分成兩個(gè)支路(leg)的輸入線、在每個(gè)支路的與分叉 (split)相反的末端處的相應(yīng)輸出部、以及連接在兩個(gè)輸出部之間的電阻器。根據(jù)定義，WPD 的支路具有規(guī)定的長(zhǎng)度(例如，四分之一波長(zhǎng)，即，λ/4)，電阻器具有規(guī)定的電阻(例如， 2 ),這導(dǎo)致輸入部(input)和兩個(gè)輸出部(output)都具有匹配的特性阻抗(Zo)。此外， 電阻器使兩個(gè)輸出部彼此隔離。以該方式，通過(guò)在輸入部和輸出部端口處提供匹配的阻抗且通過(guò)在兩個(gè)輸出部端口之間提供隔離，WPD得到改進(jìn)而優(yōu)于簡(jiǎn)單的“T”和“Y”接頭。然而，由于WPD的支路必須屬于特定長(zhǎng)度，因而存在最小占用面積(例如，從平面圖中所見(jiàn)的面積)的下限，該下限可在常規(guī)的金屬-電介質(zhì)BEOL層疊中在給定的頻率下針對(duì)適當(dāng)?shù)姆峙淦餍阅芏@得。也就是說(shuō)，當(dāng)WPD的支路在晶片之上的布線級(jí)中被實(shí)現(xiàn)為水平跡線(trace)時(shí)，WPD需要大量的芯片空間。因此，以常規(guī)方式取向的WPD的必要最小尺寸占用面積對(duì)于相控陣列系統(tǒng)的總成本具有負(fù)面的影響。因此，現(xiàn)有技術(shù)中存在克服上述缺點(diǎn)和限制的需求。

發(fā)明內(nèi)容
在本發(fā)明的第一方面，提供一種形成功率分配器的方法，其包括在襯底的第一側(cè)形成輸入部；形成第一支路，所述第一支路包含在所述襯底中形成的第一硅通孔，其中所述第一支路電連接所述輸入部和第一輸出部；形成第二支路，所述第二支路包含在所述襯底中形成的第二硅通孔，其中所述第二支路電連接所述輸入部和第二輸出部；以及形成電阻器，所述電阻器電連接在所述第一輸出部與所述第二輸出部之間。在本發(fā)明的另一方面，提供一種半導(dǎo)體結(jié)構(gòu)，其包含輸入部，其在襯底上的第一層中；第一輸出部和第二輸出部，其在所述襯底上的第二層中；第一支路，其包含延伸穿過(guò)所述襯底的第一硅通孔，且電連接在所述輸入部與所述第一輸出部之間；第二支路，其包含延伸穿過(guò)所述襯底的第二硅通孔，且電連接在所述輸入部與所述第二輸出部之間；以及電阻器，其電連接在所述第一輸出部與所述第二輸出部之間。在本發(fā)明的另一方面，提供一種在機(jī)器可讀介質(zhì)中有形地具體化的設(shè)計(jì)結(jié)構(gòu)，其用于設(shè)計(jì)、制造、或測(cè)試集成電路。該設(shè)計(jì)結(jié)構(gòu)包含輸入部，其在襯底上的第一層中；第一輸出部和第二輸出部，其在所述襯底上的第二層中；第一支路，其包含延伸穿過(guò)所述襯底的第一硅通孔，且電連接在所述輸入部與所述第一輸出部之間；第二支路，其包含延伸穿過(guò)所述襯底的第二硅通孔，且電連接在所述輸入部與所述第二輸出部之間；以及電阻器，其電連接在所述第一輸出部與所述第二輸出部之間。


通過(guò)本發(fā)明的示例性實(shí)施例的非限制性實(shí)例，參考給出的多個(gè)附圖，在下面的詳細(xì)說(shuō)明中描述本發(fā)明。圖1示出根據(jù)本發(fā)明的方面的功率分配器的一般電路圖；圖2示意性示出用于層疊芯片配置中的根據(jù)本發(fā)明的方面的功率分配器；圖3-6示出根據(jù)本發(fā)明的方面的功率分配器的各部分的視圖；圖7示出與根據(jù)本發(fā)明的方面的結(jié)構(gòu)的模擬相關(guān)的數(shù)據(jù)的圖；圖8-12示出根據(jù)本發(fā)明的方面的功率分配器的實(shí)施例的圖；以及圖13為在半導(dǎo)體設(shè)計(jì)、制造和/或測(cè)試中使用的設(shè)計(jì)程序的流程圖。
具體實(shí)施例方式本發(fā)明一般涉及半導(dǎo)體器件，更特別地，涉及硅通孔威爾金森功率分配器的方法、 結(jié)構(gòu)及設(shè)計(jì)結(jié)構(gòu)。在實(shí)施例中，威爾金森功率分配器(WPD)利用硅通孔(TSV)作為功率分配器的支路的部分。以該方式，可在芯片內(nèi)否則未被使用的空間中使用實(shí)質(zhì)上垂直的TSV 而實(shí)現(xiàn)WPD的必需的支路長(zhǎng)度。通過(guò)將垂直取向的TSV用于支路，取代原來(lái)在芯片之上的布線級(jí)中使用水平取向的跡線，本發(fā)明的實(shí)施實(shí)現(xiàn)了 WPD的占用面積的尺寸的減小。以該方式，可以使整個(gè)芯片較小。本發(fā)明的實(shí)施可用于MMW相控陣列系統(tǒng)中，以在相控陣列應(yīng)用中提供對(duì)硅的更高效的利用。例如，本發(fā)明的實(shí)施可用作層疊芯片相控陣列雷達(dá)設(shè)計(jì)中的威爾金森功率分配器。圖1示出根據(jù)本發(fā)明的方面的WPD 5的一般電路圖。在實(shí)施例中，在半導(dǎo)體襯底 10中將WPD 5實(shí)現(xiàn)為具有在襯底10的背面(例如，底部)上的至少一個(gè)布線層15以及在襯底10的正面(例如，頂部)上的至少一個(gè)布線層20。在襯底的一側(cè)上的輸入部25 (例如，信號(hào)線)在節(jié)點(diǎn)30處分成功率分配器的兩個(gè)支路35a、35b。根據(jù)本發(fā)明的方面，將支路 35a,35b具體化為在襯底10中的硅通孔(又稱為“襯底通孔(through-substrate-via) ”和 “晶片通孔(through-wafer-via)，，)。每個(gè)支路35a、35b連接至在襯底10的與輸入部25 側(cè)相反的一側(cè)處的相應(yīng)輸出部40a、40b，且芯片上電阻器45連接在輸出部40a、40b之間。 每個(gè)支路35a、35b的在分叉節(jié)點(diǎn)30與電阻器45之間的長(zhǎng)度基本上等于四分之一波長(zhǎng)(例如，λ /4)，電阻器45具有實(shí)質(zhì)上2Ζο的電阻，例如，輸入部25和輸出部40a、40b信號(hào)線的所需特性阻抗(Zo)的兩倍。圖2示意性示出用于層疊芯片配置中的根據(jù)本發(fā)明的方面的WPD。更具體而言， 圖2示出在層疊芯片配置(例如，層疊芯片相控陣列雷達(dá)設(shè)計(jì))中連接的第一襯底10'和第二襯底10〃。第一 WPD 5'被設(shè)置在第一襯底10'中，第二 WPD 5〃被設(shè)置在第二襯底 10"中。以該方式，可以看出，可將本發(fā)明的實(shí)施用于減小層疊芯片配置的總尺寸。圖3-5示出根據(jù)本發(fā)明的方面的TSV WPD 100的視圖。更具體而言，圖3_5示出可在層疊半導(dǎo)體結(jié)構(gòu)中形成的導(dǎo)電組件。然而，為了清楚起見(jiàn)，在圖3-5的視圖中省略了襯底和布線級(jí)。圖3示出包括硅通孔信號(hào)線的傳輸線結(jié)構(gòu)，而圖4及5分別示出圖3的部分 IV及V的放大視圖。如下文針對(duì)圖6所詳細(xì)說(shuō)明的，本文所述結(jié)構(gòu)可使用常規(guī)半導(dǎo)體制造技術(shù)形成，并可由任何合適材料構(gòu)成。如圖3-5中所示，WPD 100包括信號(hào)線輸入部105，其對(duì)應(yīng)于上述輸入部25。在實(shí)施例中，輸入部105包含形成于襯底背面上的層(例如，布線級(jí)、金屬化層等)中的信號(hào)線 (例如，微帶傳輸線的布線跡線)的一部分。WPD 100還包括設(shè)置在輸入部105與第一和第二輸出部IlfeUMb之間的第一和第二支路110a、110b。根據(jù)本發(fā)明的方面，第一和第二輸出部11 和11 形成于襯底正面上的層中，且第一支路IlOa和第二支路IlOb包含相應(yīng)的第一信號(hào)TSV 120a和第二信號(hào)TSV 120b，第一信號(hào)TSV120a和第二信號(hào)TSV 120b形成于襯底中且電連接輸入部105與輸出部life、115b。WPD 100還包括在襯底正面上的層中形成的電阻器125。在實(shí)施例中，第一支路IlOa和第二支路IlOb在與輸入部相同的層中的位置130處從輸入部105分叉。在實(shí)施例中，輸入部105、支路IlOa和110b、輸出部11 和115b、電阻器125、以及位置130分別對(duì)應(yīng)于上文針對(duì)圖1所說(shuō)明的輸入部25、支路3 和35b、輸出部40a和40b、 電阻器45、以及節(jié)點(diǎn)30。以該方式，WPD 100包含TSV。仍然參考圖3-5，在實(shí)施例中，WPD 100可另外包含接地平面結(jié)構(gòu)。以該方式，WPD 100可包含微帶傳輸線及TSV。例如，可在襯底背面上的另一層中形成第一接地平面150，該另一層與其中形成有輸入部105的層不同。在實(shí)施例中，第一接地平面150形成在輸入部 105與襯底之間，并可根據(jù)常規(guī)的微帶傳輸線技術(shù)而相對(duì)于輸入部105和支路110a、1 IOb來(lái)規(guī)定尺寸(be sized)。另外，可在襯底正面上的另一層中形成第二接地平面155，該另一層與其中形成有輸出部115a、lMb和電阻器125的層不同。在實(shí)施例中，第二接地平面155形成在輸出部 115aU15b與襯底之間，且可根據(jù)常規(guī)的微帶傳輸線技術(shù)而相對(duì)于輸出部115a、lMb來(lái)規(guī)定尺寸。如圖3所示，WPD 100可另外包括第一和第二接地TSV 160a、160b，該第一和第二接地TSV 160a、160b是穿過(guò)襯底而形成的且連接在第一接地平面150與第二接地平面 155之間。例如，第一接地平面150和第二接地平面155可包含在其相應(yīng)層中形成的分支 (take-off)部分165，以提供向第一和第二接地TSV 160a、160b的電連接。在實(shí)施例中，第一和第二接地TSV 160a、160b可根據(jù)常規(guī)的微帶傳輸線技術(shù)而相對(duì)于第一和第二信號(hào)TSV 120a、120b來(lái)規(guī)定尺寸。圖6示出包含根據(jù)本發(fā)明的方面的WPD 100的層疊半導(dǎo)體結(jié)構(gòu)的橫截面圖。如圖 6所示，在實(shí)施例中，WPD 100至少部分地形成在半導(dǎo)體襯底200中。襯底200可以是任何常規(guī)的硅基半導(dǎo)體襯底，包括但不限于Si、SiGe、SiC、SiGeC、及層疊的半導(dǎo)體，例如絕緣體上硅(SOI)、Si/SiGe、及絕緣體上 SiGe (SGOI)。在實(shí)施例中，該結(jié)構(gòu)包括形成在襯底200的背面上的層205、210和215。該結(jié)構(gòu)還可包括形成在襯底200的正面上的多個(gè)布線級(jí)(例如，層300、302、304、306、308)和過(guò)孔層(例如，310、312、314、316、318)。層(例如，205、210 和 215)、布線級(jí)(例如，層 300、302、 304,306,308)以及過(guò)孔層(例如，310、312、314、316、318)可包含任何常規(guī)金屬(例如，銅、鎢、鋁等)和任何常規(guī)介電材料(例如，二氧化硅(Si02)、原硅酸四乙酯(TE0S)、硼磷硅酸鹽玻璃BPSG等)，并可使用常規(guī)的半導(dǎo)體制造技術(shù)(例如，化學(xué)氣相沉積(CVD)等)形成。在實(shí)施例中，輸入部105形成為設(shè)置在層215中的導(dǎo)電材料，輸出部115a、11 形成為設(shè)置在層308中的導(dǎo)電材料，電阻器125形成為設(shè)置在層316中的導(dǎo)電材料，信號(hào)TSV 120a、120b形成為設(shè)置在襯底200中的導(dǎo)電材料。這些部件及本文所描述的所有其它部件可使用以下技術(shù)制造，這些技術(shù)包括但不限于光刻掩蔽和蝕刻、化學(xué)氣相沉積(CVD)、金屬沉積、化學(xué)機(jī)械拋光(CMP)等，這些技術(shù)為本領(lǐng)域中公知的，因此相信進(jìn)一步的解釋并非對(duì)本發(fā)明的理解所必需的。根據(jù)本發(fā)明的方面，可在任何所希望的層中形成額外的導(dǎo)電材料，以將信號(hào)TSV 120a、120b連接至輸入部105和相應(yīng)的輸出部life、115b0例如，第一支路1 IOa可包含上部 225，該上部225包含形成在布線級(jí)(例如，層300、302、304和306)和過(guò)孔層(例如，310、 312、314、316和318)中的導(dǎo)電材料，以將第一信號(hào)TSV 120a電連接至第一輸出部115a。同樣地，第一支路IlOa可包含下部230，該下部230包含形成在層205、210和215中的導(dǎo)電材料，以將第一信號(hào)TSV 120a電連接至輸入部105?？蔀榈诙稩lOb形成類似的結(jié)構(gòu)。仍然參考圖6，在實(shí)施例中，第一接地平面150形成為設(shè)置在層205中的導(dǎo)電材料， 第二接地平面巧5形成為設(shè)置在層302中的導(dǎo)電材料，第一和第二接地TSV 160a、160b形成為在襯底200中的導(dǎo)電材料。與部分225和230相似，延伸部235可形成為在層310、300 和312中的導(dǎo)電材料，以將第一和第二接地TSV 160a、160b連接至第二接地平面155。雖然圖6示出了形成在特定層中的WPD 100的不同部件，但注意本發(fā)明并不限于圖6所示的特定配置。更精確地說(shuō)，可在本發(fā)明的范圍內(nèi)使用具有任何所需層數(shù)的晶片，和 /或可在任何合適的層中形成WPD 100的各種部件。根據(jù)本發(fā)明的方面，圖3-6中所示的WPD 100的導(dǎo)電部件可由任何所需的導(dǎo)電材料構(gòu)成，該導(dǎo)電材料包括但不限于銅、鋁、鎢、合金、摻雜的半導(dǎo)體材料等。然而，本發(fā)明不限于任何特定材料，導(dǎo)電部件可由常規(guī)導(dǎo)電材料的任何組合構(gòu)成。在本發(fā)明的實(shí)施例中，WPD 100的部件可形成為具有任何合適尺寸。特別地，這些部件所具有的尺寸和形狀使得可以獲得輸入部105以及第一和第二輸出部11 和11 的所需特性阻抗(例如，50歐姆)。附加地或替代地，這些部件所具有的尺寸和形狀使得可以獲得WPD 100所需的中心操作頻率(例如，60GHz)。在非限制性實(shí)例中，輸入部105可具有約4μπι的厚度(例如，高度)和約IOym至約15 μ m的寬度。并且，第一和第二輸出部11 和115b可具有約4μπι的高度及約13 μ m 至約17μπι的寬度。在實(shí)施例中，第一接地平面150可具有約4μπι的高度，第一接地平面的底面與輸入部105的頂面相距約10 μ m。并且，第二接地平面155可具有約0. 32 μ m的高度，其中第二接地平面155的頂面與第一和第二輸出部11 和11 的底面相距約11 μ m。 對(duì)于本發(fā)明，第一和第二接地平面150、155的長(zhǎng)度和寬度并不是關(guān)鍵的，因此，在本發(fā)明的范圍內(nèi)，可使用根據(jù)常規(guī)微帶傳輸線技術(shù)用以適當(dāng)涵蓋相關(guān)信號(hào)線的任何合適長(zhǎng)度和寬度。此外，本發(fā)明不限于本文所述的特定尺寸，并可根據(jù)例如所需特性阻抗和中心操作頻率而使用任何合適尺寸。另外，第一和第二信號(hào)TSV 120a和120b可具有約3μπι的寬度和約13μπι至約 17 μ m的長(zhǎng)度。另外，第一和第二接地TSV 160a、160b可具有約3μπι的寬度和約45μπι的長(zhǎng)度。第一和第二信號(hào)TSV 120a、120b以及第一和第二接地TSV 160a、160b的高度都基本上等于其中形成有這些TSV的襯底的厚度(例如，高度)。在非限制性實(shí)例中，該高度可為約300μπι。然而，本發(fā)明不限于這些尺寸，并可使用任何合適尺寸，例如，以獲得所需的特性阻抗和中心操作頻率。此外，如下文所詳細(xì)說(shuō)明的，可選擇性調(diào)整(例如，通過(guò)研磨、減薄等)襯底的高度并由此選擇性調(diào)整TSV的高度，以調(diào)制WPD 100的中心操作頻率。仍然參考圖6，在本發(fā)明的范圍內(nèi)，可使用一個(gè)或多個(gè)填充有絕緣體的TSV 250。 在實(shí)施例中，一個(gè)或多個(gè)填充有絕緣體的TSV 250包含形成在襯底200中并用絕緣體材料而非導(dǎo)電材料填充的TSV。根據(jù)本發(fā)明的方面，一個(gè)或多個(gè)填充有絕緣體的TSV 250被設(shè)置在第一和第二信號(hào)TSV120a、120b與第一和第二接地TSV 160a、160b之間，以選擇性調(diào)整 WPD100的操作特性。例如，可以用具有與襯底200的材料不同(例如，較低)的介電常數(shù)的二氧化硅(SiO2)填充所述一個(gè)或多個(gè)填充有絕緣體的TSV250。因此，當(dāng)在信號(hào)TSV與接地 TSV之間設(shè)置這樣的填充有絕緣體的TSV時(shí)，可改善信號(hào)線的損耗特性。在實(shí)施例中，所述一個(gè)或多個(gè)填充有絕緣體的TSV 250具有與第一和第二接地 TSV 160a、160b基本上相同的尺寸；然而，在本發(fā)明的范圍內(nèi)，可使用任何尺寸。此外，在根據(jù)本發(fā)明的方面的相應(yīng)信號(hào)TSV與接地TSV之間可設(shè)置任何數(shù)目的填充有絕緣體的TSV 250。圖7示出與根據(jù)本發(fā)明的方面的結(jié)構(gòu)的模擬相關(guān)的數(shù)據(jù)圖。特別地，圖7示出類似于上述WPD 100的模擬傳輸線結(jié)構(gòu)的各種數(shù)據(jù)，其中所模擬的傳輸線結(jié)構(gòu)被配置為具有約 50歐姆的特性阻抗和約60GHz的中心操作頻率。在圖7中，標(biāo)記“1”代表輸入部，標(biāo)記“2” 代表第一輸出部，標(biāo)記“3”代表第二輸出部。例如，曲線“S23”代表在第一輸出部與第二輸出部之間的隔離損耗，而曲線“S21”代表在輸入部與第一輸出部之間的插入損耗，等等。更具體而言，曲線“S21”和“S31”示出在傳輸線結(jié)構(gòu)的輸入部與相應(yīng)輸出部之間的插入損耗。從圖7中可以看出，在操作頻率(例如，約60GHz)下，插入損耗為約3. 8dB，這非常接近于理想WPD的理想值3. OdB0注意，約0. SdB的插入損耗所針對(duì)的是具有用鎢填充的信號(hào)TSV的模擬傳輸線結(jié)構(gòu)，并且，使用銅取代鎢將進(jìn)一步改善該插入損耗。示出在第一輸出部與第二輸出部之間的隔離損耗的曲線“S23”表明模擬的傳輸線結(jié)構(gòu)的運(yùn)作如同WPD。例如，回波損耗和隔離損耗都優(yōu)于15dB，且模擬的傳輸線結(jié)構(gòu)呈現(xiàn)出完美的相位平衡和振幅平衡。此外，與圖7相關(guān)的模擬傳輸線結(jié)構(gòu)(對(duì)應(yīng)于針對(duì)圖3-6所說(shuō)明的WPD100)具有其中寬度為約145μπι且長(zhǎng)度為約95μπι的占用面積(例如，在平面圖中的面積)。由于 WPD的支路形成為TSV，例如，在襯底之上的布線級(jí)中實(shí)質(zhì)上垂直地而非水平地穿過(guò)襯底的 TSV，因而獲得該相對(duì)小的占用面積。因此，根據(jù)本發(fā)明的方面形成的傳輸線結(jié)構(gòu)的占用面積小于使用常規(guī)水平取向的WPD所實(shí)現(xiàn)的占用面積。根據(jù)本發(fā)明的其它方面，可通過(guò)襯底的厚度以及所使用的填充有絕緣體的TSV的尺寸和數(shù)目，選擇性調(diào)整具有根據(jù)本發(fā)明的方面的TSV WPD的傳輸線結(jié)構(gòu)的中心操作頻率。 例如，在實(shí)施例中，調(diào)整(例如，通過(guò)銑削、研磨、減薄等)襯底的厚度，使得WPD(包括信號(hào) TSV)的支路在預(yù)定中心操作頻率下具有λ/4的長(zhǎng)度。以該方式，可將具有根據(jù)本發(fā)明的方面的TSV WPD的傳輸線結(jié)構(gòu)的實(shí)施調(diào)制至預(yù)定的中心操作頻率和特性阻抗。圖8-12示出根據(jù)本發(fā)明的方面的功率分配器的實(shí)施例的示意圖。例如，圖8示出與針對(duì)圖3-6所述的WPD 100對(duì)應(yīng)的傳輸線的圖。特別地，圖8示意性示出在芯片(例如， 襯底)的相應(yīng)的正面和背面處的輸入部105 ；輸出部llfe、115b ；信號(hào)TSV 120a、120b;電阻器 125;以及接地 TSV 160a、160。圖9示出具有輸入部105 ；輸出部life、115b ；信號(hào)TSV 120a、120b ；以及電阻器 125的實(shí)施例。取代第一和第二接地TSV 160a、160b，圖9中的實(shí)施例示出設(shè)置在信號(hào)TSV 120a、120b之間的單個(gè)接地TSV 160?？墒褂迷搶?shí)施例使器件更小。圖10示出具有輸入部105 ；輸出部life、115b ；信號(hào)TSV 120a、120b ；電阻器125 ； 以及接地TSV 160a、160b的實(shí)施例。圖10的實(shí)施例還具有在信號(hào)TSV 120a、120b附近以帶線配置(stripline configuration)設(shè)置的額外接地 TSV 160a‘和 160b‘。圖11示出具有輸入部105 ；輸出部llfe、115b ；信號(hào)TSV 120a、120b ；電阻器125 的實(shí)施例。在該配置中，三個(gè)接地TSV 160,160'和160〃以帶線配置設(shè)置在信號(hào)TSV 120a、120b 附近。圖12示出其中輸入部105以及輸出部11 和11 設(shè)置在芯片(例如，襯底)的相同側(cè)上的實(shí)施例。在該實(shí)施例中，WPD的每個(gè)支路包含兩個(gè)信號(hào)TSV。例如，WPD的第一支路包含信號(hào)TSV 120a和120a'，WPD的第二支路包含信號(hào)TSV 120b和120b'。電連接 12 設(shè)置在芯片背面上，以電連接第一支路的信號(hào)TSV 120a和120a'。并且，電連接122b 設(shè)置在芯片背面上，以電連接第二支路的信號(hào)TSV 120b和120b'。以該方式，可有效地使 WPD的每個(gè)支路的長(zhǎng)度加倍。圖12所示的實(shí)施例還包括適當(dāng)?shù)慕拥豑SV 160,160' ,160"、 160"‘和 160"“。圖13示出了例如用于半導(dǎo)體IC邏輯設(shè)計(jì)、模擬、測(cè)試、布圖(layout)以及制造的示例性設(shè)計(jì)流程900的框圖。設(shè)計(jì)流程900包括用于處理設(shè)計(jì)結(jié)構(gòu)或器件的過(guò)程和機(jī)制以產(chǎn)生上面所述并在圖1-6和8-12中所示的設(shè)計(jì)結(jié)構(gòu)和/或器件的邏輯或功能上等價(jià)的表示。由設(shè)計(jì)流程900處理和/或產(chǎn)生的設(shè)計(jì)結(jié)構(gòu)被編碼在機(jī)器可讀的傳輸或存儲(chǔ)介質(zhì)上以包括這樣的數(shù)據(jù)和/或指令，當(dāng)該數(shù)據(jù)和/或指令在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或處理時(shí)，產(chǎn)生硬件部件、電路、器件或系統(tǒng)的在邏輯上、結(jié)構(gòu)上、機(jī)械上或功能上等價(jià)的表示。設(shè)計(jì)流程900 可以根據(jù)所設(shè)計(jì)的表示的類型而變化。例如，用于構(gòu)建專用IC(ASIC)的設(shè)計(jì)流程900可不同于用于設(shè)計(jì)標(biāo)準(zhǔn)部件的設(shè)計(jì)流程900或用于將設(shè)計(jì)例示(instantiate)到可編程陣列中 (例如，由Altera he.或Xilinx he.提供的可編程門陣列(PGA)或現(xiàn)場(chǎng)可編程門陣列(FPGA))的設(shè)計(jì)流程900。圖13示例了包括優(yōu)選由設(shè)計(jì)過(guò)程910處理的輸入設(shè)計(jì)結(jié)構(gòu)920的多個(gè)這樣的設(shè)計(jì)結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)920可以為由設(shè)計(jì)過(guò)程910產(chǎn)生和處理的邏輯模擬設(shè)計(jì)結(jié)構(gòu)以產(chǎn)生硬件器件的邏輯上等價(jià)的功能表示。設(shè)計(jì)結(jié)構(gòu)920還可以或替代地包含數(shù)據(jù)和/或程序指令，當(dāng)由設(shè)計(jì)流程910進(jìn)行處理時(shí)，該數(shù)據(jù)和/或程序指令可以產(chǎn)生硬件器件的物理結(jié)構(gòu)的功能表示。不管表示功能和/或結(jié)構(gòu)設(shè)計(jì)特征，使用如由核心開發(fā)者/設(shè)計(jì)者實(shí)施的電子計(jì)算機(jī)輔助設(shè)計(jì)(ECAD)來(lái)產(chǎn)生設(shè)計(jì)結(jié)構(gòu)920。當(dāng)設(shè)計(jì)結(jié)構(gòu)920被編碼在機(jī)器可讀的數(shù)據(jù)傳輸、門陣列、或存儲(chǔ)介質(zhì)上時(shí)，可以在設(shè)計(jì)過(guò)程910內(nèi)通過(guò)一個(gè)或多個(gè)硬件和/或軟件模塊來(lái)訪問(wèn)和處理設(shè)計(jì)結(jié)構(gòu)920，從而模擬或在功能上表示諸如在圖1-6和8-12中示出的那些的電子部件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設(shè)計(jì)結(jié)構(gòu)920可包含文件或其他數(shù)據(jù)結(jié)構(gòu)，其包括人和/或機(jī)器可讀的源代碼、編譯結(jié)構(gòu)、和計(jì)算機(jī)可執(zhí)行的代碼結(jié)構(gòu)，當(dāng)其被設(shè)計(jì)或模擬數(shù)據(jù)系統(tǒng)處理時(shí)，可以在功能上模擬或表示硬件邏輯設(shè)計(jì)的電路或其他層。 這樣的數(shù)據(jù)結(jié)構(gòu)可包括硬件描述語(yǔ)言(HDL)設(shè)計(jì)實(shí)體或與諸如Verilog和VHDL的較低級(jí) HDL設(shè)計(jì)語(yǔ)言和/或諸如C或C++的較高級(jí)設(shè)計(jì)語(yǔ)言一致和/或匹配的其他數(shù)據(jù)結(jié)構(gòu)。設(shè)計(jì)過(guò)程910優(yōu)選采用和并入硬件和/或軟件模塊，以合成、翻譯或處理在圖1-6 和8-12中示出的部件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計(jì)/模擬功能等價(jià)物，從而產(chǎn)生包含諸如設(shè)計(jì)結(jié)構(gòu)920的設(shè)計(jì)結(jié)構(gòu)的網(wǎng)表(netliSt)980。網(wǎng)表980可包含例如表示布線、分立部件、 邏輯門、控制電路、I/O器件、模型等等的列表的經(jīng)編譯或處理的數(shù)據(jù)結(jié)構(gòu)，其描述了與集成電路設(shè)計(jì)中的其他部件和電路的連接?？梢允褂玫^(guò)程來(lái)合成網(wǎng)表980，在該迭代過(guò)程中，根據(jù)器件的設(shè)計(jì)規(guī)范和參數(shù)而重復(fù)合成網(wǎng)表980 —次或多次。與這里描述的其他設(shè)計(jì)結(jié)構(gòu)類型相同，網(wǎng)表980可被記錄在機(jī)器可讀的數(shù)據(jù)存儲(chǔ)介質(zhì)上或被編程到可編程門陣列中。介質(zhì)可以為非易失性存儲(chǔ)介質(zhì)，例如，磁盤或光盤驅(qū)動(dòng)器、可編程門陣列、壓縮閃存或其他閃速存儲(chǔ)器。附加地或替代地，介質(zhì)可以為系統(tǒng)或高速緩沖存儲(chǔ)器、緩沖空間、或者電氣或光導(dǎo)器件和材料，在該介質(zhì)上，可以通過(guò)互聯(lián)網(wǎng)或其他適宜的聯(lián)網(wǎng)裝置來(lái)傳輸并中間存儲(chǔ)數(shù)據(jù)包。設(shè)計(jì)過(guò)程910可包括用于處理包括網(wǎng)表980的各種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。例如，這樣的數(shù)據(jù)結(jié)構(gòu)類型可以駐存(reside)于庫(kù)(library)部件930內(nèi)并包括公共使用的部件、電路和器件的組，其包括用于給定制造技術(shù)(例如，不同的技術(shù)節(jié)點(diǎn)， 32nm、45nm、90nm等)的模型、版圖和符號(hào)表示。數(shù)據(jù)結(jié)構(gòu)類型可以進(jìn)一步包括設(shè)計(jì)規(guī)范 940、表征數(shù)據(jù)950、驗(yàn)證用數(shù)據(jù)960、設(shè)計(jì)規(guī)則970以及測(cè)試數(shù)據(jù)文件985，該測(cè)試數(shù)據(jù)文件 985可包括輸入測(cè)試圖形、輸出測(cè)試結(jié)果以及其他測(cè)試信息。例如，設(shè)計(jì)過(guò)程910可以進(jìn)一步包括標(biāo)準(zhǔn)機(jī)械設(shè)計(jì)過(guò)程，例如應(yīng)力分析、熱分析、機(jī)械事件模擬、用于諸如鑄造、模制和模壓成形(die press forming)的操作的工藝模擬等。在不背離本發(fā)明的精神和范圍的情況下，機(jī)械設(shè)計(jì)領(lǐng)域的普通技術(shù)人員可以理解在設(shè)計(jì)過(guò)程910中使用的可能的機(jī)械設(shè)計(jì)工具和應(yīng)用的范圍。設(shè)計(jì)過(guò)程910還可包括用于進(jìn)行標(biāo)準(zhǔn)電路設(shè)計(jì)過(guò)程(例如，時(shí)序分析、驗(yàn)證、 設(shè)計(jì)規(guī)則檢查、位置和布線操作等等)的模塊。 設(shè)計(jì)過(guò)程910采用和并入邏輯和物理設(shè)計(jì)工具(例如HDL編譯器和模擬模型構(gòu)建工具)，以處理設(shè)計(jì)結(jié)構(gòu)920與某些或所有的所描述的支撐數(shù)據(jù)結(jié)構(gòu)以及任何附加的機(jī)械設(shè)計(jì)或數(shù)據(jù)(如果適用)，從而產(chǎn)生第二設(shè)計(jì)結(jié)構(gòu)990。設(shè)計(jì)結(jié)構(gòu)990駐存于存儲(chǔ)介質(zhì)或可編程門陣列上，并具有用于交換機(jī)械器件和結(jié)構(gòu)的數(shù)據(jù)的數(shù)據(jù)格式(例如，存儲(chǔ)在IGES、 DXF.Parasolid XT、JT、DRG中的信息，或用于存儲(chǔ)或提取(render)這樣的機(jī)械設(shè)計(jì)結(jié)構(gòu)的任何其他合適的格式)。與設(shè)計(jì)結(jié)構(gòu)920相似地，設(shè)計(jì)結(jié)構(gòu)990優(yōu)選包括一個(gè)或多個(gè)文件、數(shù)據(jù)結(jié)構(gòu)、或其他計(jì)算機(jī)編碼的數(shù)據(jù)或指令，其駐存于傳輸或數(shù)據(jù)存儲(chǔ)介質(zhì)上，并且當(dāng)被ECAD 系統(tǒng)處理時(shí)，可以產(chǎn)生圖1-6和8-12中所示的本發(fā)明的一個(gè)或多個(gè)實(shí)施例的邏輯上或功能上等價(jià)的形式。在一個(gè)實(shí)施例中，設(shè)計(jì)結(jié)構(gòu)990可包含經(jīng)編譯的、可執(zhí)行的HDL模擬模型， 該模型在功能上模擬圖1-6和8-12中所示的器件。 設(shè)計(jì)結(jié)構(gòu)900還可采用用于交換集成電路的版圖數(shù)據(jù)的數(shù)據(jù)格式和/或符號(hào)數(shù)據(jù)格式(例如，存儲(chǔ)在^3110^32)、61^1、(^313、映像文件(map file)中的信息、或用于存儲(chǔ)這樣的設(shè)計(jì)數(shù)據(jù)結(jié)構(gòu)的任何其他適宜的格式)。設(shè)計(jì)結(jié)構(gòu)990可包含信息，例如，符號(hào)數(shù)據(jù)、 映像文件、測(cè)試數(shù)據(jù)文件、設(shè)計(jì)內(nèi)容文件、制造數(shù)據(jù)、版圖參數(shù)、布線、金屬層、過(guò)孔、形狀、用于通過(guò)制造線布線的數(shù)據(jù)、以及制造者或其他設(shè)計(jì)者/開發(fā)者所需要的任何其他數(shù)據(jù)，以產(chǎn)生上面所描述的并在圖1-6和8-12中示出的器件或結(jié)構(gòu)。然后設(shè)計(jì)結(jié)構(gòu)990可進(jìn)入階段995，在該階段995，例如，設(shè)計(jì)結(jié)構(gòu)990進(jìn)而流片(tape-out)，交付制造，交付掩模工廠， 發(fā)送到另一設(shè)計(jì)工廠，發(fā)送回客戶等。如上所述的方法用于制造集成電路芯片。制造商以原晶片形式(即，作為具有多個(gè)未封裝的芯片的單晶片)、作為裸芯或以封裝形式發(fā)送所產(chǎn)生的集成電路芯片。在后一情況下，芯片被安裝在單芯片封裝(例如塑性載體，其中引線被附到母板或其他更高級(jí)載體) 中或者被安裝在多芯片封裝(例如陶瓷載體，其具有任一或兩個(gè)表面互連或掩埋的互連) 中。在任何情況下，芯片接著與其他芯片、分立電路元件和/或其他信號(hào)處理器件集成來(lái)作為(a)中間產(chǎn)品(例如母板)或(b)最終產(chǎn)品的一部分。最終產(chǎn)品可以為包括集成電路芯片的任何產(chǎn)品，其范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備和中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品。本文中使用的術(shù)語(yǔ)是僅僅用于描述具體實(shí)施例的目的，而不旨在限制本發(fā)明。本文中使用的單數(shù)形式的“一”、“一個(gè)”和“該”旨在也包括復(fù)數(shù)形式，除非上下文中明確地另有規(guī)定。還應(yīng)理解，在用于該說(shuō)明書中時(shí)，術(shù)語(yǔ)“包括”和/或“包含”規(guī)定所述特征、整體、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、 部件和/或其組合的存在或附加。在下面的權(quán)利要求中的所有裝置或步驟加功能要素的對(duì)應(yīng)結(jié)構(gòu)、材料、動(dòng)作和等價(jià)物(如果存在)旨在包括用于與具體地要求保護(hù)的其他要求保護(hù)的要素組合地執(zhí)行功能的任何結(jié)構(gòu)、材料或動(dòng)作。本發(fā)明的說(shuō)明書是為了示例和說(shuō)明的目的而給出的，而不旨在以所公開的形式窮舉或限制本發(fā)明。只要不脫離本發(fā)明的范圍和精神，多種修改和變體對(duì)于本領(lǐng)域的技術(shù)人員是顯而易見(jiàn)的。為了最好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，且為了使本領(lǐng)域的其他普通技術(shù)人員能夠理解本發(fā)明的具有適于所預(yù)期的特定用途的各種修改的各種實(shí)施例，選擇和描述了實(shí)施例。因此，雖然關(guān)于實(shí)施例描述了本發(fā)明，但本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，可以以修改且在所附權(quán)利要求的精神和范圍內(nèi)實(shí)施本發(fā)明。
權(quán)利要求
1.一種形成功率分配器的方法，包括在襯底的第一側(cè)形成輸入部；形成第一支路，所述第一支路包含在所述襯底中形成的第一硅通孔，其中所述第一支路電連接所述輸入部和第一輸出部；形成第二支路，所述第二支路包含在所述襯底中形成的第二硅通孔，其中所述第二支路電連接所述輸入部和第二輸出部；以及形成電阻器，所述電阻器電連接在所述第一輸出部與所述第二輸出部之間。
2.根據(jù)權(quán)利要求1的方法，其中所述第一硅通孔和所述第二硅通孔基本上垂直地延伸穿過(guò)所述襯底；且所述形成第一支路、所述形成第二支路和所述形成電阻器包括規(guī)定所述第一支路、所述第二支路和所述電阻器的尺寸，以在所述輸入部、所述第一輸出部和所述第二輸出部處提供預(yù)定的特性阻抗。
3.根據(jù)權(quán)利要求1的方法，其中形成所述輸入部包括在所述襯底的所述第一側(cè)上的第一介電材料層中形成所述輸入部。
4.根據(jù)權(quán)利要求3的方法，還包括在與所述襯底的所述第一側(cè)相反的所述襯底的第二側(cè)上的另一介電材料層中形成所述第一輸出部和所述第二輸出部。
5.根據(jù)權(quán)利要求3的方法，還包括在所述襯底的所述第一側(cè)與所述輸入部之間形成第一接地平面。
6.根據(jù)權(quán)利要求5的方法，還包括在所述襯底的第二側(cè)與所述第一和第二輸出部之間形成第二接地平面。
7.根據(jù)權(quán)利要求3的方法，還包括在所述第一硅通孔與所述第二硅通孔之間的所述襯底中形成至少一個(gè)接地硅通孔。
8.根據(jù)權(quán)利要求7的方法，還包括在所述第一硅通孔和所述第二硅通孔中的至少一個(gè)與所述至少一個(gè)接地硅通孔之間的所述襯底中形成至少一個(gè)填充有絕緣體的硅通孔。
9.根據(jù)權(quán)利要求1的方法，還包括選擇性調(diào)整所述襯底的厚度，以獲得預(yù)定的中心操作頻率。
10.根據(jù)權(quán)利要求9的方法，其中所述選擇性調(diào)整所述襯底的厚度包括對(duì)所述襯底進(jìn)行研磨、銑削和減薄中的一者。
11.根據(jù)權(quán)利要求1的方法，其中所述輸入部、所述第一支路、所述第二支路、所述電阻器、所述第一輸出部和所述第二輸出部共同構(gòu)成威爾金森功率分配器。
12.—種半導(dǎo)體結(jié)構(gòu)，包括輸入部，其在襯底上的第一層中；第一輸出部和第二輸出部，其在所述襯底上的第二層中；第一支路，其包含延伸穿過(guò)所述襯底的第一硅通孔，且電連接在所述輸入部與所述第一輸出部之間；第二支路，其包含延伸穿過(guò)所述襯底的第二硅通孔，且電連接在所述輸入部與所述第二輸出部之間；以及電阻器，其電連接在所述第一輸出部與所述第二輸出部之間。
13.根據(jù)權(quán)利要求12的結(jié)構(gòu)，其中所述第一層在所述襯底的第一側(cè)上；以及所述第二層在所述襯底的與所述第一側(cè)不同的第二側(cè)上。
14.根據(jù)權(quán)利要求13的結(jié)構(gòu)，還包括至少一個(gè)接地硅通孔，所述至少一個(gè)接地硅通孔延伸穿過(guò)在所述第一硅通孔與所述第二硅通孔之間的所述襯底。
15.根據(jù)權(quán)利要求14的結(jié)構(gòu)，還包括至少一個(gè)填充有絕緣體的硅通孔，所述至少一個(gè)填充有絕緣體的硅通孔位于所述第一硅通孔和所述第二硅通孔中的至少一個(gè)與所述至少一個(gè)接地硅通孔之間的所述襯底中。
16.根據(jù)權(quán)利要求12的結(jié)構(gòu)，其中所述輸入部、所述第一支路、所述第二支路、所述電阻器、所述第一輸出部和所述第二輸出部共同構(gòu)成威爾金森功率分配器。
17.一種在機(jī)器可讀介質(zhì)中有形地具體化的設(shè)計(jì)結(jié)構(gòu)，其用于設(shè)計(jì)、制造、或測(cè)試集成電路，所述設(shè)計(jì)結(jié)構(gòu)包括輸入部，其在襯底上的第一層中；第一輸出部和第二輸出部，其在所述襯底上的第二層中；第一支路，其包含延伸穿過(guò)所述襯底的第一硅通孔，且電連接在所述輸入部與所述第一輸出部之間；第二支路，其包含延伸穿過(guò)所述襯底的第二硅通孔，且電連接在所述輸入部與所述第二輸出部之間；以及電阻器，其電連接在所述第一輸出部與所述第二輸出部之間。
18.根據(jù)權(quán)利要求17的設(shè)計(jì)結(jié)構(gòu)，其中所述設(shè)計(jì)結(jié)構(gòu)包含網(wǎng)表。
19.根據(jù)權(quán)利要求17的設(shè)計(jì)結(jié)構(gòu)，其中所述設(shè)計(jì)結(jié)構(gòu)作為用于交換集成電路的版圖數(shù)據(jù)的數(shù)據(jù)格式而駐存于存儲(chǔ)介質(zhì)上。
20.根據(jù)權(quán)利要求17的設(shè)計(jì)結(jié)構(gòu)，其中所述設(shè)計(jì)結(jié)構(gòu)駐存于可編程門陣列中。
全文摘要
本發(fā)明涉及硅通孔威爾金森功率分配器(100)的方法、結(jié)構(gòu)和設(shè)計(jì)結(jié)構(gòu)。一種方法包括在襯底(200)的第一側(cè)形成輸入部(105)；形成第一支路(110a)，所述第一支路包含在所述襯底中形成的第一硅通孔(120a)，其中所述第一支路電連接所述輸入部和第一輸出部(115a)；形成第二支路(110b)，所述第二支路包含在所述襯底中形成的第二硅通孔(120b)，其中所述第二支路電連接所述輸入部和第二輸出部(115b)；以及形成電阻器(125)，所述電阻器電連接在所述第一輸出部與所述第二輸出部之間。
文檔編號(hào)H01P5/12GK102484304SQ201080037449
公開日2012年5月30日 申請(qǐng)日期2010年8月12日 優(yōu)先權(quán)日2009年8月26日
發(fā)明者A·J·約瑟夫, W·H·伍茲, 丁漢屹 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司