專利名稱：：具有硅鍺低接觸電阻的pin二極管及其形成方法
技術領域：
：本發(fā)明涉及數(shù)據(jù)存儲技術。
背景技術：
：基于半導體的PIN二極管(Positive-Intrinsic-NegativeDiode)在本領域中是已知的。這些二極管由于包括以P型導體重摻雜的區(qū)域(P+區(qū))、本征區(qū)以及以n型導體重摻雜的區(qū)域(n+區(qū))，所以稱為PIN器件。本征區(qū)未故意摻雜，但是可能存在低程度的n型和/或P型雜質。PIN二極管可由諸如硅、鍺、硅鍺合金等材料制成。合適的摻雜物可用于P+區(qū)和n+區(qū)中。基于半導體的PIN二極管具有多種用途。一種推薦的應用是存儲器單元。于2004年9月29日提交的題為“NonvolatileMemoryCellwithoutaDielectricAntifusehavingHigh-andLow-impedanceStates”的已公開的美國專利申請2005/0052915描述了具有至少兩個電阻狀態(tài)從而可用作存儲器單元的PIN二極管。PIN二極管在形成時可處于高電阻狀態(tài)。施加編程電壓可將電阻變?yōu)榈碗娮锠顟B(tài)。于2005年6月8日提交的題為“NonvolatileMemoryCellOperatingbyIncreasingOrderinPolycrystallineSemiconductorMaterial”的已公開的美國專利申請2005/0226067也描述了可用于存儲器單元的PIN二極管。上述兩個專利申請通過引用而并入本文中用于各種目的。還提出在使用具有可逆電阻切換行為的元件用作存儲器單元的存儲器陣列中將基于半導體的PIN二極管用作控向元件。當作為控向元件使用時，PIN二極管幫助控制電流從而控制對哪些存儲器單元進行編程和讀取。表現(xiàn)出可逆電阻切換性能的多種材料可用作存儲器單元。這些材料包括硫族化物、碳聚合物、鈣鈦礦、某些金屬氧化物和氮化物。特別地，存在一些金屬氧化物和氮化物僅包括一種金屬而表現(xiàn)出可靠的電阻切換性能。這些包括例如NiO,Nb2O5'TiO2'HfO2,Al2O3'MgOx,CrO2,W、BN和AIN,如Pagnia及Sotnick在“BistableSwitchinginElectroformedMetal-Insulator-MetalDevice，，(Phys.Stat.Sol.(A)108,11-65(1988))中所描述的那樣。這些材料之一制成的層在制成時可處于原始狀態(tài)，例如相對低電阻狀態(tài)。在施加足夠電壓后，該材料切換到穩(wěn)定的高電阻狀態(tài)。這種電阻切換可以是可逆的，從而后續(xù)施加合適的電流或電壓可用于使電阻切換材料回到穩(wěn)定的低電阻狀態(tài)。這種變換可重復多次。對于某些材料，初始狀態(tài)是高電阻而非低電阻。為了工作良好，期望PIN二極管具有高的正向偏置電流和低的反向偏置電流。二極管的整流比定義為在特定偏置電壓(正的及負的)時的正向偏置電流與反向偏置電流的t匕。期望具有高的整流比。然而，用于提供較高正向偏置電流的技術往往不良地增加反向偏置電流。還期望存儲器陣列中所有二極管的正向偏置電流大致相同。然而，在存儲器陣列不同部分中的二極管的正向偏置電流之間可能存在差異。對于一些傳統(tǒng)的存儲器陣列，這些差異是系統(tǒng)慣有的。存儲器陣列通常形成在襯底上方，一些二極管從該襯底向上指向而其它二極管向下指向。向上指向意味著正向偏置電流的方向遠離襯底。對于一些傳統(tǒng)的存儲器陣列，與向下指向的ニ極管的正向偏置電流相比，向上指向的ニ極管的正向偏置電流可ー貫較高或較低。當使用ニ極管以控制對哪些存儲器單元進行編程和讀取時，正向偏置電流的這些差異可存在問題。由于電流差異，還會出現(xiàn)其它問題。圖IA是PINニ極管的一個實施例。圖IB是用作存儲器單元的PINニ極管的一個實施例的簡化透視圖。圖IC是具有用作控向元件的PINニ極管的存儲器單元的一個實施例的簡化透視圖。圖2是由多個存儲器単元形成的第一存儲器級的一部分的簡化透視圖。圖3是三維存儲器陣列的一部分的簡化透視圖。圖4是三維存儲器陣列的一部分的簡化透視圖。圖5示出了用于形成PINニ極管的過程的一個實施例。圖6示出了用于形成存儲器陣列的過程的一個實施例。圖7示出了在存儲器陣列中形成導體的過程的一個實施例。圖8示出了形成PINニ極管的過程的一個實施例。圖9示出了形成電阻狀態(tài)改變元件的過程的一個實施例。圖10A-10G示出了在形成PINニ極管的過程的各種步驟之后的結果。具體實施例方式本文描述了半導體PINニ極管及其形成方法。本文公開了具有PINニ極管的存儲器陣列及用于形成具有PINニ極管的存儲器陣列的技木。本文所公開的技術規(guī)定了在PINニ極管和上觸頭之間的低接觸電阻，其規(guī)定了良好的正向偏置電流。所述技術也規(guī)定了相對低的反向偏置電流。因此，PINニ極管具有良好的整流比。而且，本文所公開的技術規(guī)定了在存儲器陣列中形成PINニ極管，使得正向偏置電流充分匹配。特別地，可使向上指向的ニ極管的正向偏置電流與向下指向的ニ極管的正向偏置電流充分匹配，這在用于三維存儲器陣列中時會獲得更好的切換結果。使向上指向的ニ極管及向下指向的ニ極管的電性能匹配，可在存儲器陣列的不同級獲得編程比特的更好的切換收益。在一個實施例中，在η+區(qū)和到PINニ極管的觸頭之間形成SiGe區(qū)。SiGe區(qū)可用于降低觸頭和PINニ極管之間的電阻，這可增加正向偏置電流。η+區(qū)在SiGe區(qū)下方延伸，使得該η+區(qū)位于SiGe區(qū)和ニ極管的本征區(qū)之間。在SiGe區(qū)下方的η+區(qū)可用于防止由于增加的SiGe區(qū)而引起反向偏置電流增加。在一個實施例中，在P+區(qū)和到PINニ極管的觸頭之間形成SiGe區(qū)。ρ+區(qū)在SiGe區(qū)下方延伸，使得ρ+區(qū)位于SiGe區(qū)和本征區(qū)之間。在一個實施例中，在存儲器陣列中的ー些PINニ極管在重摻雜區(qū)和觸頭之間具有SiGe區(qū)，而其它PINニ極管沒有。例如，向上指向的ニ極管可具有SiGe區(qū)，而向下指向的ニ極管沒有。可替選地，向下指向的ニ極管可具有SiGe區(qū)，而向上指向的ニ極管沒有。可形成SiGe區(qū)使得向上指向的PINニ極管的正向偏置電流與向下指向的PINニ極管的正向偏置電流充分匹配。可理解，盡管本文可能使用術語“第一”、“第二”等描述各種元件，但是這些元件不應該收到這些術語限制。這些術語僅用于將ー個元件與另ー個元件區(qū)分開。例如，第一元件可以稱為第二元件，并且類似地，第二元件可以稱為第一元件，而沒有背離示例性實施例的范圍。如本文所使用的那樣，術語“和/或”包括一個或多個相關的列舉項目的任何及所有組合。可理解，當一個元件或層被稱作是“形成在另ー個元件或層上”或“形成在另ー個元件或層上方”時，它可直接或間接地形成在該另ー個元件或層上或上方。即，可能存在介于其間的元件或層。相反，當一個元件或層被稱作是“直接形成在另ー個元件上”吋，則不存在介于其間的元件或層。用于描述元件或層之間的關系的其它措詞應該以類似的方式解釋(例如，“與...接觸”與“與...直接接觸”相對照，“在...之間”與“直接在...之間”相對照，“相鄰的”與“直接相鄰的”相對照，等)。圖IA是PINニ極管204的一個實施例。PINニ極管204被示為連接在下導電觸頭213和上導電觸頭230之間，每個觸頭可由TiN或另外的導體制成。ニ極管204在本征多晶硅(本文稱為“多晶硅”)區(qū)244的各側上具有重摻雜區(qū)242、246。區(qū)242是以η型雜質重摻雜的多晶硅。此區(qū)242的厚度的示例性范圍是沉積為100人-200人;然而，區(qū)242可更厚或更薄。η型雜質的示例包括但不限于磷和神。區(qū)246是以ρ型雜質重摻雜的多晶硅。此區(qū)246的厚度的示例性范圍是100人-200人;然而，區(qū)246可更厚或更薄。ρ型雜質的示例包括但不限于硼和BF2。本征多晶硅區(qū)244的厚度的示例性范圍是1500人-1800人;然而，區(qū)244可以更厚或更薄。注意到，在一些實施例中，區(qū)242和區(qū)246的摻雜可相反設置。S卩，區(qū)242可以以ρ型雜質摻雜而區(qū)246可以以η型雜質摻雜。然而，出于討論目的，區(qū)246將被稱為P-摻雜區(qū)。在ρ+區(qū)246上方是至少被部分硅化的SiGe區(qū)233。SiGe區(qū)233可為上觸頭230提供低電阻，因而增加正向偏置電流。在一個實施例中，SiGe區(qū)233初始由Sia8Gea2形成；然而，可使用硅和鍺的其它相對濃度。在沉積了硅化物形成材料(例如，鈦)及上觸頭230之后，可執(zhí)行加溫退火，使得SiGe區(qū)233至少部分地被硅化。例如，由SiGe的至少一部分形成鈦硅鍺化物。在區(qū)233中的ー些SiGe可保持未被硅化。當本文提到區(qū)233時，應當理解可采用硅化物形成材料對SiGe至少部分地進行硅化，該硅化物形成材料包括但不限于鈦、鈷、鉭、鉬、鎢或鎳。沉積的SiGe的示例性初始厚度范圍是100人-200人;然而，區(qū)233可更厚或更薄。在一個實施例中，在SiGe區(qū)233上方沉積有本征多晶硅的薄的覆蓋層231(在圖IA中未示出)。覆蓋層的示例性厚度是10-30人;然而，覆蓋層可更厚或更薄。期望在PINニ極管204和上觸頭230之間具有良好的電阻。低電阻可帶來良好的正向偏正電流。即，如果在PINニ極管204和該ニ極管204上方的導電層之間的電阻低，則正向偏置電流往往更大。然而，一些已用于增加正向偏置電流的傳統(tǒng)技術往往還增加反向偏置電流，這是不期望出現(xiàn)的。注意，在圖IA中，ρ+區(qū)246在SiGe區(qū)233下方。因此，存在SiGe到ρ+多晶硅的界面且存在P+多晶硅到本征多晶硅的界面。在SiGe區(qū)233下方具有ρ+區(qū)，可用于保持反向偏置電流相對小。即，在SiGe區(qū)233下方?jīng)]有ρ+區(qū)246(或者η+區(qū))時，SiGe區(qū)233的作用將會增加正向偏置電流和反向偏置電流兩者?？蛇x擇P+區(qū)246的深度以實現(xiàn)期望的ニ極管特性。注意，增加P+區(qū)246的深度會減小本征區(qū)244的厚度。如果本征區(qū)244的厚度被制成為更小，則反向電流可增加。在一些實施例中，半導體PINニ極管204用作存儲器陣列中的存儲器單元。圖IB是用作存儲器單元200的PINニ極管204的一個實施例的簡化透視圖。PINニ極管204可具有至少兩個電阻狀態(tài)，使得它可用作存儲器單元。在公開的美國專利申請2005/0052915及公開的美國專利申請2005/0226067中可找到使用PINニ極管作為存儲器單元的進ー步細節(jié)，這兩個專利申請之前都通過引用而并入本文中，用于各種目的。PINニ極管204可由多晶硅制成。下觸頭213可以是TiN或其它導體，設在PINニ極管204和下導體206之間。上觸頭230可以是TiN或其它導體，設在PINニ極管204和上導體208之間。PINニ極管204包括一種傳導率類型的重摻雜區(qū)242(例如，η+或ρ+)、本征區(qū)244、SiGe區(qū)233(其可以至少部分地被硅化)及另ー種傳導率類型的重摻雜區(qū)246(例如，ρ+或η+)。作為示例，區(qū)242可以以η型摻雜物(例如，磷、砷或銻)摻雜，而區(qū)246以ρ型摻雜物(例如，硼或BF2)摻雜?？商孢x地,區(qū)242可以以η型摻雜物摻雜，而區(qū)246以ρ型摻雜物摻雜。本征區(qū)244非故意摻雜。然而，在本征區(qū)244中可能會存在少量雜質。在一些實施例中，在下觸頭213和下導體206之間設有阻擋層。并非總使用阻擋層。SiGe區(qū)233本身可被摻雜或未摻雜。導體206和導體208可由任何合適的導電材料例如鎢、任何適當?shù)慕饘?、重摻雜的半導體材料、導電硅化物、導電的硅化物-鍺化物、導電鍺化物等形成。在圖IB的實施例中，導體206和導體208是軌道形狀的，且沿不同方向(例如，彼此基本垂直)走向。也可使用其它的導體形狀和/或構造。在一些實施例中，可將阻擋層、粘合層、抗反射涂層和/或類似物(未示出)與導體206和導體208—起使用，以提高器件性能和/或有利于器件制作。在一些實施例中，PINニ極管204用作存儲器陣列中的控向器件，在存儲器陣列中，數(shù)據(jù)存儲在可逆電阻切換元件中。圖IC是存儲器単元200的一個實施例的簡化透視圖，該存儲器單元200包括在第一導體206和第二導體208之間與PINニ極管204(其用作控向元件)串聯(lián)耦合的可逆電阻切換元件202?？赡骐娮枨袚Q元件202包括可逆電阻率切換材料231，該可逆電阻率切換材料231具有可在兩個或更多狀態(tài)之間可逆切換的電阻率。例如，該可逆電阻率切換材料在制造后可處于初始高電阻率狀態(tài)，在施加第一物理信號時該高電阻率狀態(tài)可切換為低電阻率狀態(tài)。例如，該器件可響應于施加第一數(shù)量的能量、電荷、熱、電壓、電流或者其它現(xiàn)象而切換狀態(tài)。施加第二數(shù)量的能量、電荷、熱、電壓、電流或者其它現(xiàn)象可使可逆電阻率切換材料返回至高電阻率狀態(tài)。可替選地，該可逆電阻切換元件231在制造后可處于初始低電阻狀態(tài)，在施加合適的能量、電荷、熱、電壓、電流或者其它現(xiàn)象時該低電阻狀態(tài)可逆地切換為高電阻狀態(tài)。在用于存儲器単元中時，一個電阻狀態(tài)可表示ニ進制“0”，而另ー個狀態(tài)可表示ニ進制“I”。然而，可使用多于兩個數(shù)據(jù)/電阻狀態(tài)。在一個實施例中，將電阻從高電阻率狀態(tài)切換到低電阻率狀態(tài)的過程稱為“設置”可逆電阻切換元件202。將電阻從低電阻率狀態(tài)切換到高電阻率狀態(tài)的過程稱為“重置”可逆電阻切換元件202。高電阻率狀態(tài)可與ニ進制數(shù)據(jù)“O”相關聯(lián)而低電阻率狀態(tài)可與ニ進制數(shù)據(jù)“I”相關聯(lián)。在其它實施例中，設置和重置和/或數(shù)據(jù)編碼可相反設置。可逆電阻切換元件202包括電極232和電極234。電極232位于可逆電阻率切換材料231和導體208之間。在一個實施例中，電極232由鉬制成。電極234位于可逆電阻率切換材料231和ニ極管204之間。在一個實施例中，電極234由氮化鈦、淡化鎢或類似材料制成。在一些實施例中，可逆電阻切換材料231可由金屬氧化物形成?？刹捎酶鞣N不同的金屬氧化物。在一個例子中可使用氧化鎳。在2005年5月9日提交的題為“RewriteableMemoryCellComprisingaDiodeandaResistance-SwitchingMaterial/，的美國專利申請公布以及于2006/0250836于2007年6月29日提交的題為“MemoryCellThatEmploysAselectivelyDepositedReversibleResistanceSwitchingElementandMethodsoiFormingTheSame”的美國專利申請公布2009/0001343中具有更多關于使用可逆電阻切換材料制作存儲器単元的信息，這兩個專利申請公布通過引用全部并入本文中用于各種目的。PINニ極管(控向元件)204允許存儲器單元200用作ニ維或三維存儲器陣列的一部分，并且可將數(shù)據(jù)寫入存儲器単元200和/或從存儲器単元200讀出而不影響存儲器陣列中其它存儲器單元的狀態(tài)。ニ極管204包括任何合適的ニ極管，例如垂直多晶PN或PINニ極管，可以是ニ極管的η區(qū)在ρ區(qū)上方的向上指向ニ極管，或是ニ極管的ρ區(qū)在η區(qū)上方的向下指向ニ極管。例如，ニ極管204可包括重摻雜η+多晶硅區(qū)242、在該η+多晶硅區(qū)242上方的輕摻雜或本征多晶硅區(qū)244、在該本征區(qū)244上方的SiGe區(qū)233(其可至少被部分硅化)以及在該本征區(qū)244上方的重摻雜ρ+多晶硅區(qū)246。SiGe區(qū)233向電極(或觸頭)234(其可以是TiN)提供低電阻?？衫斫?，η+區(qū)和ρ+區(qū)的位置可相反設置。導體206和導體208可包括任何合適的導電材料如鎢、任何合適的金屬、重摻雜的半導體材料、導電硅化物、導電的硅-鍺化物、導電鍺化物等。在圖IC的實施例中，導體206和導體208為軌道形狀并沿著不同方向(例如大體上互相垂直)走向。也可使用其它的導體形狀和/或構造。在一些實施例中，可將阻擋層、粘合層、抗反射涂層和/或類似物(未示出)與導體206和導體208—起使用以提高器件性能和/或有利于器件制造。導體206和導體208通常彼此垂直并形成用于訪問存儲器単元200的陣列的陣列終端線。在ー個層的陣列終端線(也叫陣列線)可稱為字線或X線。在垂直相鄰層的陣列線可稱為位線或Y線。存儲器単元200可形成于每個字線和每個位線的投影交叉點處，且連接在相應的交叉字線及位線(如所示用于形成存儲器単元200的相應的交叉字線及位線)之間。具有至少兩級存儲器単元200(即，兩個存儲器平面)的三維存儲器陣列可利用多于ー層的字線和/或多于ー層的位線。在單片式三維存儲器陣列中，在單個襯底(例如晶片)上形成多個存儲器級，但沒有介于其間的襯底。在于2004年5月20日提交的題為“RailStackArrayOfChargeStorageDevicesAndMethodOfMakingSame”的第6，992，349號美國專利中描述了單片式三維存儲器陣列的ー個示例，該專利通過引用并入本文中用于各種目的。盡管可逆電阻切換元件202在圖IC中被示為位于ニ極管204的上方，但是可以理解，在可替選的實施例中，可逆電阻切換元件202可位于ニ極管204的下方。圖2是由多個存儲器単元200形成的第一存儲器級214的一部分的簡化透視圖。可使用來自圖IB或圖IC的存儲器単元200。為了簡化，在圖2中，一些元件沒有単獨示出。例如，可逆電阻切換元件202(對于使用元件202的那些實施例而言)、PINニ極管204、下觸頭213及上觸頭230沒有単獨示出。存儲器陣列214是包括與多個存儲器單元耦合的多個位線(第二導體208)和字線(第一導體206)的“交叉點”陣列(如圖所示)?？墒褂闷渌拇鎯ζ麝嚵薪Y構，例如可使用多個存儲器級。圖3是單片式三維陣列216的一部分的簡化透視圖，該單片式三維陣列216包括位于第二存儲器級220下方的第一存儲器級218。在圖3所示的實施例中，每個存儲器級218和220包括交叉點陣列中的多個存儲器単元200?？梢岳斫?，在第一存儲器級218和第ニ存儲器級220之間可以存在另外的層(例如層間電介質)，但是為了簡化，在圖3中沒有示出。也可使用其它存儲器陣列結構，例如可以使用附加的存儲器級。在圖3的實施例中，所有ニ極管可以“指向”同一個方向，例如朝上或朝下，這取決于使用了在ニ極管底部還是頂部具有P摻雜區(qū)域的PINニ極管，從而簡化ニ極管的制造。然而，向上指向及向下指向ニ極管可在不同級使用。在一些實施例中，存儲器級可以如第6，952，030號美國專利“High-DensityThree-DimensionalMemoryCell”中所記載那樣形成,該美國專利通過引用而全部并入本文中。例如，第一存儲器級的上導體可用作位于第一存儲器級上方的第二存儲器級的下導體，如圖4所示。這種配置可稱作全鏡像結構。多個充分平行且共面的導體206在第一存儲器級218形成第一位線集合。在存儲器級220的存儲器単元200a形成在這些位線和相鄰字線208之間。在圖4的布置中，字線208在存儲器層218和220之間共享，因而進ー步連接到存儲器級220的存儲器單元200b。第三導體集合在存儲器級220形成用于這些單元的位線206。這些位線206又可在存儲器級200b和附加的存儲器級(在圖4中未示出)之間共享。ニ極管級性的布置及相應的字線和位線的布置可根據(jù)實施例而變化。另外，可使用多于兩個的存儲器級。在一些實施例中，相鄰存儲器級上的ニ極管指向相反的方向，如在2007年3月27日提交的題為“LargeArrayOfUpwardPointingP-I-NDiodesHavingLargeAndUniformCurrent”的公開的美國專利申請2007/0190722中記載的那樣,該專利申請通過引用全部并入本文中。例如，第一存儲器級218中的ニ極管可以是如箭頭A1所示朝下指向的ニ極管(例如，η區(qū)在ニ極管的底部)，而第二存儲器級220的ニ極管可以是如箭頭A2所示朝上指向的ニ極管(例如，P區(qū)在ニ極管的底部)，或者反之。在單片式三維存儲器陣列中，多個存儲器級形成在單個襯底(例如晶片)上而沒有介于其間的襯底。形成一個存儲器級的層直接沉積或者生長在ー個或多個已有存儲器級的層上。相反，層疊的存儲器是通過在不同的襯底上形成多個存儲器級并將這些存儲器級彼此疊置地粘合在一起而構建成的，如Leedy的第5，915，167號美國專利“ThreeDimensionalSttuctureMemory”中記載的那樣。在接合之前,襯底被減薄或者從存儲器級去除，但是由于存儲器級最初形成于不同的襯底上，因此這樣的存儲器并不是真正的單片式三維存儲器陣列。圖1-4示出了根據(jù)上述配置的圓柱形存儲器単元和軌道狀導體。然而，本文描述的技術并不限于存儲器単元的任何ー種具體結構。也可采用其它結構形成包括可逆電阻率切換材料的存儲器単元。例如，以下專利提供了可適于采用可逆電阻率切換材料的存儲器單元結構的例子美國專利6，952，043、美國專利6，951，780、美國專利6，034，882、美國專利6，420，215、美國專利6，525，953和美國專利7，081，377。圖5示出了用于形成半導體PINニ極管的過程500的一個實施例。過程500描述了用于形成PINニ極管204的一般過程，但是并不限于用于存儲器陣列中。然而，過程500可用于形成在三維存儲器陣列中用作控向元件的ニ極管。過程500還可用于形成自身在存儲器陣列中用作存儲器単元的半導體PINニ極管。在過程500中并非描述所有過程步驟。例如，沒有描述掩模的形成、掩模的圖案化及蝕刻。在步驟502中，形成下導電觸頭213。下導電觸頭213可由TiN或另外的導體形成。在一些實施例中，下觸頭213形成在下導體206上。然而，下觸頭213可形成在任何其它導電材料上。在步驟504中，η+多晶硅區(qū)242形成在下觸頭213上。區(qū)242能夠以本領域中已知的任何沉積和摻雜方法形成。可進行硅沉積然后對硅進行摻雜，或者可通過在硅沉積過程中使提供η型摻雜物原子的氣體流過而對硅進行原位摻雜。η型雜質的示例包括但不限于磷和神。區(qū)242的厚度的示例性范圍是100人-200人，然而，區(qū)242可更厚或更薄。在步驟506中，沉積將用于本征區(qū)244的多晶硅。多晶硅非故意摻雜。本征區(qū)244能夠以本領域中已知的任何方法形成。在一個實施例中，本征區(qū)244是硅。所沉積的本征多晶硅的厚度的示例性范圍是在約1700至1800埃厚度之間。在步驟506之后，有兩個選擇可用于形成ρ+區(qū)246和SiGe區(qū)233。在步驟508-512中示出選擇A而在步驟513-515中示出選擇B。如果使用選擇Α，則在步驟508，沉積多晶硅用于P+區(qū)246。在選擇A中，區(qū)246隨后被摻雜；因此，多晶硅在步驟508中非故意摻雜。注意，可在相同的過程步驟中執(zhí)行步驟506和步驟508，但是它們出于討論目的而單獨列出。在步驟510中，SiGe被沉積在將成為ρ+區(qū)246的本征多晶硅上。SiGe可通過連續(xù)沉積硅并向硅中添加選擇量的鍺而得以沉積。在一個實施例中，相對濃度是Sia8Ge0.2;然而，可使用硅和鍺的其它相對濃度。沉積的SiGe的初始厚度的示例性范圍是100人-200人；然而，SiGe可更厚或厚薄。在步驟512中，注入ρ摻雜物從而在SiGe區(qū)233下方形成ρ+區(qū)246。在一個實施例中，執(zhí)行離子注入。當離子擴散時，形成重摻雜P型區(qū)246。P型摻雜物可以是硼的淺注入，注入能量為例如l_5keV，且示例性用量是約8E14-5E15/cm2。注意到，不要求對SiGe區(qū)233進行摻雜或者在SiGe區(qū)233和ρ+區(qū)246中摻雜濃度相同。然而，在一些實施例中，采用與P+區(qū)246相同的摻雜物摻雜SiGe區(qū)。在ρ型摻雜物擴散后，P型摻雜物應在SiGe區(qū)246下方延伸，使得ρ+區(qū)246存在于SiGe區(qū)233下方。選擇A就此結束。如果使用選擇B，則在步驟513，通過原位摻雜形成ρ+區(qū)246。通過在硅的沉積過程中流入提供P型摻雜物原子的氣體可對硅進行原位摻雜。P型雜質的示例包括但不限于作為注入種類的硼和BF2以及作為原位摻雜物的BC13。在步驟515中，SiGe被沉積在P+區(qū)246上?？蓪iGe摻雜，但這并非要求。例如，可通過在SiGe的沉積過程中流入提供ρ型摻雜物原子的氣體而對SiGe摻雜。選擇B就此結束。在SiGe已被沉積之后，在步驟516中，硅化物形成材料被沉積在SiGe區(qū)上。硅化物形成材料科包括但不限于鈦、鈷、鉭、鉬、鶴或錫。作為示例，鈦被沉積在SiGe上。例如，鈦的厚度是10-20人。在一個實施例中，在沉積硅化物形成材料之前，在SiGe上沉積有本征多晶硅的薄的覆蓋層。覆蓋層的示例性厚度是10-50人；然而，覆蓋層可更厚或更薄。在一個實施例中，在沉積硅化物形成材料之后，沉積另一材料以完成上觸頭230。例如，如果硅化物形成材料是鈦，則可在鈦上沉積TiN。上觸頭230可以是除TiN之外的材料。在步驟518中，執(zhí)行加溫退火以在SiGe區(qū)產(chǎn)生硅化物。在這個步驟中具有升高的溫度，在該步驟期間，硅化物形成材料可與SiGe的ー些部分反應以形成硅化物層。在ー個實施例中，在550-650攝氏度之間的溫度下執(zhí)行加溫退火約60秒。然而，溫度可更低或更高。而且，退化可持續(xù)超過60秒或少于60秒。在SiGe區(qū)中形成的硅化物取決于硅化物形成材料。例如，如果硅化物形成材料是鈦，則硅化物可能是鈦硅化物鍺化物。如果硅化物形成材料是鈷，則硅化物可能是鈷硅化物鍺化物?？稍赟iGe區(qū)233形成其它硅化物。注意到，不要求整個SiGe區(qū)233被硅化；然而在一些實施例中，整個SiGe區(qū)233被硅化。SiGe區(qū)233的原始厚度可基于在硅化過程中會消耗多少(轉換為硅化物)來選擇。例如，如果I人的鈦消耗約5-10A(或少子)的硅且如果Ti厚度是20人，則SiGe可以是約200人(或更多)。注意到，在所描述的形成PINニ極管204的過程500中，在步驟504中使用了η型雜質。然而，在步驟504中，并非形成η+區(qū)，而可形成ρ+區(qū)。那么，在步驟512或在步驟513中，并非注入ρ+摻雜物，而可注入η型摻雜物。在一些實施例中，PINニ極管204是存儲器陣列的一部分。在這種情況下，PINニ極管204的整個級可使用相同的過程步驟形成。然而，注意到，并不要求PINニ極管204在每個級以相同的方式形成。例如，PINニ極管在一個級中可形成有本文討論的SiGe區(qū)233而在另一個級中不帶有SiGe區(qū)233。在一個實施例中，PINニ極管204在每ー個其它級具有SiGe區(qū)?？烧{整硅與鍺的相對濃度(及其它因素)以幫助使一個級中PINニ極管的正向偏置電流與另ー個級中的匹配。例如，在ー個級中向上指向的ニ極管的正向偏置電流可與另ー個級中向下指向的ニ極管的正向偏置電流匹配。圖6示出了形成存儲器陣列的一個實施例的過程600，在該存儲器陣列中，在ー個級的ニ極管具有SiGe區(qū)233而在其它級的ニ極管不具有SiGe區(qū)。PINニ極管204在這個示例中用作控向元件。然而，PINニ極管204可用于其它目的，例如基于PINニ極管204的電阻而存儲信息。過程600可用于形成陣列，例如在圖4中示出的存儲器陣列214。在步驟602中，在襯底上方形成存儲器陣列214的最底部的導體206a。圖7示出了形成導體206a的一個實施例的進ー步細節(jié)。注意到，步驟602可包括在導體206a之間形成電介質材料。在步驟604中，在導體206a上方形成具有SiGe區(qū)233的PINニ極管。在ー個實施例中，圖5的過程500用于形成PINニ極管204。這些ニ極管204是向上指向或者是向下指向。圖8的過程800示出了形成許多PINニ極管的一個實施例，其可用于實現(xiàn)步驟604。在步驟606中，在PINニ極管204上方形成可逆電阻切換元件202。圖9的過程900示出了形成可逆電阻切換元件202的一個實施例。在一些實施例中，調換步驟604和步驟606使得在可逆電阻切換元件202上方形成PINニ極管204。形成PINニ極管及可逆電阻切換元件202的結果可在于形成導柱(元件200a，圖4)，在導柱之間具有電介質材料。在步驟608中，形成導體208。這完成了形成存儲器陣列214的ー個級218。導體208還用作用于存儲器陣列的第二級220的下導體。在步驟610中，在導體208上方形成不帶有SiGe區(qū)233的PINニ極管。參考在圖4中的標為Al和A2的箭頭，如果在較低級218的ニ極管是向上指向的，則在第二級220的PINニ極管可以是向下指向的。然而，也可以是相反的，即如果在較低級218的ニ極管是向下指向的，則級220的ニ極管可以是向上指向的。在一些實施例中，在第二級220的PINニ極管形成為不帶有SiGe區(qū)233。在步驟612中，在第二級220的PINニ極管的上方形成可逆電阻切換元件202。如同較低級218—祥，PINニ極管可形成在可逆電阻切換元件202上方，而非形成在它們下方。在步驟614中，形成導體206b。形成導體206b的結果可包括在導體206b之間形成電介質材料。這結束了存儲器陣列214的前兩個級218、220的形成?？稍黾恿硗獾募?。向上指向ニ極管與向下指向ニ極管交替的模式可以繼續(xù)。而且，帶有SiGe區(qū)233的ニ極管與不帶有SiGe區(qū)的ニ極管交替的模式也可繼續(xù)。當執(zhí)行過程600時，可選擇SiGe中的鍺的濃度以使得在第一級218中PINニ極管的正向偏置電流和第二級220中PINニ極管的正向偏置電流匹配或至少非常接近。下面的內(nèi)容提供了關于調整與電流匹配的鍺濃度的ー些信息。SiGe相比硅具有較小的間隙。例如，硅可能具有I.12eV的帶隙，而鍺可具有O.66eV的帶隙。取決于硅和鍺的相對濃度，SiGe的帶隙因此可在O.66eV_l.12eV范圍。SiGe的較低的帶隙(相對于硅而言)可導致在SiGe/TiN界面的較低的勢壘高度(與Si/TiN界面相比)，其可降低到上觸頭230的電阻。這可改進ニ極管的正向偏置電流密度。例如，在一些實施例中，在2V的正向偏置電流下，相比于不帶有SiGe區(qū)的ニ極管，電流密度可被改進2-5倍。凈量是在SiGe中的鍺的量是能夠被調整的參量，調整該參量以助于存儲器陣列214的一個級的ニ極管的正向偏置電流與另ー個級的ニ極管的正向偏置電流匹配?？墒褂闷渌蛩匾允勾鎯ζ?14的一個級的ニ極管的正向偏置電流與另ー個級的ニ極管的正向偏置電流匹配。例如，在不同存儲器陣列級的ニ極管高度可彼此不同。作為特定的示例，較短的ニ極管高度(或者特定的區(qū)，例如本征區(qū))可導致較大的正向偏置電流，而較大的高度可導致較低的正向偏置電流。注意到，較大的ニ極管高度(例如，較厚的本征區(qū))可導致較高的ニ極管電阻，而較短的ニ極管高度(例如，較薄的本征區(qū))可導致減小的ニ極管電阻。然而，還注意到，與具有較厚本征區(qū)的ニ極管相比，較短的ニ極管在相似的反向偏置電壓下可導致較高的反向漏電流。在一個實施例中，定制本征區(qū)的高度以助于使ニ極管正向偏置電流匹配。注意到，在圖6的實施例中，在一些級中的PINニ極管204具有SiGe區(qū)233，而在其它級中的ニ極管不具有SiGe區(qū)233。在一些實施例中，在存儲器陣列的所有級中的PINニ極管204可具有SiGe區(qū)233。然而，在所有級中，SiGe區(qū)233未必相同。例如，在不同的級，SiGe中鍺的濃度可不同，以助于使不同存儲器級中的ニ極管的正向偏置電流匹配。例如，向上指向PINニ極管204可具有與向下指向PINニ極管204不同的SiGe中鍺的濃度。圖7示出了形成導體的過程的一個實施例。過程700是過程600的步驟602的一種實現(xiàn)。存儲器陣列的形成可從襯底開始。該襯底可以是本領域中已知的任何半導體襯底，例如單晶硅、IV-IV化合物如硅-鍺或硅-鍺-碳、III-V化合物、II-VII化合物、在這類襯底上的外延層或者任何其它半導電材料。襯底可包括本文制作的集成電路。例如，襯底可包括電連接至導體206、208從而對存儲器陣列進行讀取和編程的電路。在步驟702中，在襯底上形成絕緣層。該絕緣層可以是氧化硅、氮化硅或者任何其它合適的絕緣材料。在步驟704中，在絕緣體上沉積用于第一導體206a的材料。在絕緣層和傳導層之間可包括粘合層，以助于將傳導層粘合到絕緣層。如果疊置的傳導層是鎢，則可使用氮化鈦作為粘合層。傳導層可包括在本領域中已知的任何傳導材料例如鎢，或其它材料，包括鉭、鈦、銅或其合金。一旦已經(jīng)沉積了所有將要形成導體軌道206a的層，則在步驟706中，使用任何合適的掩模和蝕刻過程對所述層進行圖案化及蝕刻，以形成實質平行、實質共面的導體206a。在一個實施例中，沉積光致抗蝕劑，使用光刻法對光致抗蝕劑進行圖案化，并對所述層進行蝕刻，然后使用標準的エ藝技術去除光致抗蝕劑。接著，在步驟708中，在導體206a上及導體206a之間沉積電介質材料。電介質材料可以是任何已知的電絕緣材料，例如氧化硅、氮化硅或者氮氧化硅。在一個實施例中，將通過高密度等離子體方法沉積的氧化硅用作電介質材料?？扇コ龑w軌道206a頂部的過多電介質材料,暴露由電介質材料隔開的導體206a的頂部，且留下充分平坦的表面?？赏ㄟ^本領域中已知的任何過程(例如，化學機械拋光(CMP)或者平面化回刻蝕)實現(xiàn)去除過填充的電介質以形成平坦表面。在可替選的實施例中，導體206a可通過花紋形成(Damascene)方法形成。在步驟708之后,可在導體206a上方形成PINニ極管204?？商孢x地，在形成PINニ極管204之前可在導體206a上方形成電阻狀態(tài)改變元件202。圖8示出了形成許多PINニ極管的過程800的一個實施例。該過程800是過程600的步驟604的ー種實現(xiàn)。過程800可在用于形成導體206a的過程700執(zhí)行之后執(zhí)行。在一個實施例中，在導體206a和PINニ極管204之間形成電阻狀態(tài)改變元件202。在過程800之前，可在導體206a上形成下觸頭213。圖10A-10G示出了關于下重摻雜區(qū)是η+且上重摻雜區(qū)是P+的示例在過程800的各個步驟之后的結果。圖10A-10G示出了在平行于ー個下觸頭206a走向的線上的透視圖。注意到，層的相對厚度沒有按比例示出。圖IOA示出了在形成襯底上的導體及待用于下觸頭的TiN層之后的結果。特別地，示出了襯底1002、一個下導體206a和TiN層1013。在下導體206a級別，還存在電介質，其從圖IOA中看不到。在步驟802中，沉積半導體材料層，該半導體材料層將被圖案化成用于PINニ極管204的導柱。步驟802可包括在導體206a及位于導體206a之間的電介質上沉積硅層。在一個實施例中，半導體材料是娃O在沉積娃的同時可執(zhí)行原位摻雜，使得下部分被重摻雜以用作η+區(qū)或者P+區(qū)。此外，在沉積硅的同時可執(zhí)行原位摻雜，使得上部分被重摻雜以用作η+區(qū)或者P+區(qū)。這與過程500的選擇B類似。然而，下部分和上部分都不需要被原位摻雜。因而，可沉積硅、然后對硅進行摻雜，或者可以通過在硅沉積過程中流入提供η型或P型摻雜物的氣體而對硅進行原位摻雜。圖IOB示出了在原位形成ρ+層的情況下在步驟802之后的結果。圖IOC示出了在ρ+層沒有被原位摻雜的情況下的結果，因此在這個階段仍未被摻雜。在步驟804中，在多晶硅層上沉積SiGe層。如果還沒有執(zhí)行沉積以形成上重摻雜區(qū)，則這個摻雜可現(xiàn)在執(zhí)行。這與過程500中的選擇A類似。圖IOD示出了向SiGe層和正好在該SiGe層下方的層二者注入ρ型摻雜物。在步驟806中，在SiGe層上沉積硅化物形成材料層及用于上觸頭的材料(例如，TiN)層。圖IOE示出了在步驟806之后的結果。注意到，在沉積了硅化物形成材料之后，可執(zhí)行加溫退火以形成硅化物。作為示例，可執(zhí)行在550-650攝氏度之間的快速加溫退火(RTA)約60秒。在步驟807中，沉積用于存儲器元件202的材料。例如，沉積用于形成下電極234的層、用于形成狀態(tài)改變元件231的層以及用于形成上電極232的層。圖9的過程900提供了形成存儲器元件202的其它細節(jié)。用于存儲器元件202的層可沉積在圖IOE中所示的TiN層上。注意到，也可在沉積用于ニ極管的材料之前沉積用于存儲器単元202的材料。在步驟808中，導柱由多晶硅、SiGe層、硅化物形成材料、上觸頭材料及存儲器元件材料形成?？墒褂萌魏魏线m的掩模和蝕刻エ藝來形成導柱。例如，可沉積光致抗蝕劑、使用標準光刻法技術對光致抗蝕劑進行圖案化，并對光致抗蝕劑進行蝕刻。然后，可去除光致抗蝕劑?？商孢x地，某些其它材料(例如氧化硅)的硬掩膜可形成于半導體層堆疊之上，在頂部是底部抗反射涂層(BARC)，然后該硬掩膜被圖案化和蝕刻。類似地，電介質抗反射涂層(DARC)可用作硬掩膜。在一些實施例中，導柱具有與下方的導體206大約相同的間距和大約相同的寬度，使得每個導柱形成在導體206上方?？扇菰Sー些未對準。圖IOF示出了在步驟808之后的結果，其中，每個導柱對應ー個PINニ極管。注意到，存儲器元件202未在圖IOF中示出從而使圖示清楚。在步驟810中，在半導體導柱上及半導體導柱之間沉積電介質材料1037，填充所述半導體導柱之間的間隙。電介質材料1037可以是任何已知的電絕緣材料，例如氧化硅、氮化硅或者氮氧化硅。在一個實施例中，氧化硅用作絕緣材料。去除在導柱頂部的電介質材料，暴露由電介質材料隔開的導柱的頂部，且留下充分平坦的表面。過填充電介質的這種去除可通過本領域中已知的任何エ藝例如CMP或平面化回刻蝕執(zhí)行。在形成PINニ極管204之后，可形成電阻狀態(tài)改變元件(過程600中的步驟606)。圖IOG示出了在步驟810之后的結果。注意到，除了用于形成硅化物的加溫退火之外，可存在一次或多次加溫退火。例如，可存在用于使多晶硅結晶及使摻雜物活化的加溫退火。在一個實施例中，RTA在700-750攝氏度下持續(xù)60秒。然而，可使用其它溫度和時間。注意到，如果構造具有多層ニ極管的存儲器設備，則可能存在多個退火以形成硅化物(例如，可存在単獨的退火用以形成每個硅化物區(qū))，但是僅有一次退火用于使多晶硅結晶及使摻雜物活化。圖9示出了形成電阻狀態(tài)改變元件202的過程900的一個實施例。該過程900是過程600的步驟606及步驟612的ー種實現(xiàn)。在步驟902中，形成下電極234。下電極234可由TiN形成?？赏ㄟ^沉積TiN(或其它材料)及圖案化和蝕刻來實現(xiàn)形成下電極234。下電極234可使用包括但不限于化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及反應濺射法的多種技術來進行沉積。下電極234形成與PINニ極管204的電連接。在一些實施例中，下電極234還作為用于PINニ極管204的上觸頭230。在步驟904中，形成狀態(tài)改變元件231。在這個步驟中可形成許多不同類型的狀態(tài)改變元件。在一個實施例中，狀態(tài)改變元件231是金屬氧化物(MeOx)。MeOx可使用包括但不限于CVD、PVD、ALD及反應濺射法的多種技術進行沉積。在一個實施例中，狀態(tài)改變元件231是Ge2Sb2Te5(GST)。GST具有從晶體到無定形的可逆相變的特性——每個單元允許有兩級。然而，也可使用準無定形相及準晶體相，以允許對于GST，每個單元有附加的級。在ー些實施例中，狀態(tài)改變元件231由碳材料形成。由碳形成的狀態(tài)改變元件231可包括無定形碳和石墨碳的任何組合。在一方面，狀態(tài)改變元件231是碳毫微管(CNT)。在步驟906中，形成上電極232。上電極232可由包括但不限于鉬、TiN、TaN和WN的多種材料形成。上電極232可使用包括但不限于CVD、PVD、ALD及反應濺射法的多種技術進行沉積。如本文所討論那樣，一個實施例是包括下述元件的半導體器件。該器件具有由具有第一傳導率的第一材料摻雜的第一娃區(qū)、非故意摻雜的、在第一娃區(qū)以上的第二娃區(qū)、以具有與第一傳導率相反的第二傳導率的第二材料摻雜的、在第二硅區(qū)以上的第三硅區(qū)、在第三硅區(qū)以上的包括SiGe的區(qū)，以及在SiGe區(qū)以上的導電觸頭。在一些實施例中，SiGe的至少一部分包括硅化物。一個實施例在于包括下述步驟的半導體器件形成方法。形成以具有第一傳導率的第一材料摻雜的第一多晶硅區(qū)。在第一多晶硅區(qū)上形成第二多晶硅區(qū)。第二多晶硅區(qū)非故意摻雜。在第二多晶硅區(qū)上形成第三多晶硅區(qū)。第三多晶硅區(qū)是以具有與第一傳導率相反的第二傳導率的第二材料摻雜的。在第三多晶硅區(qū)上形成SiGe區(qū)。在SiGe區(qū)上形成上導電觸頭。在一些實施例中，在SiGe上形成包括硅化物形成材料的區(qū)并且執(zhí)行加溫退火以將硅化物形成材料與SiGe反應以形成硅化物。一個實施例在于包括下述元件的三維存儲器陣列。該存儲器陣列具有在襯底上方的第一導線、在第一導線上方的第二導線及在第二導線上方的第三導線。第一PINニ極管耦合在第一導線和第二導線之間。第一PINニ極管包括以具有第一傳導率類型的雜質摻雜的第一多晶硅區(qū)、在第一多晶硅區(qū)上方的本征的第二多晶硅區(qū)及在第二多晶硅區(qū)上方的第三多晶硅區(qū)。第三多晶硅區(qū)以具有第二傳導率類型的雜質摻雜。第一PINニ極管還包括在第三多晶硅區(qū)上方的SiGe區(qū)及在第三多晶硅區(qū)上方的上導電觸頭。存儲器還具有耦合在第二導線和第三導線之間的第二PINニ極管。第二PINニ極管具有以具有第二傳導率類型的雜質摻雜的第一多晶娃區(qū)、在第一區(qū)上方的第二多晶娃區(qū)(其為本征多晶娃)、以具有第一傳導率類型的雜質摻雜的在第二區(qū)上方的第三多晶硅區(qū)及在第三多晶硅區(qū)上方的上導電觸頭。在ー些方面，對第一PINニ極管的SiGe區(qū)具有的組分進行選擇，使得第一PINニ極管的正向偏置電流與第二PINニ極管的正向偏置電流充分匹配。一方面在于包括下述步驟的三維存儲器陣列形成方法。在襯底上形成第一導線并在第一導線上形成第一PINニ極管。形成第一PINニ極管包括以下步驟。形成以具有第一傳導率的第一材料摻雜的第一多晶硅區(qū)、在第一多晶硅區(qū)上形成第二多晶硅區(qū)。第二多晶硅區(qū)非故意摻雜。在第二多晶硅區(qū)上形成第三多晶硅區(qū)。第三多晶硅區(qū)是以具有與第一傳導率相反的第二傳導率的第二材料摻雜的。在第三多晶硅區(qū)上形成SiGe區(qū)。在第一PINニ極管上形成第二導線。在第二導線上形成第二PINニ極管。形成第二PINニ極管包括下述步驟。形成以具有第二傳導率的材料摻雜的第四多晶硅區(qū)。在第四多晶硅區(qū)上形成第五多晶硅區(qū)。在第五多晶硅區(qū)上形成以具有第一傳導率的材料摻雜的第六多晶硅區(qū)。在第二PINニ極管上形成第三導線。在ー些方面，形成在第三多晶硅區(qū)以上的SiGe區(qū)包括以經(jīng)選擇的鍺對硅的組分形成SiGe區(qū)，使得第一PINニ極管的正向偏置電流與第二PINニ極管的正向偏置電流充分匹配。上文中提供了對本發(fā)明的具體描述以用于進行闡述和說明。但并非要窮舉本發(fā)明或者將本發(fā)明限于所公開的精確形式。根據(jù)以上教導，可實現(xiàn)很多修改和變型。上述實施例被選取用于最佳地解釋本發(fā)明的原理及其實際應用，從而使得本領域技術人員能夠以不同的實施例并利用適于特定預期用途的不同變型來最佳地利用本發(fā)明。本發(fā)明的范圍要由所附權利要求來定義。權利要求1.一種形成半導體二極管的方法，所述方法包括形成以具有第一傳導率的第一材料摻雜的第一娃區(qū)(504)；在所述第一硅區(qū)上形成第二硅區(qū)(506)，所述第二硅區(qū)非故意摻雜；在所述第二硅區(qū)上形成第三硅區(qū)(508，513)；以具有與所述第一傳導率相反的第二傳導率的第二材料摻雜所述第三硅區(qū)(512，513)；在所述第三硅區(qū)上形成SiGe區(qū)(510，515);及在所述SiGe區(qū)上形成上觸頭(516)。2.根據(jù)權利要求I所述的方法，進一步包括在SiGe上沉積包括硅化物形成材料的區(qū)；及加溫退火以將硅化物形成材料與SiGe反應，以在所述SiGe區(qū)中形成硅化物。3.根據(jù)權利要求I至2中任一項所述的方法，進一步包括以具有第二傳導率的材料摻雜所述SiGe區(qū)。4.根據(jù)權利要求I至3中任一項所述的方法，其中，在所述SiGe區(qū)中的硅與鍺的比近似為4:1。5.根據(jù)權利要求I至4中任一項所述的方法，其中，摻雜所述第三硅區(qū)包括執(zhí)行原位摻雜。6.根據(jù)權利要求I至4任一項所述的方法，其中，摻雜所述第三硅區(qū)包括執(zhí)行第二材料的離子注入。7.根據(jù)權利要求I至4任一項所述的方法，其中，摻雜所述第三硅區(qū)包括在形成SiGe區(qū)之后執(zhí)行第二材料的離子注入。8.根據(jù)權利要求2至7中任一項所述的方法，其中，在SiGe上沉積包括硅化物形成材料的區(qū)包括在所述SiGe區(qū)上形成包括鈦、鉭及鈷中的一種或多種的區(qū)。9.一種半導體二極管,包括第一娃區(qū)(242),所述第一娃區(qū)是以具有第一傳導率的第一材料摻雜的；在所述第一硅區(qū)上的第二硅區(qū)(244)，所述第二硅區(qū)非故意摻雜；在所述第二硅區(qū)上的第三硅區(qū)(246)，所述第三硅區(qū)是以具有與所述第一傳導率相反的第二傳導率的第二材料摻雜的；在所述第三硅區(qū)上的包括SiGe的區(qū)(233);及在SiGe區(qū)上的導電觸頭(230)。10.根據(jù)權利要求9所述的半導體器件，其中，所述SiGe區(qū)是被硅化的。11.根據(jù)權利要求9或10所述的半導體器件，其中，導電觸頭包括氮化鈦、氧化鉭或一氮化二鈷中的一種或多種。12.根據(jù)權利要求9至11任一項所述的半導體器件，其中，在所述SiGe區(qū)中的硅與鍺的比近似為4:1。13.根據(jù)權利要求9至12所述的半導體器件，其中，所述SiGe區(qū)是以具有第二傳導率的材料摻雜的。14.根據(jù)權利要求9至13所述的半導體器件，其中，所述SiGe區(qū)具有x個單位的厚度且所述第二硅區(qū)具有近似X個單位的厚度。15.根據(jù)權利要求9至14所述的半導體器件，進一步包括在所述SiGe區(qū)和所述導電觸頭之間的硅區(qū)。全文摘要本發(fā)明描述了半導體PIN二極管及其形成方法。在一方面，在被摻雜成具有一種傳導率(p+或n+)的區(qū)和到PIN二極管的電觸頭之間形成SiGe區(qū)。該SiGe區(qū)可用于減小接觸電阻，其可增加正向偏置電流。摻雜區(qū)在SiGe區(qū)下方延伸，使其處于SiGe區(qū)和二極管的本征區(qū)之間。PIN二極管可由硅形成。在SiGe區(qū)下方的摻雜區(qū)可用于防止由于增加的SiGe區(qū)而引起反向偏置電流增加。在一個實施例中，形成SiGe區(qū)，使得在存儲器陣列中的向上指向的PIN二極管的正向偏置電流與向下指向的PIN二極管的正向偏置電流充分匹配，這可當這些二極管與三維存儲器陣列中的R/W材料一起使用時實現(xiàn)更好的切換結果。文檔編號H01L29/45GK102640289SQ201080041550公開日2012年8月15日申請日期2010年9月7日優(yōu)先權日2009年9月17日發(fā)明者侯坤,斯蒂文·麥克斯韋,阿伯吉特·班德亞帕德耶申請人:桑迪士克3D公司