專利名稱：半導體裝置的制作方法
技術領域：
這里公開的發(fā)明涉及使用半導體元件的半導體裝置以及用于制造該半導體裝置的方法。
背景技術：
使用半導體元件的存儲裝置被寬泛地分成兩類當供電停止時丟失所存儲的數(shù)據(jù)的易失性存儲器裝置，以及即使在不供電時仍保持所存儲的數(shù)據(jù)的非易失性存儲器裝置。
易失性存儲裝置的典型示例是DRAM (動態(tài)隨機存取存儲器)。DRAM以如下方式存儲數(shù)據(jù)選擇存儲元件中包括的晶體管并且將電荷存儲在電容器中。當從DRAM讀取數(shù)據(jù)時，基于上述原理電容器中的電荷丟失；因此，在讀取數(shù)據(jù)之后當再次存儲數(shù)據(jù)時需要另一寫入操作。即使在未選擇晶體管時，由于截止態(tài)下源極和漏極之間的泄漏電流(截止態(tài)電流)等，電荷流出/流入形成存儲器元件的晶體管，因此數(shù)據(jù)存儲時間短。出于該原因，必要按預定間隔的另一寫入操作(刷新操作)，并且難于充分降低功耗。此外，由于當供電停止時存儲的數(shù)據(jù)丟失，因此需要包括磁材料或光學材料的另外的存儲裝置以便長時間地保持數(shù)據(jù)。易失性存儲裝置的另一示例是SRAM(靜態(tài)隨機存取存儲器)。SRAM通過使用諸如觸發(fā)器的電路來保持存儲的數(shù)據(jù)，并因此不需要刷新操作；在這一點上，SRAM具有優(yōu)于DRAM的優(yōu)點。然而，由于使用諸如觸發(fā)器的電路，因此單位存儲容量的成本增加。而且，如DRAM中的那樣，當供電停止時SRAM中存儲的數(shù)據(jù)丟失。非易失性存儲裝置的典型示例是閃存存儲器。閃存存儲器包括在晶體管的柵極電極和溝道形成區(qū)域之間的浮柵，并且通過將電荷保持在浮柵中來存儲數(shù)據(jù)。因此，閃存存儲器具有如下優(yōu)點數(shù)據(jù)存儲時間極長(幾乎是永久性的)，并且不需要在易失性存儲裝置中所必需的刷新操作(參看，例如專利文獻I)。然而，存儲器元件中包括的柵極絕緣層因在寫入操作中流動的隧穿電流而劣化，使得存儲器元件在許多次寫入操作之后停止其功能。為了避免該問題，例如使用了其中使對于多個存儲器元件的寫入操作的次數(shù)相等的技術。然而，另外需要復雜的外圍電路來實現(xiàn)該方法。而且，使用該方法沒有解決基本的壽命問題。換言之，閃存存儲器不適用于其中頻繁重寫數(shù)據(jù)的應用。此外，需要高電壓以向浮柵注入電荷或者去除電荷。此外，耗用相對長的時間來注入或去除電荷，并且不易以較高的速度執(zhí)行寫入和擦除。[參考文獻][專利文獻][專利文獻I]日本公布專利申請第S57-105889號

發(fā)明內容
考慮到前述問題，所公開的本發(fā)明的一個實施例的目的在于提供一種具有新型結構的半導體裝置，其中即使在不供電時仍能夠保持所存儲的數(shù)據(jù)，并且對寫入操作次數(shù)沒有限制。在所公開的本發(fā)明中，使用高度純化的氧化物半導體形成半導體裝置。包括高度純化的氧化物半導體的晶體管的泄漏電流極低，由此能夠長時間地存儲數(shù)據(jù)。所公開的本發(fā)明的一個實施例是一種半導體裝置，包括多個源極位線，在列方向上延伸；多個第一信號線，在列方向上延伸；多個第二信號線，在行方向上延伸；多個字線，在行方向上延伸；多個存儲器單元，并聯(lián)連接在源極位線之間；第一驅動器電路，電連接到源極位線；第二驅動器電路，電連接到第一信號線；第三驅動器電路，電連接到第二信號線；以及第四驅動器電路，電連接到字線。在該半導體裝置中，同一行中的彼此相鄰的兩個存儲器單元共用源極位線中的一個。存儲器單元中的一個包括第一晶體管，包括第一柵極電極、第一源極電極和第一漏極電極；第二晶體管，包括第二柵極電極、第二源極電極和第二漏極電極；以及電容器。第二晶體管被形成為包括氧化物半導體材料。第一柵極電極、第二源極和漏極電極中的一個、以及電容器的一個電極彼此電連接。源極位線中的一個與第一源極電極彼此電連接。與源極位線中的所述的一個相鄰的另一源極位線與第一漏極電、極彼此電連接。第一信號線中的一個與第二源極和漏極電極中的另一個彼此電連接。第二信號線中的一個與第二柵極電極彼此電連接。字線中的一個與電容器的另一電極彼此電連接。注意，優(yōu)選的是，存在(η+1) (η是自然數(shù))個源極位線、η個第一信號線、m (m是自然數(shù))個第二信號線、m個字線、(mXn)個存儲器單元。所公開的本發(fā)明的一個實施例是一種半導體裝置，包括多個源極位線，在列方向上延伸；多個第一信號線，在行方向上延伸；多個第二信號線，在列方向上延伸；多個字線，在行方向上延伸；多個存儲器單元，并聯(lián)連接在源極位線之間；第一驅動器電路，電連接到源極位線；第二驅動器電路，電連接到第一信號線；第三驅動器電路，電連接到第二信號線；以及第四驅動器電路，電連接到字線。在該半導體裝置中，同一行中的彼此相鄰的兩個存儲器單元共用一個源極位線。存儲器單元中的一個包括第一晶體管，包括第一柵極電極、第一源極電極和第一漏極電極；第二晶體管，包括第二柵極電極、第二源極電極和第二漏極電極；以及電容器。第二晶體管被形成為包括氧化物半導體材料。第一柵極電極、第二源極和漏極電極中的一個、以及電容器的一個電極彼此電連接。源極位線中的一個與第一源極電極彼此電連接。與源極位線中的所述的一個相鄰的另一源極位線與第一漏極電極彼此電連接。第一信號線中的一個與第二源極和漏極電極中的另一個彼此電連接。第二信號線中的一個與第二柵極電極彼此電連接。字線中的一個與電容器的另一電極彼此電連接。注意，優(yōu)選的是，存在(η+1) (η是自然數(shù))個源極位線、m (m是自然數(shù))個第一信號線、η個第二信號線、m個字線、(mXn)個存儲器單元。此外，第一晶體管優(yōu)選地被形成為包括單晶硅。優(yōu)選的是，第一晶體管包括第一溝道形成區(qū)域，其包括與氧化物半導體不同的半導體材料；雜質區(qū)域，溝道形成區(qū)域設置在它們之間；溝道形成區(qū)域上的第一柵極絕緣層；第一柵極絕緣層上的第一柵極電極；以及電連接到雜質區(qū)域的第一源極電極和第一漏極電極。注意，盡管在以上描述中晶體管被形成為包括氧化物半導體材料，但是所公開的本發(fā)明不限于此?？梢允褂媚軌驅崿F(xiàn)與氧化物半導體材料相似的截止電流特性的材料；例如，可以使用以碳化硅為代表的寬帶隙材料(具體地，例如，能隙Eg大于3eV的半導體材料)。第二晶體管優(yōu)選地包括第一晶體管之上的第二源極電極和第二漏極電極;第二溝道形成區(qū)域，其包括氧化物半導體材料并且電連接到第二源極電極和第二漏極電極；第二溝道形成區(qū)域上的第二柵極絕緣層；以及第二柵極絕緣層上的第二柵極電極。電容器優(yōu)選地包括第二源極電極或第二漏極電極；氧化物半導體層，包括氧化物半導體材料；第二柵極絕緣層；以及第二柵極絕緣層上的電容器電極。注意，在本說明書中，諸如“上”或“下”的術語并不必然意味著部件“直接地”置于另一部件“上”或“下”。例如，表述“柵極絕緣層上的柵極電極”可以意指其中在柵極絕緣層和柵極電極之間存在另外的部件的情況。而且，諸如“上”和“下”的術語僅用于使描述 方便，并且除非另外說明，否則包括其中部件關系反轉的情況。此外，在本說明書中，諸如“電極”或“線”的術語并不限制部件的功能。例如，“電極”有時用作“布線”的一部分，反之亦然。此外，術語“電極”或“布線”還可以意指例如多個“電極”和“布線”的組合。當使用相反極性的晶體管時或者當在電路操作中電流流動方向改變時，“源極”和“漏極”的功能有時可以彼此替換。因此，在本說明書中，術語“源極”和“漏極”可用于分別表示漏極和源極。注意，在本說明書中，術語“電連接”包括其中各部件通過具有任何電功能的物體連接的情況。對具有任何電功能的物體沒有特別限制，只要能夠在通過該物體連接的部件之間傳送和接收電信號即可?！熬哂腥魏坞姽δ艿奈矬w”的示例是諸如晶體管的開關元件、電阻器、電感器、電容器、和具有多種功能的元件以及電極和布線。由于包括氧化物半導體的晶體管的截止態(tài)電流極低，因此使用該晶體管，所存儲的數(shù)據(jù)可被極長時間地存儲。換言之，由于不需要刷新操作或者刷新操作的頻率可以極低，能夠充分減少功耗。而且，即使在不供電時，所存儲的數(shù)據(jù)仍能夠被極長時間地存儲。此外，在所公開的本發(fā)明的半導體裝置中，不需要高電壓來寫入數(shù)據(jù)，并且元件的劣化不再成為問題。例如，不需要執(zhí)行傳統(tǒng)的非易失性存儲器中所需的、對浮柵注入電子以及從浮柵抽取電子；因此，不會出現(xiàn)柵極絕緣層的劣化。換言之，所公開的本發(fā)明的半導體裝置對寫入操作的次數(shù)沒有限制，而這在傳統(tǒng)的非易失性存儲器中是一個問題，并且其可靠性極大提高。此外，通過切換晶體管的導通態(tài)和截止態(tài)來寫入數(shù)據(jù)，由此可以容易地實現(xiàn)高速操作。此外，不需要擦除數(shù)據(jù)的操作。此外，由于包括與氧化物半導體不同的材料的晶體管可以充分地以高速操作，因此通過使包括與氧化物半導體不同的材料的晶體管與包括氧化物半導體的晶體管組合，半導體裝置的操作速度(例如，數(shù)據(jù)讀取操作)可以是充分高的。此外，包括與氧化物半導體不同的材料的晶體管使得可以實現(xiàn)優(yōu)選地需要高速操作的電路(例如，邏輯電路和驅動器電路)。如上文所述，通過包括具有與氧化物半導體不同的材料的晶體管以及具有氧化物半導體的晶體管，能夠實現(xiàn)具有新型特征的半導體裝置。


圖IA和IB是半導體裝置的電路圖。圖2是半導體裝置的電路圖。圖3是時序圖。圖4是半導體裝置的電路圖。圖5是半導體裝置的電路圖。圖6A和6B是半導體裝置的橫截面視圖和平面視圖。圖7A至7H是關于半導體裝置的制造工藝的橫截面視圖。
圖8A至SE是關于半導體裝置的制造工藝的橫截面視圖。圖9A和9B是半導體裝置的橫截面視圖和平面視圖。圖IOA至IOD是關于半導體裝置的制造工藝的橫截面視圖。圖IlA和IlB是半導體裝置的橫截面視圖和平面視圖。圖12A至12D是關于半導體裝置的制造工藝的橫截面視圖。圖13A至13C是關于半導體裝置的制造工藝的橫截面視圖。圖14A至14F是用于圖示包括半導體裝置的電子裝置的示圖。圖15是示出存儲器窗口寬度的評估結果的曲線圖。圖16是示出包括氧化物半導體的晶體管的特性的曲線圖。圖17是用于評估包括氧化物半導體的晶體管的特性的電路圖。圖18是用于評估包括氧化物半導體的晶體管的特性的時序圖。圖19是示出包括氧化物半導體的晶體管的特性的曲線圖。圖20是示出包括氧化物半導體的晶體管的特性的曲線圖。
具體實施例方式在下文中，將參照附圖描述本發(fā)明的實施例。注意，本發(fā)明不限于以下描述，并且本領域技術人員將容易地認識到，可以通過各種方式來修改實施方式和細節(jié)而不偏離本發(fā)明的精神和范圍。因此，本發(fā)明不應被解釋為限于以下實施例中的描述。注意，附圖中圖示的每個結構的尺寸、范圍等在某些情況下為了易于理解而不是準確地呈現(xiàn)的。因此，所公開的本發(fā)明并不必然限于附圖等中公開的位置、尺寸、范圍等。注意，在本說明書中，使用諸如“第一”、“第二”和“第三”的序數(shù)以便避免部件之間的混淆，并且這些術語并非表示對部件數(shù)目的限制。[實施例I]在實施例I中，將參照圖IA和IB描述所公開的本發(fā)明的一個實施例的半導體裝置的電路結構和操作。注意，在一些電路結構中，在晶體管旁邊寫上“OS”以指示該晶體管包括氧化物半導體。在圖IA中的半導體裝置中，第一布線(其由“第一線”表示并且也被稱為源極線SL)和晶體管160的源極電極彼此電連接，并且第二布線(其由“第二線”表示并且也被稱為位線BL)和晶體管160的漏極電極彼此電連接。晶體管160的柵極電極同晶體管162的源極電極和漏極電極中的一個被電連接到電容器164的一個電極。第三布線(其由“第三線”表示并且也被稱為第一信號線SI)與晶體管162的源極電極和漏極電極中的另一個彼此電連接，并且第四布線(其由“第四線”表示并且也被稱為第二信號線S2)與晶體管162的柵極電極彼此電連接。第五布線(其由“第五線”表示并且也被稱為字線WL)與電容器164的另一電極彼此電連接。這里，包括氧化物半導體的晶體管被用作晶體管162。包括氧化物半導體的晶體管具有極低的截止態(tài)電流的特性。出于該原因，晶體管160的柵極電極的電位可以極長時間地保持，只要晶體管162處于截 止態(tài)。提供電容器164以便于保持提供給晶體管160的柵極電極的電荷并且讀取所存儲的數(shù)據(jù)。注意，包括氧化物半導體的晶體管162因為其IOnm至IOOOnm (含端值)的溝道長度(L)而具有低功耗和極高操作速度的特性。圖IA中的半導體裝置利用了能夠通過其保持晶體管160的柵極電極的電位的特性。通過使用該特性，如下地寫入、存儲和讀取數(shù)據(jù)。首先，將描述數(shù)據(jù)的寫入和存儲。首先，使第四布線的電位成為使晶體管162導通的電位，從而晶體管162導通。因此，第三布線的電位被提供給晶體管160的柵極電極和電容器164。換言之，預定量的電荷被提供給晶體管160的柵極電極(布線)。這里，提供了給出兩個不同的電位電平的電荷之一(以下稱為低電平電荷和高電平電荷)。其后，使第四布線的電位成為使晶體管162截止的電位，從而晶體管162截止。因此，提供給晶體管160的柵極電極的電荷被保持(存儲)。由于晶體管162的截止態(tài)電流極低，因此晶體管160的柵極電極的電荷被長時間保持。其次，將描述數(shù)據(jù)的讀取。通過向第五布線提供適當?shù)碾娢?讀取電位)，同時將預定的電位(恒定電位)提供給第一布線，第二布線的電位根據(jù)晶體管160的柵極電極中保持的電荷量而變化。通常，當晶體管160是n溝道晶體管時，當向晶體管160的柵極電極提供高電平電荷時的表觀閾值電壓(apparent threshold voltage)Vth—“氏于當向晶體管160的柵極電極提供低電平電荷時的表觀閾值電壓Vthp這里，表觀閾值電壓指的是第五布線的需要使晶體管160導通的電位。因此，使第五布線的電位成為VthH和Vg之間中間的電位V0,由此可以確定提供給晶體管160的柵極電極的電荷。例如，在其中在寫入數(shù)據(jù)時提供高電平電荷的情況下，當使第五布線的電位是Vtl (>Vth H)時，晶體管160導通。在其中在寫入時提供低電平電荷的情況下，即使當使第五布線的電位為Vtl (<Vth J時，晶體管160也保持在截止態(tài)。因此，通過測量第二布線的電位可以讀取存儲的數(shù)據(jù)。注意，在將存儲器單元排成陣列以進行使用的情況下，僅需要讀取所需的存儲器單元的數(shù)據(jù)。因此，為了可以讀取預定的存儲器單元的數(shù)據(jù)并且可以不讀取其他存儲器單元的數(shù)據(jù)，在其中存儲器單元的晶體管160并聯(lián)連接的情況下，可以將不管柵極電極狀態(tài)如何都使晶體管160截止的電位，即低于Vth H的電位，施加到未讀取數(shù)據(jù)的存儲器單元的第五布線。此外，在其中存儲器單元的晶體管160串聯(lián)連接的情況下，可以將不管柵極電極的狀態(tài)如何都使晶體管160導通的電位，即高于Vtu的電位，施加到未讀取數(shù)據(jù)的存儲器單元的第五布線。第三，將描述數(shù)據(jù)的重寫。以與執(zhí)行數(shù)據(jù)的寫入和存儲的方式相似的方式執(zhí)行數(shù)據(jù)的重寫。換言之，使第四布線的電位成為使晶體管162導通的電位，由此使晶體管162導通。因此，第三布線的電位(與新數(shù)據(jù)相關的電位)被提供給晶體管160的柵極電極和電容器164。其后，使第四布線的電位為使晶體管162截止的電位，由此使晶體管162截止。因此，與新數(shù)據(jù)相關的電荷被提供給晶體管160的柵極電極。在所公開的本發(fā)明的半導體裝置中，通過如上文所述地寫入數(shù)據(jù)的另一寫入操作，可以直接重寫數(shù)據(jù)。因此，不需要通過使用閃存存儲器等中所需的高電壓來從浮柵提取電荷，并且因此可以抑制歸因于擦除操作的操作速度的降低。換言之，可以實現(xiàn)半導體裝置的高速操作。注意，晶體管162的源極或漏極電極電連接到晶體管160的柵極電極，從而具有與用于非易失性存儲器元件的浮柵晶體管的浮柵相似的效果。因此，附圖中的其中晶體管162的源極或漏極電極電連接到晶體管160的柵極電極的部分在一些情況下被稱為浮柵部分FG。當晶體管162截止時，浮柵部分FG可被視為嵌入在絕緣體中，并且因此電荷被保持在浮柵部分FG中。包括氧化物半導體的晶體管162的截止態(tài)電流量低于或等于包括硅等的晶體管的截止態(tài)電流的量的十萬分之一；因此，由晶體管162的泄漏電流引起的浮柵部分FG中積累的電荷的丟失是可忽略的。換言之，利用包括氧化物半導體的晶體管162，可以實現(xiàn)能夠在無供電的情況下存儲數(shù)據(jù)的非易失性存儲器裝置。 例如，當晶體管162的截止態(tài)電流在室溫下是IOzA/ii m (IzA (zepto-ampere)是I X I(T21A)或更低并且電容器164的電容值約IOfF時，數(shù)據(jù)可被存儲104秒或更長。不用說，存儲時間根據(jù)晶體管特性和電容值而變化。此外，在該情況下，不存在傳統(tǒng)的浮柵晶體管中指出的柵極絕緣膜(隧穿絕緣膜)的劣化的問題。就是說，可以消除傳統(tǒng)上被視為問題的、由于電子注入到浮柵引起的柵極絕緣膜的劣化。這意味著原則上對寫入操作的次數(shù)沒有限制。此外，傳統(tǒng)的浮柵晶體管中所需的用于寫入或擦除數(shù)據(jù)的高電壓不是必需的。圖IA中的形成半導體裝置的諸如晶體管的部件可以被視為包括電阻器和電容器，如圖IB中所示的。換言之，在圖IB中，晶體管160和電容器164均被視為包括晶體管和電容器。Rl和Cl分別表示電容器164的電阻值和電容值。電阻值Rl對應于電容器164中包括的絕緣層具有的電阻值。此外，R2和C2分別表示晶體管160的電阻值和電容值。電阻值R2對應于當晶體管160導通時柵極絕緣層具有的電阻值。電容值C2對應于所謂的柵極電容(在柵極電極與源極電極或漏極電極之間形成的電容，以及在柵極電極和溝道形成區(qū)域之間形成的電容)的值。電子保持期(也被稱為數(shù)據(jù)存儲期)主要由如下條件下的晶體管162的截止態(tài)電流確定晶體管162的柵極泄漏充分小，以及當在晶體管162截止的情況下源極電極和漏極電極之間的電阻值(也被稱為有效電阻)是ROS時，滿足Rl彡ROS并且R2彡ROS0另一方面，當不滿足這些條件時，即使晶體管162的截止態(tài)電流足夠低，也難以充分確保保持期。這是因為除晶體管162的截止態(tài)電流之外的泄漏電流(例如，在源極電極和柵極電極之間生成的泄漏電流)高。因此，可以認為該實施例中公開的半導體裝置期望地滿足以上關系。期望滿足Cl彡C2。如果Cl大，則當浮柵部分FG的電位由第五布線控制時(例如，在讀取時)，可以抑制第五布線的電位變化。當滿足以上關系時，可以實現(xiàn)更優(yōu)選的半導體裝置。注意，Rl和R2由晶體管160和晶體管162的柵極絕緣層控制。對于Cl和C2亦是如此。因此，適當?shù)仄谕卦O置柵極絕緣層的材料、厚度等以滿足以上關系。在本實施例中描述的半導體裝置中，浮柵部分FG具有與閃存存儲器等的浮柵晶體管的浮柵相似的效用，但是本實施例的浮柵部分FG具有在本質上不同于閃存存儲器等的浮柵的特征。在閃存存儲器的情況下，由于施加到控制柵極的電壓高，因此需保持單元之間的適當距離以防止電位影響相鄰單元的浮柵。這是阻礙半導體裝置的更高集成度的因素之一。該因素歸因于閃存存儲器的基本原理，其中在施加高電場時隧穿電流流動。此外，由于閃存存儲器的上述原理，絕緣膜的劣化增加，并且因此出現(xiàn)對重寫次數(shù)的限制(約IO4至IO5次)的問題。所公開的本發(fā)明的半導體裝置通過開關包括氧化物半導體的晶體管進行操作，并且不使用上述的通過隧穿電流進行電荷注入的原理。換言之，不同于閃存存儲器，不需要用 于電荷注入的高電場。因此，不必開率來自控制柵極的高電場對相鄰單元的影響，這便于較高的集成。此外，未利用通過隧穿電流進行電荷注入，這意味著不存在使存儲器單元劣化的誘因。換言之，所公開的本發(fā)明的半導體裝置具有比閃存存儲器高的耐久性和可靠性。此外，還有利的是，較之閃存存儲器，不需要高電場并且不需要大的輔助電路(諸如升壓直流-直流轉換器)。在其中Cl中包括的絕緣層的相對介電常數(shù)e rl與C2中包括的絕緣層的相對介電常數(shù)er2不同的情況下，容易滿足Cl彡C2，同時滿足2* S2彡SI (期望地，S2彡SI)，其中SI是Cl的面積而S2是C2的面積。具體地，例如，將由高k材料(諸如，氧化鉿)形成的膜或者由高k材料(諸如氧化鉿)形成的膜和由氧化物半導體形成的膜的疊層用于Cl，使得erl可以是10或更大，優(yōu)選的是15或更大，并且將氧化硅用于C2，使得er2可以是3至4。這些結構的組合實現(xiàn)了所公開的本發(fā)明的半導體裝置的較高集成。注意，盡管在以上描述中使用了其中電子作為多數(shù)載流子的n溝道晶體管，但是不用說，可以使用其中空穴作為多數(shù)載流子的P溝道晶體管代替n溝道晶體管。如上文所述，所公開的本發(fā)明的實施例的半導體裝置具有非易失性存儲器單元，所述非易失性存儲器單元包括寫入晶體管，其在截止態(tài)下源極和漏極之間的泄漏電流(截止態(tài)電流)低；讀取晶體管，其由與寫入晶體管不同的半導體材料形成；以及電容器。在寫入晶體管處于使用中的溫度(例如，25°C)下，寫入晶體管的截止態(tài)電流優(yōu)選地是IOOzA (IX I(T19A)或更低，更優(yōu)選地是IOzA (I X I(T20A)或更低，進一步優(yōu)選地是IzA(IX I(T21A)或更低。在包括一般硅的晶體管的情況下，難以實現(xiàn)如上文所述的低的截止態(tài)電流。然而，在通過使用在適當?shù)臈l件下處理的氧化物半導體而獲得的晶體管中，可以實現(xiàn)低的截止態(tài)電流。因此，包括氧化物半導體的晶體管優(yōu)選地用作寫入晶體管。此外，包括氧化物半導體的晶體管具有小的亞閾值擺幅(S值)，使得即使遷移率相對低開關速率也可以是充分高的。因此，通過將該晶體管用作寫入晶體管，提供給浮柵部分FG的寫入脈沖的上升可以極其陡峭的。此外，截止態(tài)電流低，并且因此，可以減少保持在浮柵部分FG中的電荷的量。換言之，通過使用包括氧化物半導體的晶體管，可以高速地執(zhí)行數(shù)據(jù)的重寫。對于讀取晶體管，盡管對截止態(tài)電流沒有限制，但是期望使用高速操作的晶體管以便增加讀取速度。例如，優(yōu)選使用具有I納秒或更低的開關速率的晶體管作為讀取晶體管。通過使寫入晶體管導通，使得電位被提供給其中寫入晶體管的源極和漏極電極中的一個、電容器的電極之一、以及讀取晶體管的柵極電極電連接的節(jié)點，并且隨后使寫入晶體管截止，使得預定量的電荷被保持在該節(jié)點處，來將數(shù)據(jù)寫入存儲器單元。這里，寫入晶體管的截止態(tài)電流極低；因此，長時間地保持提供到該節(jié)點的電荷。當截止態(tài)電流例如基本上為0時，傳統(tǒng)DRAM所需的刷新操作可以是不需要的，或者刷新操作的頻率可以相當?shù)?例如，約一個月或一年一次)。因此，可以充分降低半導體裝置的功耗。此外，通過將新數(shù)據(jù)覆寫到存儲器單元，可以直接重寫數(shù)據(jù)。出于該原因，不需要閃存存儲器等所需的擦除操作，從而能夠防止因擦除操作引起的操作速度的降低。換言之，可以實現(xiàn)半導體裝置的高速操作。此外，不需要傳統(tǒng)的浮柵晶體管所需的用于寫入和擦除的高電壓；因此，可以進一步降低半導體裝置的功耗。在其中寫入兩段(I位)的數(shù)據(jù)的情況下，在每個存儲器單元中，根據(jù)本實施例施加到存儲器單元的最高電壓(同時施加到存儲器單元的各個端子的最高電位和最低電位之間的差)可以是5V或更低，優(yōu)選地是3V或更低。被提供用于所公開的本發(fā)明的半導體裝置的存儲器單元，只要其中包括寫入晶體管、讀取晶體管和電容器，其就是可接受的。此外，即使電容器的面積是小的，存儲器單元也仍可以操作。因此，較之對于每個存儲器單元需要六個晶體管的SRAM和這樣的存儲單元，一個存儲器單元的面積可以充分小，并且存儲器單元可以高密度地布置在半導體裝置中。在傳統(tǒng)的浮柵晶體管中，在寫入操作期間電荷在柵極絕緣膜(隧穿絕緣膜)中行進，使得柵極絕緣膜(隧穿絕緣膜)的劣化不可避免。相反，在根據(jù)本發(fā)明的實施例的存儲器單元中，通過寫入晶體管的開關操作來寫入數(shù)據(jù)；因此，可以消除傳統(tǒng)上被當做問題的柵極絕緣膜的劣化。這意味著原則上對寫入操作的次數(shù)沒有限制，并且寫入耐久性極高。例如，在根據(jù)本發(fā)明一個實施例的存儲器單元中，即使在數(shù)據(jù)被寫入I X IO9或更多次(十億或更多次)之后，電流-電壓特性仍未劣化。此外，在使用包括氧化物半導體的晶體管作為存儲器單元的寫入晶體管的情況下，即使例如在150° C的高溫，存儲器單元的電流-電壓特性也未劣化，這是因為氧化物半導體通常具有3. 0至3. 5eV的寬的能隙以及極少的熱激發(fā)載流子。作為潛心研究的結果，本發(fā)明人最先發(fā)現(xiàn)包括氧化物半導體的晶體管具有出色的電流-電壓特性。即使在150° C的高溫下，電流-電壓特性也不會劣化，并且截止態(tài)電流極低，可以為IOOzA或更低。在所公開的本發(fā)明的一個實施例中，通過將這種具有出色的電流-電壓特性的晶體管用作存儲器單元的寫入晶體管，可以提供具有新穎特征的半導體裝置。注意，本實施例中描述的結構、方法等可以適當?shù)嘏c其他實施例中的任何結構、方法等組合。[實施例2]在實施例2中，將說明實施例I中描述的半導體裝置的一個應用示例。具體地，將說明其中實施例I中描述的半導體裝置以矩陣排列成的半導體裝置的一個示例。圖2圖示了具有mXn個位的存儲容量的半導體裝置的電路圖的一個示例。本發(fā)明的一個實施例的半導體裝置包括m個字線WL ;m個第二信號線S2 ;(n+l)個源極位線SL-BL ；n個第一信號線SI ;存儲器單元陣列，其中多個存儲器單元1100以m(行)(在豎直方向上)Xn (列)(在水平方向上)(m和n是自然數(shù))的矩陣排列；以及外圍電路，諸如第一驅動器電路1111、第二驅動器電路1112、第三驅動器電路1113、和第四驅動器電路1114。這里，前述實施例中描述的結構(例如圖IA中的結構)被應用于存儲器單元1100。注意，盡管在實施例2中，如圖2中所示，源極位線SL-BL和第一信號線SI被設置成在列方向上延伸，而字線WL和第二信號線S2被設置在行方向上延伸，但是本發(fā)明的實施例不限于該結構。每個存儲器單元1100包括第一晶體管、第二晶體管和電容器。第一晶體管的柵極電極、第二晶體管的源極電極和漏極電極中的一個、以及電容器的一個電極彼此連接。源極位線SL-BL與第一晶體管的源極電極彼此連接。第一晶體管的漏極電極同與上述源極位線SL-BL相鄰的源極位線SL-BL彼此連接。第一信號線SI同第二晶體管的源極電極和漏極電極中的另一個彼此連接。第二信號線S2同第二晶體管的柵極電極彼此連接。字線WL同電容器的另一個電極彼此連接。 換言之，存儲器單元1100并聯(lián)連接在彼此相鄰的源極位線SL-BL之間。例如，第i行和第j列的存儲器單元1100(i，j) (i是大于等于I且小于等于m的整數(shù)，并且j是大于等于I且小于等于n的整數(shù))連接到源極位線SL-BL (j)、源極位線SL-BL (j+1)、第一信號線SI (j)、字線WL⑴和第二信號線S2 (i)。這里，源極位線SL-BL (j)由存儲器單元1100 (i，j)和存儲器單元1100 (i，j_l)共用，并且源極位線SL-BL (j+1)由存儲器單元1100 (i，j+1)和存儲器單元1100 (i，j)共用。換言之，源極位線SL-BL用作同一行中彼此相鄰的存儲器單元1100中的一個的源極線，以及其中另一個的位線。注意，這些功能并不必然在每個源極位線SL-BL中是確定的，并且功能可以切換。此外，設置在存儲器單元陣列的末端處的源極位線SL-BL(I)和源極位線SL-BL (n+1)僅被分別連接到存儲器單元1100 (i，I)和存儲器單元1100(i，n)。源極位線SL-BL連接到第一驅動器電路1111。第一信號線SI連接到第二驅動器電路1112。第二信號線S2連接到第三驅動器電路1113。字線WL連接到第四驅動器電路1114。注意，在這里第一驅動器電路1111、第二驅動器電路1112、第三驅動器電路1113和第四驅動器電路1114被分離地設置；然而，所公開的本發(fā)明不限于此。替代地，可以使用具有這些功能中的任何一個或一些功能的驅動器電路。接下來，將描述寫入操作和讀取操作。圖3是寫入操作和讀取操作的時序圖的一個示例。注意，在實施例2中的半導體裝置中，寫入操作和讀取操作可以對存儲器單元陣列的每個行執(zhí)行。因此，實施例2中的半導體裝置可以平滑地寫入和讀取數(shù)據(jù)。注意，盡管這里為了方便起見描述了包括存儲器單元陣列的半導體裝置的操作，該存儲器單元陣列包括排列成兩行和四列的存儲單元，但是所公開的本發(fā)明不限于該結構。將描述其中向/從第一行的存儲器單元1100(1，I)、存儲器單元1100(1，2)、存儲器單元1100(1，3)和存儲器單元1100(1，4)寫入/讀取數(shù)據(jù)的情況。注意，下文將描述向存儲器單元1100(1，I)寫入的數(shù)據(jù)是“1”，向存儲器單元1100(1，2)寫入的數(shù)據(jù)是“0”，向存儲器單元1100(1，3)寫入的數(shù)據(jù)是“1”，向存儲器單元1100(1，4)寫入的數(shù)據(jù)是“0”的情況。
首先，將描述寫入操作。向第一行的第二信號線S2 (I)提供電位VH，使得第一行的第二晶體管導通。此外，向第二行的第二信號線S2 (2)提供電位0V，使得第二行的第二晶體
管截止。此外，向第一列的第一信號線SI (I)提供電位V2，向第二列的第一信號線SI (2)提供電位0V，向第三列的第一信號線SI (3)提供電位V2，并且向第四列的第一信號線SI (I)提供電位OV。結果，向存儲器單元(1，I)的浮柵部分FG提供電位V2，向存儲器單元(1，2)的浮柵部分FG提供電位0V，向存儲器單元(1，3)的浮柵部分FG提供電位V2，并且向存儲器單元
(1,4)的浮柵部分FG提供電位0V。這里，電位V2高于第一晶體管的閾值電壓。這樣，使第一行的第二信號線S2(l)的電位是0V，使得第一行的存儲器單元中的第二晶體管截止。從而完成寫入。
注意，字線WL(I)和WL⑵在寫入操作期間處于電位0V。此外，當寫入完成時，在第一行的第一信號線SI (I)的電位改變之前，使第一行的第二信號線S2(l)的電位為電位OV0假設在存儲器元件中，連接到字線WL的端子是控制柵極電極，第一晶體管的源極電極是源極電極，并且第一晶體管的漏極電極是漏極電極，則在數(shù)據(jù)寫入之后，存儲器單元的閾值電壓在數(shù)據(jù)是“0”時是VwO并且在數(shù)據(jù)是“I”時是Vwl。這里，存儲器單元的閾值電壓意指連接到字線WL的端子的電壓，其改變第一晶體管的源極電極和漏極電極之間的電阻。注意，這里滿足Vw0>0>Vwl。接下來，將描述讀取操作。在第一行的存儲器單元中，讀取存儲器單元(1，2)和存儲器單元(1，3)中的數(shù)據(jù)，并且隨后讀取存儲器單元(1，I)和存儲器單元(1，4)中的數(shù)據(jù)。注意，圖4中所示的讀取電路電連接到源極位線SL-BL(2)和源極位線SL_BL(4)中的每一個。在圖4中的讀取電路中，通過由讀取使能信號(RE信號)控制的開關，源極位線SL-BL連接到鐘控反相器和晶體管，該晶體管以二極管形式連接到被提供以電位Vl的布線。首先，將描述存儲器單元(1，2)和存儲器單元(1，3)的讀取操作。分別向第一行的字線WL(I)和第二行的字線WL⑵提供電位OV和電位VL。電位VL低于閾值電壓Vwl。當字線WL(I)處于電位OV時，在第一行中，其中存儲數(shù)據(jù)“0”的存儲器單元的第一晶體管截止，并且其中存儲數(shù)據(jù)“I”的存儲器單元的第一晶體管導通。當字線WL⑵處于電位VL時，在第二行中，其中存儲數(shù)據(jù)“0”或數(shù)據(jù)“I”的存儲器單元的第一晶體管截止。作為結果，由于存儲器單元(1，1)的第一晶體管導通，因此源極位線SL-BL(I)和源極位線SL-BL(2)之間的電阻是低的，由于存儲器單元(1，2)的第一晶體管截止，因此源極位線SL-BL(2)和源極位線SL-BL(3)之間的電阻是高的，由于存儲器單元(1，3)的第一晶體管導通，因此源極位線SL-BL(3)和源極位線SL-BL(4)之間的電阻是低的，并且由于存儲器單元(1，4)的第一晶體管截止，因此源極位線SL-BL(4)和源極位線SL-BL(5)之間的電阻是高的。隨后，為了讀取存儲器單元(1，2)和存儲器單元(1，3)中的數(shù)據(jù)，向源極位線SL-BL(I)提供電位V3，向源極位線SL-BL(3)提供電位0V，并且向源極位線SL_BL(5)提供電位V3。此外，斷言(激活)讀取使能信號(RE信號)。
這里，由于源極位線SL-BL(2)和SL-BL(3)之間的電阻是高的，因此源極位線SL-BL(2)保持在高電位并且存儲器單元(1，2)中存儲的數(shù)據(jù)“0”被讀取。此外，由于源極位線SL-BL(3)和SL-BL(4)之間的電阻是低的，因此向源極位線SL-BL(4)提供低電位并且存儲器單元(1，3)中存儲的數(shù)據(jù)“I”被讀取。然而，連接到源極位線SL-BL(2)的讀取電路的輸出取決于源極位線SL-BL(I)和SL-BL(2)之間的電阻以及源極位線SL-BL(2)和SL-BL(3)之間的電阻。如果源極位線SL-BL(I)和SL-BL(2)之間的電阻是高的，則可以讀取源極位線SL-BL(2)和SL-BL(3)之間的電阻的差而不管源極位線SL-BL(I)的電位如何，這是因為源極位線SL-BL(I)的電位對讀取電路的影響很小。然而，如果源極位線SL-BL(I)和SL-BL(2)之間的電阻是低的，則源極位線SL-BL(I)的電位影響讀取電路。此外，類似地，連接到源極位線SL-BL(4)的讀取電路的輸出取決于源極位線SL-BL(4)和SL-BL(5)之間的電阻以及源極位線SL_BL(3)和SL-BL(4)之間的電阻。 例如，當在源極位線SL-BL(I)和SL-BL(2)之間的電阻低的情況下，向源極位線SL-BL(I)提供接近電位OV或更低的低電位時，源極位線SL-BL(2)的電位是低的而不管源極位線SL-BL(2)和SL-BL(3)之間的電阻。因此，對于連接到源極位線SL-BL(2)的讀取電路有強烈的趨勢將數(shù)據(jù)讀取為數(shù)據(jù)“1”，盡管存儲器單元(1，2)存儲數(shù)據(jù)“O”。此外，當在源極位線SL-BL(4)和SL-BL(5)之間的電阻低的情況下，向源極位線SL-BL(5)提供接近電位Vl或更高的高電位時，源極位線SL-BL(4)的電位是高的而不管源極位線SL-BL(3)和SL-BL(4)之間的電阻如何。因此，對于連接到源極位線SL-BL(4)的讀 取電路有強烈的趨勢將數(shù)據(jù)讀取為數(shù)據(jù)“0”，盡管存儲器單元(1，3)存儲數(shù)據(jù)“I”。換言之，源極位線SL-BL(I)和SL-BL(5)的電位越高，則將越可能數(shù)據(jù)“0”被讀取。源極位線SL-BL(I)和SL-BL(5)的電位越低，則將越可能數(shù)據(jù)“I”被讀取。因此，當提供給源極位線SL-BL(I)和SL-BL(5)的電位V3是電位OV和電位Vl之間的適當電位時，讀取電路的輸出可以與其中讀取電路未連接到源極位線SL-BL(I)和SL-BL(5)的情況下的輸出相同；因此，可以正確地讀取存儲器單元(1，2)和存儲器單元(1，3)之間的電阻差。尤其是，電位V3優(yōu)選地在電位OV和電位Vl之間并且可以例如大致是電位Vl的一半。通過這些步驟，可以通過連接到源極位線SL-BL (2)的讀取電路，讀取存儲器單元(1,2)中存儲的數(shù)據(jù)。相似地，可以通過連接到源極位線SL-BL(4)的讀取電路，讀取存儲器單元(1，3)中存儲的數(shù)據(jù)。 將描述在其中圖4中的電路被用作讀取電路的情況下的輸出電位。在實施例2中，由于源極位線SL-BL(I)和SL-BL(2)之間的電阻是低的并且源極位線SL-BL(2)和SL-BL(3)之間的電阻是高的，因此當電位V3是電位Vl的一半時，比電位Vl的一半高的電位被輸入到鐘控反相器，使得輸出D(I)變低。由于源極位線SL-BL(3)和SL-BL(4)之間的電阻是低的并且源極位線SL-BL(4)和SL-BL(5)之間的電阻是高的，因此當電位V3是電位Vl的一半時，低電位被輸入到鐘控反相器，使得輸出D(2)變高。注意，在讀取操作期間，電位OV和電位VL被分別提供給第二信號線S2(l)和第二信號線S2(2)，使得所有第二晶體管截止。第一行中的浮柵部分FG的電位是OV或V2 ;因此，使第二信號線S2(l)的電位是0V，由此第一行中的所有第二晶體管可以截止。另一方面，如果電位VL被提供給字線WL (2)，則第二行中的浮柵部分FG的電位低于緊接數(shù)據(jù)寫入之后的時間處的電位。因此，為了防止該第二晶體管導通，與字線WL(2)的電位相似地，使第二信號線S2(2)的電位是低電位(電位VL)。因此，所有第二晶體管可以截止。接下來，將描述存儲器單元(1，I)和存儲器單元(1，4)的讀取操作。如存儲器單元(1，2)和存儲器單元(1，3)的讀取操作中那樣，分別向第一行的字線WL(I)和第二行的字線WL(2)提供電位OV和電位VL。電位VL低于閾值電壓Vwl。當字線WL(I)處于電位OV時，在第一行中，其中存儲數(shù)據(jù)“0”的存儲器單元的第一晶體管截止，并且其中存儲數(shù)據(jù)“I”的存儲器單元的第一晶體管導通。當字線WL(2)處于電位VL時，在第二行中，其中存儲數(shù)據(jù)“0”或數(shù)據(jù)“ I”的存儲器單元的第一晶體管截止。作為結果，由于存儲器單元(1，I)的第一晶體管導通，因此源極位線SL-BL(I)和源極位線SL-BL(2)之間的電阻是低的，由于存儲器單元(1，2)的第一晶體管截止，因此源極位線SL-BL(2)和源極位線SL-BL(3)之間的電阻是高的，由于存儲器單元(1，3)的第一晶體管導通，因此源極位線SL-BL(3)和源極位線SL-BL(4)之間的電阻是低的，并且由于存儲器單元(1，4)的第一晶體管截止，因此源極位線SL-BL(4)和源極位線SL-BL(5)之間的電阻是高的。
·
隨后，為了讀取存儲器單元(1，1)和存儲器單元(1，4)中的數(shù)據(jù)，向源極位線SL-BL(I)提供電位0V，向源極位線SL-BL(3)提供電位V3，并且向源極位線SL_BL(5)提供電位0V。此外，讀取使能信號(RE信號)被斷言(激活)。如存儲器單元(1，2)和存儲器單元(1，3)的讀取操作中那樣，連接到源極位線SL-BL(2)的讀取電路的輸出取決于源極位線SL-BL(2)和SL-BL(3)之間的電阻以及源極位線SL-BL(I)和SL-BL(2)之間的電阻。此外，相似地，連接到源極位線SL-BL(4)的讀取電路的輸出取決于源極位線SL-BL(3)和SL-BL(4)之間的電阻以及源極位線SL-BL(4)和SL-BL(5)之間的電阻。因此，如存儲器單元(1，2)和存儲器單元(1，3)的讀取操作中那樣，源極位線SL-BL(3)的電位越高，則將讀取數(shù)據(jù)“0”的趨勢變得越強。源極位線SL-BL(3)的電位越低，則將讀取數(shù)據(jù)“I”的趨勢變得越強。因此，當提供給源極位線SL-BL(3)的電位V3是電位OV和電位Vl之間的適當電位時，讀取電路的輸出可以是相同的，即使在讀取電路未連接到源極位線SL-BL(3)時也是如此；因此，可以正確地讀取存儲器單元(1，1)和存儲器單元
(1,4)之間的差。具體地，電位V3優(yōu)選地在電位OV和電位Vl之間并且可以例如大致是電位Vl的一半。通過這些步驟，可以通過連接到源極位線SL-BL (2)的讀取電路，讀取存儲器單元(1,1)中存儲的數(shù)據(jù)。相似地，可以通過連接到源極位線SL-BL(4)的讀取電路，讀取存儲器單元(1，4)中存儲的數(shù)據(jù)。將描述在其中圖4中的電路被用作讀取電路的情況下的輸出電位。電位V3例如可以大致是電位Vl的一半。在實施例2中，由于源極位線SL-BL(I)和SL-BL(2)之間的電阻是低的并且源極位線SL-BL(2)和SL-BL(3)之間的電阻是高的，因此當電位V3是電位Vl的一半時，低電位被輸入到鐘控反相器，使得輸出D(I)變?yōu)楦?。由于源極位線SL-BL(3)和SL-BL(4)之間的電阻是低的并且源極位線SL-BL(4)和SL_BL(5)之間的電阻是高的，因此當電位V3是電位Vl的一半時，比電位Vl的一半高的電位被輸入到鐘控反相器，使得輸出D (2)變?yōu)楦摺?br> 操作電位可以如下例如，滿足V1=2V，V2=l. 5V，V3=1V，VH=2V以及VL=_2V。 在具有該結構的半導體裝置中，一個源極位線SL-BL可以用作源極線SL和位線BL并且可以減少存儲器單元的布線數(shù)目。因此，存儲器單元占用的面積可以減少，并且半導體裝置的單位面積的存儲容量可以增加。將截止態(tài)電流極低的氧化物半導體裝置用作圖2中的半導體裝置，使得能夠極長時間地保持所存儲的數(shù)據(jù)。換言之，由于刷新操作變得不必要或者刷新操作的頻率可以極低，因此可以充分減少功耗。而且，即使在未供電時仍可以長時間地存儲所存儲的數(shù)據(jù)。此外，在圖2中的半導體裝置中，不需要高電壓來寫入數(shù)據(jù)，并且元件的劣化不再稱為問題。因此，圖2中的半導體裝置對寫入操作的次數(shù)沒有限制(這在傳統(tǒng)的非易失性存儲器中成為問題)，并且其可靠性顯著提高。此外，通過切換晶體管的導通態(tài)和截止態(tài)來寫入數(shù)據(jù)，由此可以容易地實現(xiàn)高速操作。此外，不需要用于擦除數(shù)據(jù)的操作。
此外，由于包括與氧化物半導體不同的材料的晶體管可以充分地高速操作，因此通過使包括與氧化物半導體不同的材料的晶體管與包括氧化物半導體的晶體管組合，半導體裝置的操作(例如，數(shù)據(jù)讀取操作)可以是充分高速的。此外，包括與氧化物半導體不同的材料的晶體管使得可以實現(xiàn)優(yōu)選需以高速操作的電路(例如，邏輯電路和驅動器電路)。通過這種方式，通過具有包括與氧化物半導體不同的材料的晶體管和包括氧化物半導體的晶體管兩者，可以實現(xiàn)具有新穎特征的半導體裝置。該實施例中描述的結構、方法等可以適當?shù)嘏c其他實施例中描述的任何結構、方法等組合。[實施例3]在實施例3中，將描述其中實施例I中描述的半導體裝置以矩陣形式排列的半導體裝置的另一示例。在下文中，將描述與前述實施例不同的部分并且省略了與前述實施例相似的部分的詳細描述。圖5圖示了具有mXn位的存儲容量的半導體裝置的電路圖的一個示例。在實施例3中，不同于實施例2，將描述其中第二信號線S2被設置成在列方向上延伸而第一信號線SI被設置成在行方向上延伸的示例。本發(fā)明的一個實施例的半導體裝置包括m個字線WL ;m個第一信號線SI ；(n+l)個源極位線SL-BL ；n個第二信號線S2 ;存儲器單元陣列，其中多個存儲器單元1200排列成m (行)(在豎直方向上)Xn (列)(在水平方向上)(m和n是自然數(shù))的矩陣；以及外圍電路，諸如第一驅動器電路1211、第二驅動器電路1212、第三驅動器電路1213、和第四驅動器電路1214。這里，將前述實施例中描述的結構(例如圖IA中的結構)應用于存儲器單元1200。注意，在實施例3中，不同于實施例2，源極位線SL-BL和第二信號線S2被設置成在列方向上延伸而字線WL和第一信號線SI被設置在行方向上延伸。每個存儲器單元1200包括第一晶體管、第二晶體管和電容器。第一晶體管的柵極電極、第二晶體管的源極電極和漏極電極中的一個、以及電容器的一個電極彼此連接。源極位線SL-BL同第一晶體管的源極電極彼此連接。第一晶體管的漏極電極同與上述源極位線SL-BL相鄰的源極位線SL-BL彼此連接。第一信號線SI同第二晶體管的源極和漏極電極中的另一個彼此連接。第二信號線S2同第二晶體管的柵極電極彼此連接。字線WL同電容器的另一個電極彼此連接。
換言之，存儲器單元1200并聯(lián)連接在彼此相鄰的源極位線SL-BL之間。例如，第i行和第j列的存儲器單元1200 (i，j) (i是大于等于I且小于等于m的整數(shù)，并且j是大于等于I且小于等于n的整數(shù))連接到源極位線SL-BL (j)、源極位線SL-BL (j+1)、第二信號線S2(j)、字線WL(i)和第一信號線SI (i)。這里，源極位線SL-BL (j)由存儲器單元1200 (i，j)和存儲器單元1200 (i，j_l)共用，并且源極位線SL-BL (j+1)由存儲器單元1100(i，j+1)和存儲器單元1100 (i，j)共用。換言之，源極位線SL-BL用作同一行中彼此相鄰的存儲器單元1200中的一個的源極線，以及其中另一個的位線。注意，這些功能并不必然在每個源極位線SL-BL中都是確定的并且功能可以切換。此外，設置在存儲器單元陣列的末端處的源極位線SL-BL(I)和源極位線SL-BL (n+1)僅被分別連接到存儲器單元1200 (i，I)和存儲器單元1200 (i，n)。源極位線SL-BL連接到第一驅動器電路1211。第一信號線SI連接到第二驅動器電路1212。第二信號線S2連接到第三驅動器電路1213。字線WL連接到第四驅動器電路1214。注意，在這里第一驅動器電路1211、第二驅動器電路1212、第三驅動器電路1213和第四驅動器電路1214被分離地設置；然而，所公開的本發(fā)明不限于此。替代地，可以使用具有這些功能中的任何一個或一些功能的驅動器電路。實施例3中的半導體裝置的寫入操作和讀取操作與實施例2中的半導體裝置的寫入操作和讀取操作相似；因此，將參照實施例2中的描述。注意，由于在實施例3中的半導體裝置中第二信號線S2被設置在列方向上，因此在存儲器單元陣列的每一行中執(zhí)行寫入操作。在寫入操作中，向第一信號線SI和字線WL提供電位，使得存儲器單元的第二晶體管的柵極電極和源極電極之間的電壓以及存儲器單元的第二晶體管的柵極電極和漏極電極之間的電壓大致相同，由此可以將數(shù)據(jù)有選擇地寫入到其中執(zhí)行數(shù)據(jù)寫入的列中的存儲器單元中。因此，在實施例3中的半導體裝置中，寫入按位(bitwise)數(shù)據(jù)。在具有該結構的半導體裝置中，一個源極位線SL-BL可以用作源極線SL和位線BL，并且可以減少存儲器單元的布線數(shù)目。因此，存儲器單元占用的面積可以減少，并且半導體裝置的單位面積的存儲容量可以增加。如實施例2中那樣，截止態(tài)電流極低的氧化物半導體裝置被用作圖5中的半導體裝置，使得能夠極長時間地保持所存儲的數(shù)據(jù)。換言之，由于刷新操作變得不必要或者刷新操作的頻率可以極低，因此可以充分減少功耗。而且，即使在未供電時仍可以長時間地存儲所存儲的數(shù)據(jù)。此外，如實施例2中那樣，在圖2中的半導體裝置中，不需要高電壓來寫入數(shù)據(jù)，并且元件的劣化不再成為問題。因此，圖2中的半導體裝置沒有對寫入操作的次數(shù)限制(而這在傳統(tǒng)的非易失性存儲器中成為問題)，并且其可靠性顯著提高。此外，通過切換晶體管的導通態(tài)和截止態(tài)來寫入數(shù)據(jù)，由此可以容易地實現(xiàn)高速操作。此外，不需要用于擦除數(shù)據(jù)的操作。此外，由于包括與氧化物半導體不同的材料的晶體管可以充分地高速操作，因此通過使包括與氧化物半導體不同的材料的晶體管與包括氧化物半導體的晶體管組合，半導體裝置的操作(例如，數(shù)據(jù)讀取操作)可以是充分高速的。此外，包括與氧化物半導體不同的材料的晶體管使得可以實現(xiàn)優(yōu)選需以高速操作的電路(例如，邏輯電路和驅動器電路)。、
通過這種方式，通過具有包括與氧化物半導體不同的材料的晶體管和包括氧化物半導體的晶體管兩者，可以實現(xiàn)具有新穎特征的半導體裝置。該實施例中描述的結構、方法等可以適當?shù)嘏c其他實施例中描述的任何結構、方法等組合。[實施例4]在該實施例中，將參照圖6A和6B、圖7A至7H以及圖8A至8E描述所公開的本發(fā)明的一個實施例的半導體裝置的結構和制造方法。<半導體裝置的橫截面結構和平面結構>圖6A和6B圖示了半導體裝置的結構的一個示例。圖6A圖示了半導體裝置的橫截面，而圖6B圖示了半導體裝置的平面視圖。這里，圖6A對應于沿圖6B的線A1-A2和線B1-B2截取的橫截面。圖6A和6B中所示的半導體裝置包括在下部中的使用與氧化物半導 體不同的材料的晶體管160，以及在上部中的使用氧化物半導體的晶體管162。使用與氧化物半導體不同的材料形成的晶體管容易高速操作。另一方面，包括氧化物半導體的晶體管因其特性可以長時間地保持電荷。注意，盡管這里所有的晶體管都是n溝道晶體管，但是不用說，也可以使用P溝道晶體管。此外，由于所公開的本發(fā)明的技術特征是在晶體管162中使用氧化物半導體，使得能夠存儲數(shù)據(jù)，因此半導體裝置的具體結構并不限于這里描述的結構。圖6A和6B中的每個中的晶體管160包括包含半導體材料(例如，硅)的襯底100中的溝道形成區(qū)域116 ;雜質區(qū)域114和高濃度區(qū)域120，雜質區(qū)域114和高濃度區(qū)域120的組合可以簡稱為雜質區(qū)域，溝道形成區(qū)域116設置在在雜質區(qū)域之間；溝道形成區(qū)域116上的柵極絕緣層108 ;柵極絕緣層108上的柵極電極110 ;電連接到雜質區(qū)域的源極或漏極電極130a ;以及電連接到第二雜質區(qū)域114的源極電極或漏極電極130b。側壁絕緣層118設置在柵極電極110的側表面上。此外，當從與襯底100的表面垂直的方向觀看時，高濃度雜質區(qū)域120在襯底100的不與側壁絕緣層118重疊的區(qū)域中形成，并且金屬化合物區(qū)域124與高濃度雜質區(qū)域120接觸。此外，元件隔離絕緣層106設置在襯底100上以便圍繞晶體管160。層間絕緣層126和層間絕緣層128被設置成覆蓋晶體管160。源極或漏極電極130a和源極或漏極電極130b通過在層間絕緣層126和128中形成的開口電連接到金屬化合物區(qū)域124。就是說，源極或漏極電極130a和源極或漏極電極130b通過金屬化合物區(qū)域124電連接到高濃度雜質區(qū)域120和雜質區(qū)域114。此外，電極130c通過在層間絕緣層126和128中形成的開口電連接到柵極電極110。注意，為了晶體管160的集成，在一些情況下未形成側壁絕緣層118。圖6A和6B中的每個中的晶體管162包括設置在層間絕緣層128上的源極或漏極電極142a和源極或漏極電極142b，電連接到源極或漏極電極142a和源極或漏極電極142b的氧化物半導體層144，覆蓋源極或漏極電極142a、源極或漏極電極142b和氧化物半導體層144的柵極絕緣層146，以及設置在柵極絕緣層146上以便與氧化物半導體層144重疊的柵極電極148a。這里，氧化物半導體層144優(yōu)選是通過從中充分去除諸如氫的雜質或者通過向其提供充分量的氧而高度純化的氧化物半導體層。具體地，氧化物半導體層144的氫濃度是5 X IO19原子/cm3或更低，優(yōu)選為5 X IO18原子/cm3或更低，更優(yōu)選為5 X IO17原子/cm3或更低。注意，氧化物半導體層144的氫濃度通過二次離子質譜法(SIMS)來測量。在通過充分減少其中的氫濃度而高度純化以及其中通過提供充分量的氧來減少由于氧缺乏引起的能隙中的缺陷能級的氧化物半導體層144中，載流子濃度低于IX IO1Vcm3，優(yōu)選低于IX IO11/cm3,更優(yōu)選低于I. 45 X IO1Vcm30例如，室溫下晶體管162的截止態(tài)電流(這里按每單位溝道寬度(I U m)計)是 IOOzA/ u m (IzA (zepto-ampere)是 I X I(T21A)或更低，優(yōu)選地是 IOzA/Pm或更低。通過使用這種使其成為i型(本征)氧化物半導體或者基本上i型的氧化物半導體的氧化物半導體，可以獲得具有相當優(yōu)異的截止態(tài)電流特性的晶體管162。注意，由于在圖6A中的晶體管162中氧化物半導體層144未被構圖成具有島形形狀，因此防止了氧化物半導體層144因用于構圖的刻蝕而被污染。電容器164包括源極或漏極電極142a、氧化物半導體層144、柵極絕緣層146和電極148b。就是說，源極或漏極電極142a用作電容器164的一個電極，并且電極148b用作電容器164的另一電極。、注意，在圖6A中所示的電容器164中，通過堆疊氧化物半導體層144和柵極絕緣層146可以充分確保源極或漏極電極142a和電極148b之間的絕緣性質。注意，在晶體管162和電容器164中，源極或漏極電極142a和源極或漏極電極142b的邊緣部分優(yōu)選地是漸縮的。這里，錐角是例如30°至60° (含端值)。注意，“錐角”意指當在與橫截面(與襯底表面垂直的平面)垂直的方向上觀察時，由具有漸縮形狀的層(例如，源極或漏極電極142a)的側表面和底表面形成的傾角。當源極或漏極電極142a和源極或漏極電極142b的邊緣部分是漸縮時，可以改善氧化物半導體層144的覆蓋并且可以防止連接斷開。此外，層間絕緣層150設置在晶體管162和電容器164上，并且層間絕緣層152設置在層間絕緣層150上。<用于制造半導體裝置的方法>接下來，下文將描述用于制造半導體裝置的方法的示例。首先，下文將參照圖7A至7H描述用于制造下部中的晶體管160的方法，并且隨后將參照圖8A至SE描述用于制造上部中的晶體管162的方法?！从糜谥圃煜虏恐械木w管的方法〉首先，制備包括半導體材料的襯底100 (參見圖7A)。作為包括半導體材料的襯底100，可以使用包括硅、碳化硅等的單晶半導體襯底或多晶半導體襯底；包括鍺硅等的化合物半導體襯底；或SOI襯底；等等。這里，將描述使用單晶硅襯底作為包括半導體材料的襯底100的示例。注意，通常術語“SOI襯底”意指其中硅層設置在絕緣表面上的襯底。在本說明書等中，術語“SOI襯底”在其范疇中還包括其中使用不同于硅的材料形成的半導體層設置在絕緣表面上的襯底。就是說，“SOI襯底”中包括的半導體層不限于硅層。此外，SOI襯底可以是具有如下結構的襯底其中半導體層設置在諸如玻璃襯底的絕緣襯底上，在它們之間設置有絕緣層。特別地，例如包括硅的單晶半導體襯底被用作包括半導體材料的襯底100，使得實施例2或3中的半導體裝置可以較高速地讀取數(shù)據(jù)。在襯底100上形成用作用于形成元件隔離絕緣層的掩模的保護層102 (參見圖7A)。作為保護層102，可以使用例如使用氧化硅、氮化硅、氮氧化硅、或氧氮化硅等形成的絕緣層。注意，在該步驟之前或之后，可以將賦予n型導電性的雜質元素或者賦予p型導電性的雜質元素添加到襯底100以便控制晶體管的閾值電壓。當使用硅形成半導體時，可以使用磷、或砷等作為賦予n型導電性的雜質。可以使用硼、鋁、或鎵等作為賦予p型導電性的雜質。接下來，通過使用保護層102作為掩模進行刻蝕來去除襯底100的未被保護層102覆蓋的區(qū)域(即，暴露區(qū)域)中的部分。因此，形成與另一半導體區(qū)域分離的半導體區(qū)域104(參見圖7B)。作為該刻蝕，優(yōu)選地使用干法刻蝕，但是也可以進行濕法刻蝕?？梢愿鶕?jù)待刻蝕的層的材料來適當?shù)剡x擇刻蝕氣體和刻蝕劑。隨后，形成絕緣層以便覆蓋半導體區(qū)域104，并且有選擇地去除與半導體區(qū)域104重疊的區(qū)域中的絕緣層，使得形成元件隔離絕緣層106 (參見圖7B)。使用氧化硅、氮化硅、或氧氮化硅等形成絕緣層。作為去除絕緣層的方法，可以使用任何刻蝕處理和拋光處理(諸如，CMP)。注意，在形成半導體區(qū)域104之后或者在形成元件隔離絕緣層106之后去除保護層 102。 接下來，在半導體區(qū)域104上形成絕緣層，并且在該絕緣層上形成包含導電材料的層。該絕緣層將作為后來的柵極絕緣層并且優(yōu)選地具有使用通過CVD方法、濺射等利用含氧化娃、氧氮化娃、氮化娃、氧化鉿、氧化招、氧化鉭、氧化釔、娃酸鉿(HfSixOy, (x>0,y>0))、被添加氮的硅酸鉿(HfSixOyNz, (x>0, y>0, z>0))、或被添加氮的鋁酸鉿(HfAlxOyNz,(x>0，y>0，z>0))等獲得的膜的單層結構或疊層結構。替代地，絕緣層可以以如下方式形成通過高密度等離子體處理或熱氧化處理對半導體區(qū)域104的表面進行氧化或氮化?？梢允褂美缰T如He、Ar、Kr或Xe的稀有氣體，氧、氧化氮、氨、氮、或氫的混合氣體來執(zhí)行高密度等離子體處理。絕緣層的厚度可以是例如Inm至lOOnm，優(yōu)選地是IOnm至50nm?？梢允褂弥T如鋁、銅、鈦、鉭、或鎢的金屬材料形成包含導電材料的層。可以使用諸如多晶硅的半導體材料形成包含導電材料的層。對用于形成包含導電材料的層的方法沒有特別限制，并且可以使用多種膜形成方法，諸如蒸發(fā)方法、CVD方法、濺射、和旋涂方法。注意，該實施例描述了其中使用金屬材料形成包含導電材料的層的情況的示例。此后，有選擇地刻蝕絕緣層和包含導電材料的層，從而形成柵極絕緣層108和柵極電極110 (參見圖7C)。接下來，形成覆蓋柵極電極110的絕緣層112 (參見圖7C)。隨后通過向半導體區(qū)域104添加磷(P)、或砷(As)等形成具有淺的結深的雜質區(qū)域114(參見圖7C)。注意，這里添加磷或砷以便形成n溝道晶體管；在形成p溝道晶體管的情況下可以添加諸如硼(B)或鋁(Al)的雜質元素。通過形成雜質區(qū)域114，在柵極絕緣層108下方在半導體區(qū)域104中形成溝道形成區(qū)域116 (參見圖7C)。這里，可以適當?shù)卦O置所添加的雜質的濃度；當半導體元件高度微型化時優(yōu)選地增加濃度。這里使用其中在形成絕緣層112之后形成雜質區(qū)域114的步驟；替代地，可以在形成雜質區(qū)域114之后形成絕緣層112。接下來，形成側壁絕緣層118 (參見圖7D)。絕緣層被形成來覆蓋絕緣層112并且隨后經(jīng)歷高度各向異性刻蝕，由此可以以自對準的方式形成側壁絕緣層118。此時，優(yōu)選的是，部分地刻蝕絕緣層112，使得柵極電極110的頂表面和雜質區(qū)域114的頂表面暴露。注意，在一些情況下未設置側壁絕緣層118，以使得實現(xiàn)較高的集成等。
隨后，形成絕緣層以便覆蓋柵極電極110、雜質區(qū)域114、側壁絕緣層118等。接下來，將磷(P)、或砷(As)等添加到與雜質區(qū)域114接觸的區(qū)域，使得形成高濃度雜質區(qū)域120(參見圖7E)。此后，去除絕緣層，并且形成金屬層122以便覆蓋柵極電極110、側壁絕緣層118、高濃度雜質區(qū)域120等(參見圖7E)。可以使用諸如真空蒸發(fā)方法、濺射、和旋涂方法的多種膜形成方法用于形成金屬層122。優(yōu)選地，使用與半導體區(qū)域104中所包含的半導體材料反應以成為低電阻金屬化合物的金屬材料來形成金屬層122。這樣的金屬材料的示例是欽、組、鶴、鎮(zhèn)、鉆和怕。接下來，執(zhí)行熱處理，使得金屬層122與半導體材料反應。從而，形成與高濃度雜質區(qū)域120接觸的金屬化合物區(qū)域124 (參見圖7F)。注意，當使用多晶硅等形成柵極電極110時，在柵極電極110的與金屬層122接觸的部分中也形成金屬化合物區(qū)域。作為熱處理，可以使用例如利用閃光燈的照射。盡管不用說，可以使用另一熱處理方法，但是優(yōu)選使用能夠實現(xiàn)極短時間的熱處理的方法以便改善金屬化合物的形成中的化學反應的可控性。注意，金屬化合物區(qū)域是通過金屬材料和半導體材料的反應而形成的并 且具有充分高的導電率。金屬化合物區(qū)域的形成可以充分降低電阻并改善元件特性。注意，在形成金屬化合物區(qū)域124之后去除金屬層122。隨后，形成層間絕緣層126和層間絕緣層128以便覆蓋在以上步驟中形成的部件(參見圖7G)。可以使用包含諸如氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭的無機絕緣材料的材料來形成層間絕緣層126和128。此外，可以使用諸如聚酰亞胺或丙烯酸樹脂的有機絕緣材料來形成層間絕緣層126和128。注意，盡管這里使用了層間絕緣層126和層間絕緣層128的疊層結構，但是所公開的本發(fā)明的實施例不限于此。還可以使用單層結構或者包括兩個或更多個層的疊層結構。在形成層間絕緣層128之后，優(yōu)選地通過CMP或刻蝕等對層間絕緣層128的表面進行平坦化。隨后，在層間絕緣層中形成達到金屬化合物區(qū)域124的開口，并且在開口中形成源極或漏極電極130a和源極或漏極電極130b (參見圖7H)。源極或漏極電極130a和源極或漏極電極130b可以以如下方式形成，例如，通過PVD方法或CVD方法等在包括所述開口的區(qū)域中形成導電層，并且隨后通過刻蝕或CMP等去除部分導電層。尤其是，可以使用如下方法，例如，其中通過PVD方法在包括開口的區(qū)域中形成薄的鈦膜，并且通過CVD方法形成薄的氮化鈦膜，并且隨后，形成鎢膜以便嵌入在開口中。這里，通過PVD方法形成的鈦膜具有減少在其上形成鈦膜的表面上形成的氧化物膜(例如，天然氧化物)的作用，以降低與下面的電極(這里是金屬化合物區(qū)域124)等的接觸電阻。在形成鈦膜之后形成的氮化鈦膜具有防止導電材料的擴散的阻擋作用。在形成鈦或氮化鈦等的阻擋膜之后可以通過鍍覆方法形成銅膜。注意，在其中通過去除部分導電層形成源極或漏極電極130a和源極或漏極電極130b的情況下，優(yōu)選地執(zhí)行該步驟使得對表面進行平坦化。例如，當在包括所述開口的區(qū)域中形成薄的鈦膜和薄的氮化鈦膜并且隨后形成鎢膜以便嵌入在開口中時，去除多余的鎢膜、多余的鈦膜、多余的氮化鈦膜等，并且可以通過后繼的CMP來改善表面的平坦性。以這樣的方式對包括源極或漏極電極130a和源極或漏極電極130b的表面進行平坦化，使得可以在后面的步驟中有利地形成電極、布線、絕緣層、半導體層等。注意，這里僅示出了與金屬化合物區(qū)域124接觸的源極或漏極電極130a和源極或漏極電極130b ;然而，在該步驟中還可以形成與柵極電極110等接觸的電極。對用于源極或漏極電極130a和源極或漏極電極130b的材料沒有特別限制，并且可以使用多種導電材料。例如，可以使用諸如鑰、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧的導電材料?？紤]到后面執(zhí)行的熱處理，優(yōu)選的是，使用具有高到足以承受該熱處理的耐熱性的材料來形成源極或漏極電極130a和源極或漏極電極130b。通過以上步驟，形成了使用包含半導體材料的襯底100的晶體管160(參見圖7H)。包括與氧化物半導體不同的材料的晶體管160可以高速操作。注意，在以上步驟之后可以進一步形成電極、布線、或絕緣層等。當布線具有包括層間絕緣層和導電層的疊層結構的多層結構時，可以提供高度集成的半導體裝置?！从糜谥圃焐喜恐械木w管的方法〉接下來，將參照圖8A至SE描述用于在層間絕緣層128上制造晶體管162的步驟。注意，在圖8A至8E中省略了晶體管162下方的晶體管160等，圖8A至8E圖示了晶體管 162、層間絕緣層128上的多種電極等的制造工藝。首先，在層間絕緣層128上形成導電層并且對其進行選擇性刻蝕，使得形成源極或漏極電極142a和源極或漏極電極142b (見圖8A)。可以通過諸如濺射的PVD方法或者諸如等離子體CVD方法的CVD方法形成該導電層。作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鑰或鎢的元素；或包含任何這些元素作為組分的合金；等等。此外，可以使用選自錳、鎂、鋯和鈹?shù)囊环N或多種材料。替代地，可以使用與選自鈦、鉭、鎢、鑰、鉻、釹和鈧的一種或多種元素組合的鋁。導電層可以具有單層結構或者包括兩個或更多個層的分層結構。例如，導電層可以具有鈦膜或氮化鈦膜的單層結構，包含硅的鋁膜的單層結構，其中鈦膜堆疊在鋁膜上的雙層結構，其中鈦膜堆疊在氮化鈦膜上的雙層結構，或者其中鈦膜、鋁膜和鈦膜以該順序堆疊的三層結構。注意，在其中導電層具有鈦膜或氮化鈦膜的單層結構的情況下，存在如下優(yōu)點導電層被容易被處理成具有漸縮形狀的源極或漏極電極142a和源極或漏極電極142b。替代地，可以使用導電的金屬氧化物形成導電層。作為導電的金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2,在一些情況中其被縮寫成IT0)、氧化銦-氧化鋅合金(In203-Zn0)、或者其中包括硅或氧化硅的任何這些金屬氧化物材料。優(yōu)選地，對導電層進行刻蝕以使得源極或漏極電極142a和源極或漏極電極142b的邊緣部分是漸縮的。這里，錐角優(yōu)選是例如30°至60° (含端值)。當刻蝕源極或漏極電極142a和源極或漏極電極142b的邊緣部分以便使其漸縮時，改善了后來要形成的柵極絕緣層146的覆蓋并且可以防止連接斷開。晶體管的溝道長度(L)由源極或漏極電極142a的下邊緣部分和源極或漏極電極142b的下邊緣部分之間的距離確定。注意，在其中晶體管的溝道長度(L)是25nm或更低的情況下，優(yōu)選利用波長短至幾納米至幾十納米的極紫外線(extreme ultraviolet ray)來執(zhí)行用于形成掩模的曝光。利用極紫外線的曝光的分辨率高并且焦深大。出于這些原因，后面將形成的晶體管的溝道長度(L)可以在IOnm至IOOOnm (I y m)的范圍內，并且電路可以以較高速操作。此外，微型化可以導致半導體裝置的低功耗。注意，可以在層間絕緣層128上形成用作基底的絕緣層。該絕緣層可以通過PVD方法或CVD方法等形成。此外，可以在刻蝕源極或漏極電極142a和源極或漏極電極142b上形成絕緣層。通過提供該絕緣層，可以減少在后面要形成的柵極電極和源極或漏極電極142a之間以及在柵極電極和源極或漏極電極142b之間形成的寄生電容。接下來，形成氧化物半導體層144以便覆蓋源極或漏極電極142a和源極或漏極電極142b (參見圖8B)?？梢允褂萌魏蜗率鲅趸锇雽w來形成氧化物半導體層144 :四組分金屬氧化物，諸如基于In-Sn-Ga-Zn-O的氧化物半導體；三組分金屬氧化物，諸如基于In-Ga-Zn-O的氧化物半導體、基于In-Sn-Zn-O的氧化物半導體、基于In-Al-Zn-O的氧化物半導體、基于Sn-Ga-Zn-O的氧化物半導體、基于基于Al-Ga-Zn-O的氧化物半導體、或者基于Sn-Al-Zn-O的氧化物半導體；二組分金屬氧化物，諸如基于In-Zn-O的氧化物半導體、基于Sn-Zn-O的氧化物半導體、基于Al-Zn-O的氧化物半導體、基于Zn-Mg-O的氧化物半導體、基于Sn-Mg-O的氧化物半導體、或者基于In-Mg-O的氧化物半導體；或者一組分金屬氧化物，諸如基于In-O的氧化物半導體、基于Sn-O的氧化物半導體、或者基于Zn-O的氧化物半導體的。·特別地，當不存在電場時基于In-Ga-Zn-O的氧化物半導體材料具有充分高的電阻，并且因此可以充分地降低截止態(tài)電流。此外，通過高的場效應遷移率，基于In-Ga-Zn-O的氧化物半導體材料適于作為用在半導體裝置中的半導體材料。作為基于In-Ga-Zn-O的氧化物半導體材料的典型示例，給出了由InGaO3(ZnO)ni(m>0并且m不是自然數(shù))表示的一種材料，并且使用利用ICP-MS或RBS的分析可以確認，m不是自然數(shù)。使用M替代Ga，存在由InMO3(ZnO)m (m>0并且m不是自然數(shù))表示的氧化物半導體材料。這里，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種或多種金屬元素。例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、或Ga和Co等。注意，上述組合物得自氧化物半導體材料可以具有的晶體結構并且僅作為示例。作為用于通過濺射形成氧化物半導體層144的祀，優(yōu)選地使用具有In Ga Zn=I x y (x是0或更大并且y是0. 5至5)的組成比的祀。例如，可以使用具有In2O3 Ga2O3 : ZnO=I I 2[摩爾比](x=l, y=l)等的組成比的革巴。替代地，可以使用具有In2O3 Ga2O3 ZnO=I I I[摩爾比](x=l，y=0. 5)的組成比的靶、具有In2O3 Ga2O3 ZnO=I I 4[摩爾比](x=l，y=2)的組成比的靶、或具有In2O3 : Ga2O3 : ZnO=I : 0 : 2[摩爾比](x=0, y=l)的組成比的革巴。在該實施例中，利用用于形成基于In-Ga-Zn-O的氧化物半導體膜的靶通過濺射，形成具有非晶結構的氧化物半導體層144。優(yōu)選的是，用于形成氧化物半導體膜的靶中包含的金屬氧化物具有80%或更高、優(yōu)選地95%或更高、更優(yōu)選地99. 9%或更高的相對密度。通過使用用于形成氧化物半導體膜的具有高相對密度的靶，可以形成具有致密結構的氧化物半導體層144。其中形成氧化物半導體層144的氣氛優(yōu)選地是稀有氣體(典型地，氬)氣氛、氧氣氛、或者稀有氣體(典型地，氬)和氧的混合氣氛。尤其是，優(yōu)選的是使用高純度氣體氣氛，例如，從該氣氛去除了諸如氫、水、氫氧基或氫化物的雜質，使得濃度是Ippm或更低(優(yōu)選地，IOppb或更低)。在形成氧化物半導體層144時，將待處理的材料保持在被維持于降低的壓力下的處理腔室中，并且被加熱，以使得待處理的材料的溫度高于或等于100° C并且低于550° C，優(yōu)選為200° C至400° C (含端值)。替代地，形成氧化物半導體層144時的待處理的材料的溫度可以是室溫。隨后，引入從其去除了氫、水等的濺射氣體，同時去除處理腔室中的濕氣，由此使用上述靶形成氧化物半導體層144。在對待處理的材料加熱的同時形成氧化物半導體層144，使得可以減少氧化物半導體層144中包含的雜質。此外，可以減少由于濺射引起的損害。優(yōu)選使用俘獲型真空泵以便去除處理腔室中的濕氣。例如，可以使用低溫泵、離子泵、或者鈦升華泵。可以使用設置有冷阱的渦輪泵。通過利用低溫泵等的排出，可以從處理腔室去除氫、水等，由此可以降低氧化物半導體層144的雜質濃度。氧化物半導體層144可以在如下條件下形成，例如待處理的材料和靶之間的距離是170mm ;壓力是0. 4Pa ;直流(DC)功率是0. 5kff ;并且氣氛是氧(氧流量的比例是100%)氣氛、氬(氬流量的比例是100%)氣氛、或者氧和氬的混合氣氛。注意，優(yōu)選的是，使用脈沖直流(DC)電源，因為可以減少在膜淀積中生成的粉狀物質(也被稱為顆粒或灰塵)并且可以使厚度分布均勻。氧化物半導體層144的厚度是Inm至50nm(含端值),優(yōu)選地是Inm至30nm (含端值)，更優(yōu)選地是Inm至IOnm (含端值)。使用具有這樣的厚度的氧化物半導體層144可以抑制由于微型化引起的短溝道效應。注意，適當?shù)暮穸雀鶕?jù)所使用的氧化物半導體材料或半導體裝置的用途等而不同；因此，也可以根據(jù)要使用的材料或用途等適當?shù)卦O置厚度。注意，在通過濺射形成氧化物半導體層144之前，優(yōu)選地通過其中引入氬氣并且生成等離子體的反濺射去除附著到其上形成氧化物半導體層144的表面的材料。這里，與其中離子撞擊濺射靶的通常的濺射相反，反濺射是其中離子撞擊待處理的表面使得表面被修改的方法。用于使離子撞擊待處理的表面的方法的示例是如下方法其中在氬氣氛中將高頻電壓施加到所述表面，使得在待處理的材料附近生成等離子體。注意，可以使用氮氣氛、氦氣氛、或氧氣氛等替代氬氣氛。此后，優(yōu)選地對氧化物半導體層144執(zhí)行熱處理(第一熱處理)。通過第一熱處理可以去除氧化物半導體層144中包含的過多的氫(包括水和氫氧基)；因此，可以改善氧化物半導體層的結構并且可以減少能隙中的缺陷能級。第一熱處理的溫度是例如高于或等于300° C且低于550° C，或者是400° C至500° C (含端值)。熱處理可以以如下方式執(zhí)行，例如，將物體引入到其中使用電阻加熱元件等的電爐中，并且在氮氣氛中在450° C加熱一小時。在熱處理期間氧化物半導體層144不暴露于空氣，使得可以防止水和氫的進入。熱處理裝置不限于電爐，并且可以是用于通過來自諸如加熱氣體的介質的熱傳導或者熱輻射來加熱物體的裝置。例如，可以使用快速熱退火(RTA)裝置，諸如燈快速熱退火(LRTA)裝置或氣體快速熱退火(GRTA)裝置。LRTA裝置是用于通過從燈發(fā)射的光輻射(電磁波)來加熱物體的裝置，所述燈諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈。GRTA裝置是用于使用高溫氣體執(zhí)行熱處理的裝置。作為該氣體，使用不會因熱處理而與物體反應的惰性氣體,例如,氮或者諸如IS的稀有氣體。例如，作為第一熱處理，可以如下執(zhí)行GRTA處理。將物體放入已被加熱的惰性氣體氣氛中，加熱數(shù)分鐘，并且從惰性氣體氣氛中取出。GRTA工藝使得高溫熱處理的時間能夠是短的。此外，即使當溫度超過物體的溫度上限時，仍可以使用GRTA工藝。注意，可以在工藝處理期間將惰性氣體改變?yōu)楹醯臍怏w。這是因為通過在含氧氣氛中執(zhí)行第一熱處理，可以減少由氧空位引起的能隙中的缺陷能級。注意,作為惰性氣體氣氛,優(yōu)選地使用包含氮或稀有氣體(例如,氦、氖或氬)作為其主要組分并且不包含水或氫等的氣氛。例如，引入到熱處理裝置中的氮或者諸如氦、氖或氬的稀有氣體的純度是6N (99. 9999%)或更高，優(yōu)選地是7N (99. 99999%)或更高(S卩，雜質濃度是Ippm或更低，優(yōu)選地是0. Ippm或更低)。在任何情況下，形成了其中通過第 一熱處理減少了雜質的i型(本征)或基本上i型的氧化物半導體層144，其使得能夠實現(xiàn)具有極為優(yōu)異的特性的晶體管。上述熱處理(第一熱處理)因為其去除氫、水等的作用而可以被稱為脫水處理或脫氫處理等。例如，可以在形成氧化物半導體層之后，在形成柵極絕緣層之后，或者在形成柵極電極之后，執(zhí)行所述脫水處理或脫氫處理。該脫水處理或脫氫處理可以被執(zhí)行一次或多次。接下來，形成與氧化物半導體層144接觸的柵極絕緣層146 (參見圖SC)?？梢酝ㄟ^CVD方法或濺射等形成柵極絕緣層146。柵極絕緣層146優(yōu)選地被形成為包含氧化硅、氮化硅、氧氮化硅、氧化鋁、氧化鉭、氧化鉿、氧化釔、硅酸鉿(HfSixOy，(x>0，y>0))、被添加了氮的娃酸鉿(HfSixOy, (x>0,y>0)、或被添加了氮的招酸鉿(HfAlxOy, (x>0,y>0))等。柵極絕緣層146可以具有單層結構或分層結構。對厚度沒有特別限制；然而，在其中使半導體裝置微型化的情況下，厚度優(yōu)選地是小的，以確保晶體管的操作。例如，在其中使用氧化硅的情況下，厚度可以被設置成Inm至IOOnm (含端值),優(yōu)選地設置為IOnm至50nm (含端值)。如上文所述，當柵極絕緣層146薄時，存在由于隧穿效應等引起的柵極泄露的問題。為了解決柵極泄露的問題，對于柵極絕緣層146，優(yōu)選地使用高介電常數(shù)(高k)材料，諸如氧化鉿、氧化鉭、氧化釔、硅酸鉿(HfSixOy, (x>0, y>0))、被添加了氮的硅酸鉿(HfSixOy,(x>0, y>0))、被添加了氮的招酸鉿(HfAlxOy, (x>0, y>0))等。通過將高k材料用于柵極絕緣層146，可以確保電特性并且厚度可以是大的以防止柵極泄露。注意，可以使用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化鋁等中的任何一種的膜的分層結構。在形成柵極絕緣層146之后，期望地在惰性氣體氣氛或氧氣氛中執(zhí)行第二熱處理。該熱處理的溫度被設置為200° C至450° C (含端值)，優(yōu)選地250° C至350° C (含端值)。例如，可以在氮氣氛中在250° C下執(zhí)行熱處理一小時。第二熱處理可以降低晶體管電特性的變化。此外，在其中柵極絕緣層146包含氧的情況下，氧被提供到氧化物半導體層144以覆蓋氧化物半導體層144中的氧空位，使得可以形成i型(本征半導體)或者基本上i型的氧化物半導體。注意，在該實施例中在形成柵極絕緣層146之后執(zhí)行第二熱處理；第二熱處理的時機不限于此。例如，可以在形成柵極電極之后執(zhí)行第二熱處理。替代地，可以在第一熱處理之后執(zhí)行第二熱處理，第一熱處理可以兼作第二熱處理，或者第二熱處理可以兼作第一熱處理。接下來，在與氧化物半導體層144重疊的區(qū)域中在柵極絕緣層146上形成柵極電極148a并且在源極或漏極電極142a上形成電極148b (參見圖8D)。柵極電極148a和電極148b可以以如下方式形成在柵極絕緣層146上形成導電層并且對其進行選擇性刻蝕。將成為柵極電極148a和電極148b的導電層可以通過以濺射為代表的PVD方法或者諸如等離子體CVD方法的CVD方法來形成。細節(jié)與源極或漏極電極142a等的相似；因此，可以參照其描述。接下來，在柵極絕 緣層146、柵極電極148a和電極148b上形成層間絕緣層150和層間絕緣層152 (圖8E)?？梢酝ㄟ^PVD方法或CVD方法等形成層間絕緣層150和152?？梢允褂冒T如氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭的無機絕緣材料的材料來形成層間絕緣層150和152。注意，實施例4中使用了層間絕緣層150和152的分層結構，但是所公開的本發(fā)明的一個實施例不限于此。還可以使用單層結構或者包括兩個或更多個層的分層結構。替代地，并不必然提供層間絕緣層。注意，層間絕緣層152期望地被形成為具有平坦化的表面。這是因為，即使在例如半導體裝置微型化的情況下仍可以有利地在層間絕緣層152上形成電極或布線等。可以使用諸如CMP (化學機械拋光)的方法對層間絕緣層152進行平坦化。通過以上步驟，完成了使用高度純化的氧化物半導體層144的晶體管162。此外，完成了電容器164。圖8E中所示的晶體管162包括氧化物半導體層144，電連接到氧化物半導體層144的源極或漏極電極142a和源極或漏極電極142b，覆蓋氧化物半導體層144、源極或漏極電極142a和源極或漏極電極142b的柵極絕緣層146，以及柵極絕緣層146上的柵極電極148a。此外，電容器164包括源極或漏極電極142a，氧化物半導體層144，覆蓋源極或漏極電極142a的柵極絕緣層146，和柵極絕緣層146上的電極148b。由于在該實施例中所示的晶體管162中氧化物半導體層144是高度純化的，因此氫濃度是5 X IO19原子/cm3或更低，優(yōu)選地為5 X IO18原子/cm3或更低，更優(yōu)選地為5 X IO17原子/cm3或更低。此外，較之通常的硅晶片(被略微添加諸如磷或硼的雜質元素的硅晶片)(約I X IO1Vcm3)，氧化物半導體層144的載流子濃度值充分低(例如，低于I X IO1Vcm3,優(yōu)選地低于I. 45 X IO1Vcm3)o因此，截止態(tài)電流充分低。例如，室溫下晶體管162的截止態(tài)電流(這里按每單位溝道寬度(I U m)的值計)是IOOzA/ii m (IzA (zepto-ampere)是I X I(T21A)或更低，優(yōu)選地是IOzA/ V- m或更低。通過使用高度純化的或者變?yōu)楸菊鞯难趸锇雽w層144，可以充分降低晶體管的截止電流。這樣，通過使用該晶體管，可以獲得其中可以將所存儲的數(shù)據(jù)存儲極長時間的半導體裝置。該實施例中描述的結構、方法等可以適當?shù)嘏c其他實施例中描述的任何結構、方法等組合。[實施例5]在該實施例中，將參照圖9A和9B以及圖IOA至IOD描述所公開的本發(fā)明的與實施例4不同的一個實施例的半導體裝置的結構和制造方法。<半導體裝置的橫截面結構和平面結構>圖9A和9B圖示了半導體裝置的結構的一個示例。圖9A圖示了半導體裝置的橫截面，而圖9B圖示了半導體裝置的平面視圖。這里，圖9A對應于沿圖9B的線A1-A2和線B1-B2截取的橫截面。圖9A和9B中所示的半導體裝置包括在下部中的使用與氧化物半導體不同的材料的晶體管160，以及在上部中的使用氧化物半導體的晶體管162。使用與氧化物半導體不同的材料形成的晶體管易于高速操作。另一方面，包括氧化物半導體的晶體管因其特性可以長時間地保持電荷。注意，盡管這里所有的晶體管都是n溝道晶體管，但是不用說，也可以使用P溝道晶體管。此外，由于所公開的本發(fā)明的技術特征是在晶體管162中使用氧化物半導體，使得能夠存儲數(shù)據(jù)，因此半導體裝置的具體結構并不限于這里描述的結構。圖9A和9B中的每一個中的晶體管160包括包含半導體材料(例如，硅)的襯底100中的溝道形成區(qū)域116 ;雜質區(qū)域114和高濃度區(qū)域120，雜質區(qū)域114和高濃度區(qū)域120的組合可以被簡稱為雜質區(qū)域，溝道形成區(qū)域116設置在雜質區(qū)域之間；溝道形成區(qū)域116上的柵極絕緣層108 ;柵極絕緣層108上的柵極電極110 ;電連接到雜質區(qū)域的源極或漏極電極130a ;以及電連接到雜質區(qū)域的源極或漏極電極130b。此外，在源極或漏極電極130a和源極或漏極電極130b上分別形成布線142c和布線142d。
側壁絕緣層118設置在柵極電極110的側表面上。此外，如橫截面視圖中所示，在襯底100的不與側壁絕緣層118重疊的區(qū)域中形成高濃度雜質區(qū)域120，并且金屬化合物區(qū)域124與高濃度雜質區(qū)域120接觸。此外，元件隔離絕緣層106設置在襯底100上以便圍繞晶體管160。層間絕緣層126和層間絕緣層128被設置成使柵極電極110的頂表面暴露，并且被設置成覆蓋晶體管160。源極或漏極電極130a和源極或漏極電極130b通過在層間絕緣層126和128中形成的開口電連接到金屬化合物區(qū)域124。就是說，源極或漏極電極130a和源極或漏極電極130b通過金屬化合物區(qū)域124電連接到高濃度雜質區(qū)域120和雜質區(qū)域114。注意，為了晶體管160的集成，在一些情況下不形成側壁絕緣層118。圖9A和9B每一個中的晶體管162包括設置在層間絕緣層128上的源極或漏極電極142a和源極或漏極電極142b，電連接到源極或漏極電極142a和源極或漏極電極142b的島形氧化物半導體層144，覆蓋源極或漏極電極142a、源極或漏極電極142b和島形氧化物半導體層144的柵極絕緣層146，以及設置在柵極絕緣層146上以便與島形氧化物半導體層144重疊的柵極電極148a。這里，源極或漏極電極142a直接形成在柵極電極110上，由此下部中的晶體管160和上部中的晶體管162彼此電連接。就是說，該實施例中描述的半導體裝置具有如下結構其中上部中的晶體管162形成在下部中的晶體管160上，從該處去除了在實施例4中描述的半導體裝置中柵極電極IlOa的頂表面上的部分。注意，氧化物半導體層144優(yōu)選地是通過從其中充分去除諸如氫的雜質或者通過向其提供充分量的氧而高度純化的氧化物半導體層。尤其是，氧化物半導體層144的氫濃度是5 X IO19原子/cm3或更低，優(yōu)選地5 X IO18原子/cm3或更低，更優(yōu)選地5 X IO17原子/cm3或更低。注意，氧化物半導體層144的氫濃度通過二次離子質譜法(SIMS)來測量。在通過充分減少其中的氫濃度而高度純化以及其中通過提供充分量的氧來減少由于氧缺乏引起的能隙中的缺陷能級的氧化物半導體層144中，載流子濃度低于I X IO1Vcm3，優(yōu)選地低于I X10n/cm3，更優(yōu)選地低于I. ASXKT/cm3。例如，室溫下晶體管162的截止態(tài)電流(這里按每單位溝道寬度(I U m)計)是 IOOzA/ii m (IzA (zepto-ampere)是 I X I(T21A)或更低，優(yōu)選地是lOzA/ym或更低。通過使用這樣的氧化物半導體(使其成為i型(本征)的氧化物半導體或者基本上i型的氧化物半導體)，可以獲得具有顯著優(yōu)異的截止態(tài)電流特性的晶體管162。
電容器164包括源極或漏極電極142a、氧化物半導體層144、柵極絕緣層146、和電極148b。就是說，源極或漏極電極142a作為電容器164的一個電極，而電極148b作為電容器164的另一電極。注意，在圖9A中所示的電容器164中，通過堆疊氧化物半導體層144和柵極絕緣層146可以充分確保源極或漏極電極142a和電極148b之間的絕緣性質。注意，在晶體管162和電容器164中，優(yōu)選使源極或漏極電極142a和源極或漏極電極142b的邊緣部分漸縮。這里，錐角是例如30°至60° (含端值)。注意，“錐角”意指當在與橫截面(與襯底表面垂直的平面)垂直的方向上觀察時，由具有漸縮形狀的層(例如，源極或漏極電極142a)的側表面和底表面形成的傾角。當源極或漏極電極142a和源極或漏極電極142b的邊緣部分漸縮時，可以改善氧化物半導體層144的覆蓋并且可以防止連接斷開。此外，層間絕緣層150設置在晶體管162和電容器164上，并且層間絕緣層152設置在層間絕緣層150上?！从糜谥圃彀雽w裝置的方法〉接下來，下文將描述用于制造半導體裝置的方法的示例。在下文中，將參照圖IOA至IOD描述形成下部中的晶體管160之后執(zhí)行的步驟以及用于制造在上部中的晶體管162 的方法。形成下部中的晶體管160的方法與實施例4中的相似；因此，可以參考實施例4中的描述。通過實施例4中描述的方法形成下部中的晶體管160，并且隨后，去除晶體管160的在柵極電極110的頂表面上的部分(參見圖10A)。通過對在下部中的晶體管160執(zhí)行的拋光處理(CMP)去除晶體管160的所述部分直至柵極電極110的頂表面暴露。如此，去除了層間絕緣層126、層間絕緣層128、源極或漏極電極130a和源極或漏極電極130b的在柵極電極110上的部分。此時，使包括層間絕緣層126、層間絕緣層128、源極或漏極電極130a、和源極或漏極電極130b的表面平坦化；因此，在后面的步驟中可以優(yōu)選地形成電極、布線、絕緣層、半導體層等。實施例4中說明的電極130c不必形成，因為其通過CMP被完全去除。如上文所述通過CMP使柵極電極110的頂表面暴露，由此柵極電極110可以直接連接到源極或漏極電極142a。因此，晶體管160和晶體管162可以容易地彼此電連接。接下來，在層間絕緣層126和層間絕緣層128上形成導電層，并對其進行選擇性刻蝕以形成源極或漏極電極142a、源極或漏極電極142b、布線142c、和布線142d (參見圖10B)。這里，源極或漏極電極142a、布線142c、和布線142d被形成為分別直接連接到柵極電極110、源極或漏極電極130a、和源極或漏極電極130b。這里，形成源極或漏極電極142a、源極或漏極電極142b、布線142c、和布線142d的導電層可以通過使用與實施例4中的相似的材料來形成；因此，可以參照實施例4中的描述。此外，可以按與實施例4中執(zhí)行的刻蝕相似的方式來執(zhí)行導電層的刻蝕；因此，可以參照實施例4中的描述。此外，如實施例4中所示的，可以在源極或漏極電極142a和源極或漏極電極142b上形成絕緣層。提供絕緣層可以降低在后面的步驟中要形成的柵極電極與源極和漏極電極142a和142b之間形成的寄生電容。隨后，形成氧化物半導體層以覆蓋源極或漏極電極142a、源極或漏極電極142b、布線142c、和布線142d，并對其進行選擇性刻蝕以將氧化物半導體層144形成為與源極或漏極電極142a和源極或漏極電極142b接觸(參見圖10C)。氧化物半導體層可以通過使用與實施例4中的相似的材料和方法來形成；因此，可以參照實施例4中的描述。通過使用掩模進行刻蝕等，對以這樣的方式形成的氧化物半導體層進行處理以使其具有島形，從而形成島形氧化物半導體層144。作為用于刻蝕氧化物半導體層的方法，可以使用干法刻蝕或濕法刻蝕。不用說，可以組合使用干法刻蝕和濕法刻蝕。根據(jù)材料適當?shù)卦O置刻蝕條件(例如，刻蝕氣體或刻蝕齊U、刻蝕時間和溫度)，使得可以將氧化物半導體層刻蝕成所需的形狀。此外，氧化物半導體層144優(yōu)選經(jīng)歷如實施例4中所述的熱處理(第一熱處理)。第 一熱處理可以通過實施例4中描述的方法來執(zhí)行；因此，可以參照實施例4中的描述。形成了其中通過第一熱處理減少了雜質i型(本征)或基本上i型的氧化物半導體層144，其使得能夠實現(xiàn)具有極為優(yōu)異的特性的晶體管。注意，第一熱處理可以在刻蝕氧化物半導體之前執(zhí)行或者在通過刻蝕對氧化物半導體層進行處理以使其具有島形之后執(zhí)行。接下來，形成與氧化物半導體層144接觸的柵極絕緣層146 (參見圖10C)。柵極絕緣層146可以通過使用與實施例4中的相似的材料和方法來形成；因此，可以參照實施例4中的描述。此外，在形成柵極絕緣層146之后，如實施例4中描述的，期望地在惰性氣體氣氛或氧氣氛中執(zhí)行第二熱處理。第二熱處理可以通過實施例4中描述的方法來執(zhí)行；因此，可以參照實施例4中的描述。第二熱處理可以減少晶體管的電特性的變化。此外，在其中柵極絕緣層146包含氧的情況下，氧被提供給氧化物半導體層144以覆蓋氧化物半導體層144中的氧空位，使得可以形成i型(本征半導體)或者基本上i型的氧化物半導體。注意，在該實施例中在形成柵極絕緣層146之后執(zhí)行第二熱處理；第二熱處理的時機不限于此。例如，可以在形成柵極電極之后執(zhí)行第二熱處理。替代地，可以在第一熱處理之后執(zhí)行第二熱處理，第一熱處理可以兼作第二熱處理，或者第二熱處理可以兼作第一熱處理。接下來，在與氧化物半導體層144重疊的區(qū)域中在柵極絕緣層146上形成柵極電極148a，并在源極或漏極電極142a上形成電極148b (參見圖10D)。柵極電極148a和電極148b可以以如下方式形成在柵極絕緣層146上形成導電層并且隨后對其進行選擇性刻蝕。將成為柵極電極148a和電極148b的導電層可以通過以濺射為代表的PVD方法或者諸如等離子體CVD方法的CVD方法來形成。細節(jié)與源極或漏極電極142a等的細節(jié)相似；因此，可以參照其描述。接下來，如實施例4中描述的，在柵極絕緣層146、柵極電極148a和電極148b上形成層間絕緣層150和層間絕緣層152。層間絕緣層150和層間絕緣層152可以通過使用與實施例4中的相似的材料和方法來形成；因此，可以參照實施例4中的描述。注意，層間絕緣層152期望地被形成為具有平坦化表面。這是因為，即使在例如半導體裝置微型化的情況下仍可以有利地在層間絕緣層152上形成電極或布線等?？梢允褂弥T如CMP (化學機械拋光)的方法對層間絕緣層152進行平坦化。通過上述步驟，完成了使用高度純化的氧化物半導體層144的晶體管162(參見圖10D)。此外，完成了電容器164。圖IOD中所示的晶體管162包括氧化物半導體層144，電連接到氧化物半導體層144的源極或漏極電極142a和源極或漏極電極142b，覆蓋氧化物半導體層144、源極或漏極電極142a和源極或漏極電極142b的柵極絕緣層146，以及柵極絕緣層146上的柵極電極148a。此外，電容器164包括源極或漏極電極142a，氧化物半導體層144，覆蓋源極或漏極電極142a的柵極絕緣層146，和柵極絕緣層146上的電極148b。由于在該實施例中所示的晶體管162中氧化物半導體層144是高度純化的，因此氫濃度是5 X IO19原子/cm3或更低，優(yōu)選地為5 X IO18原子/cm3或更低，更優(yōu)選地為5 X IO17原子/cm3或更低。此外，較之通常的硅晶片(被略微添加諸如磷或硼的雜質元素的硅晶片)(約I X IO1Vcm3)，氧化物半導體層144的載流子濃度值充分低(例如，低于I X IO1Vcm3,優(yōu)選地低于I. 45 X IO1Vcm3)o因此，截止態(tài)電流充分低。例如，室溫下晶體管162的截止態(tài)電流(這里按每單位溝道寬度(I U m)的值計)是IOOzA/ii m (IzA (zepto-ampere)是I X I(T21A)、或更低，優(yōu)選地是IOzA/ V- m或更低。通過使用高度純化的或者變?yōu)楸菊鞯难趸锇雽w層144，可以充分降低晶體管的截止電流。這樣，通過使用該晶體管，可以獲得其中所存儲的數(shù)據(jù)可以存儲極長時間的半導體裝置。該實施例中描述的結構、方法等可以適當?shù)嘏c其他實施例中描述的任何結構、方法等組合。[實施例6]在實施例6中，將參照圖IIA和11B、圖12A至12D以及圖13A至13C描述所公開的本發(fā)明的與實施例4和5不同的一個實施例的半導體裝置的結構和制造方法。<半導體裝置的橫截面結構和平面結構>圖IlA和IlB圖示了半導體裝置的結構的一個示例。圖IlA圖示了半導體裝置的橫截面，而圖IlB圖示了半導體裝置的平面視圖。這里，圖IlA對應于沿圖IlB的線C1-C2和線D1-D2截取的橫截面。圖IlA和IlB中所示的半導體裝置包括在下部中的使用與氧化物半導體不同的材料的晶體管160，以及在上部中的使用氧化物半導體的晶體管162。使用與氧化物半導體不同的材料形成的晶體管易于高速操作。另一方面，包括氧化物半導體的晶體管因其特性可以長時間地保持電荷。注意，盡管這里所有的晶體管都是n溝道晶體管，但是不用說，也可以使用P溝道晶體管。此外，由于所公開的本發(fā)明的技術特征是在晶體管162中使用氧化物半導體，使得能夠存儲數(shù)據(jù)，因此半導體裝置的具體結構不限于這里描述的結構。圖11和IlB中的半導體裝置與以上實施例中描述的半導體裝置的不同之處在于半導體裝置的平面布局。在實施例6中，晶體管162和電容器164被設置成與晶體管160重疊。通過使用這樣的平面布局，可以實現(xiàn)較高的集成度。例如，給定最小工藝處理尺寸是F，則存儲器單元占用的面積可以是15F2至25F2。圖11和IlB中的半導體裝置與以上實施例中描述的半導體裝置的不同之處還在于在晶體管160中未設置側壁絕緣層118。就是說，圖11和IlB中的半導體裝置不包括側壁絕緣層。由于不形成側壁絕緣層，因此不形成雜質區(qū)域114。因此，較之其中設置側壁絕緣層118的情況，在不設置側壁絕緣層的情況下，容易實現(xiàn)較高的集成度。此外，較之其中設置側壁絕緣層118的情況，可以簡化制造工藝。圖11和IlB中的半導體裝置與以上實施例中描述的半導體裝置的不同之處還在于在晶體管160中設置了層間絕緣層125。就是說，圖11和IlB中的半導體裝置包括層間絕緣層125。通過將包含氫的絕緣層用作層間絕緣層125，可以向晶體管160供氫并且可以改善晶體管160的特性。作為層間絕緣層125，例如給出了通過等離子體CVD方法形成的包含氫的氮化硅層。此外，通過將其中充分減少氫的絕緣層用作層間絕緣層126，可以防止在晶體管162中包括可能不利地影響晶體管162的特性的氫。作為層間絕緣層126，例如，給出通過濺射形成的氮化硅層。當使用該結構時，可以充分改善晶體管160和晶體管162的特性。圖11和IlB中的半導體裝置與以上實施例中描述的半導體裝置的不同之處還在于在晶體管162中設置了絕緣層143a和絕緣層143b。就是說，圖11和IlB中的半導體裝置包括絕緣層143a和絕緣層143b。通過這樣設置絕緣層143a和絕緣層143b，可以降低由柵極電極148a和源極或漏極電極142a (或者柵極電極148a和源極或漏極電極142b)形成的所謂的柵極電容，并且可以提高晶體管162的操作速度。注意，如實施例5中那樣，源極或漏極電極142a直接形成在柵極電極110上，由此下部中的晶體管160和上部中的晶體管162彼此電連接。通過該結構，較之其中另外設置電極和布線的情況，集成度增加。此外，簡化了制造工藝。盡管該實施例中描述了包括所有這些差別的結構，但是也可以使用包括這些差別中的任何一個的結構?！从糜谥圃彀雽w裝置的方法〉接下來，將描述用于制造半導體裝置的方法的示例。在下文中，將參照圖12A至12D和圖13A至13C描述形成下部中的晶體管160之后執(zhí)行的步驟以及用于制造上部中的晶體管162的方法。下部中的晶體管160可以通過與實施例4中描述的方法相似的方法來制造。對于細節(jié)可以參照實施例4。注意，在該實施例中形成三個層間絕緣層125、126和128以便覆蓋晶體管160(對比圖7G)。此外，在實施例6中在晶體管160的制造工藝中未形成源極或漏極電極130a和源極或漏極電極130b (對比圖7H);然而，為了方便起見，即便是其中未形成源極或漏極電極130a和源極或漏極電極130b的結構，也將其稱為晶體管160。首先，通過實施例4中描述的方法形成下部中的晶體管160，并隨后去除晶體管160的在柵極電極110的頂表面上的部分。對于該去除步驟，可以使用諸如化學機械拋光(CMP)的拋光處理。因此，去除了層間絕緣層125、層間絕緣層126和層間絕緣層128的在柵極電極110的頂表面上的部分。注意，對經(jīng)歷拋光處理的表面進行充分平坦化，由此在后面的步驟中可以有利地形成電極、布線、絕緣層、半導體層等。隨后，在柵極電極110、層間絕緣層125、層間絕緣層126和層間絕緣層128上形成導電層，并且選擇性地刻蝕該導電層，使得形成源極或漏極電極142a和源極或漏極電極142b (參見圖12A)。這里，源極或漏極電極142a被形成為直接連接到柵極電極110。用于形成源極或漏極電極142a和源極或漏極電極142b的導電層可以通過使用與實施例4中描述的材料相似的材料來形成。此外，可以通過與實施例4中描述的方法相似的方法來刻該蝕導電層。對于細節(jié)可以參照實施例4。 接下來，形成絕緣層以便覆蓋源極或漏極電極142a和源極或漏極電極142b，并且對其進行選擇性刻蝕，使得在源極或漏極電極142a和源極或漏極電極142b上分別形成絕緣層143a和絕緣層143b (參見圖12B)。通過提供絕緣層143a和絕緣層143b，可以降低在后來形成的柵極電極與源極和漏極電極142a和142b之間形成的寄生電容。此后，形成氧化物半導體層144以便覆蓋源極或漏極電極142a和源極或漏極電極142b，并在氧化物半導體層144上形成柵極絕緣層146 (參見圖12C)?？梢允褂脤嵤├?中描述的材料和方法來形成氧化物半導體層144。此外，優(yōu)選使氧化物半導體層144經(jīng)歷熱處理(第一熱處理)。對于細節(jié)可以參照實施例4?？梢允褂脤嵤├?中描述的材料和方法來形成柵極絕緣層146。優(yōu)選在形成柵極絕緣層146之后，在惰性氣體氣氛或氧氣氛中執(zhí)行熱處理(第二熱處理)。對于細節(jié)可以參照實施例4。
隨后，在柵極絕緣層146上，在與晶體管162的作為溝道形成區(qū)域的區(qū)域重疊的區(qū)域中形成柵極電極148a，并在與源極或漏極電極142a重疊的區(qū)域中形成電極148b (參見圖 12D)。柵極電極148a和電極148b可以以如下方式形成在柵極絕緣層146上形成導電層，并隨后對其進行選擇性刻蝕。將成為柵極電極148a和電極148b的導電層可以通過以濺射為代表的PVD方法或者諸如等離子體CVD方法的CVD方法來形成。細節(jié)與源極或漏極電極142a等的細節(jié)相似；因此，可以參照其描述。接下來，在柵極絕緣層146、柵極電極148a和電極148b上形成層間絕緣層150和層間絕緣層152 (參見圖13A)?？梢允褂脤嵤├?中描述的材料和方法來形成層間絕緣層150和層間絕緣層152。對于細節(jié)可以參照實施例4。注意，層間絕緣層152優(yōu)選地被形成為具有平坦化的表面。通過形成層間絕緣層152以便具有平坦化的表面，即使在例如半導體裝置尺寸減小的情況下仍可以有利地在層間絕緣層152上形成電極或布線等?？梢酝ㄟ^諸如化學機械拋光(CMP)的方法對層間絕緣層152進行平坦化。此后，有選擇地刻蝕層間絕緣層125、層間絕緣層126、層間絕緣層128、氧化物半導體層144、柵極絕緣層146、層間絕緣層150和層間絕緣層152，使得形成到達晶體管160的金屬化合物區(qū)域124的開口(參見圖13B)。作為該刻蝕，可以使用干法刻蝕或濕法刻蝕；就微制造而言，優(yōu)選地使用干法刻蝕。源極或漏極電極154被形成為嵌入在所述開口中，并且在層間絕緣層152上形成布線156以便與電極154接觸(參見圖13C)。源極或漏極電極154可以以如下方式形成例如，通過PVD方法或CVD方法等在包括所述開口的區(qū)域中形成導電層，并且隨后通過刻蝕或CMP等去除導電層的一部分。尤其是，可以使用如下方法，例如，其中通過PVD方法在包括開口的區(qū)域中形成薄的鈦膜，通過CVD方法形成薄的氮化鈦膜，并且隨后，形成鎢膜以便嵌入在開口中。這里，通過PVD方法形成的鈦膜具有減少在其上形成鈦膜的表面上形成的氧化物膜(例如，天然氧化物)的作用，由此降低與下面的電極(這里是金屬化合物區(qū)域124)等的接觸電阻。在形成鈦膜之后形成的氮化鈦膜具有防止導電材料的擴散的阻擋作用?？梢栽谛纬赦伝虻伒鹊淖钃跄ぶ笸ㄟ^鍍覆方法形成銅膜。
可以通過諸如濺射方法的PVD方法或者諸如等離子體CVD方法的CVD方法形成導電層，并通過對導電層構圖，形成布線156。作為所述導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鑰和鎢的元素；或者包含任何這些元素作為組分的合金；等等。此外，可以使用選自錳、鎂、鋯、鈹、釹和鈧的一種或多種材料。細節(jié)與源極或漏極電極142a相同。通過以上步驟，完成了包括晶體管160、晶體管162和電容器164的半導體裝置。在實施例6中描述的半導體裝置中，例如，晶體管162和電容器164與晶體管160重疊，晶體管160不包括側壁絕緣層，源極或漏極電極142a直接形成在柵極電極110上；因此，可以實現(xiàn)較高的集成。此外，簡化了制造工藝。此外，在實施例6中描述的半導體裝置中，包含氫的絕緣層和具有降低的氫濃度的絕緣層被分別用作層間絕緣層125和層間絕緣層126 ;因此，改善了晶體管160和晶體管162的特性。由于絕緣層143a和143b，降低了所謂的柵極電容，并且因此，提高了晶體管162的操作速度。 該實施例中描述的以上特征使得能夠提供具有顯著優(yōu)異的特性的半導體裝置。實施例6中描述的結構、方法等可以適當?shù)嘏c其他實施例中描述的任何結構、方法等組合。[實施例7]在實施例7中，將參照圖14A至14F描述其中將任何以上實施例中描述的半導體裝置應用于電子裝置的情況。在實施例7中，將描述其中將上述半導體裝置應用于諸如計算機、手機(也被稱為移動電話或移動電話裝置)、便攜式信息終端(包括便攜式游戲機、音頻再現(xiàn)裝置等)、數(shù)字相機、數(shù)字攝像機、電子紙、或電視裝置(也被稱為電視或電視接收器)的電子裝置的情況。圖14A是包括殼體701、殼體702、顯示部分703、鍵盤704等的膝上型計算機。任何以上實施例中描述的半導體裝置設置在殼體701和殼體702中。因此，該膝上型計算機可以高速地執(zhí)行數(shù)據(jù)的寫入和讀取，長時間地存儲數(shù)據(jù)，以及以充分低的功耗進行操作。圖14B是一種便攜式信息終端(個人數(shù)字助理(PDA))。主體711設置有顯示部分713、外部接口 715、操作按鈕714等。此外，還設置了用于操作便攜式信息終端的觸筆712等。任何以上實施例中描述的半導體裝置設置在主體711中，因此，該便攜式信息終端可以高速地執(zhí)行數(shù)據(jù)的寫入和讀取，長時間地存儲數(shù)據(jù)，以及以充分低的功耗進行操作。圖14C是安裝電子紙的電子書閱讀器720。電子書閱讀器720具有兩個殼體，SP殼體721和殼體723。殼體721和殼體723分別設置有顯示部分725和顯示部分727。殼體721和殼體723通過鉸接件737連接，并且能夠以鉸接件737為軸打開和關閉。此外，殼體721設置有電源開關731、操作鍵733、揚聲器735等。殼體721和殼體723中的至少一個設置有任何以上實施例中描述的半導體裝置。因此，該電子書閱讀器可以高速地執(zhí)行數(shù)據(jù)的寫入和讀取，長時間地存儲數(shù)據(jù)，以及以充分低的功耗進行操作。圖14D是移動電話，其包括兩個殼體，即殼體740和殼體741。此外，處于如圖14D中所示被展開的狀態(tài)下的殼體740和殼體741可以通過滑動移位，使得其中一個疊置在另一個上；因此，可以減小移動電話的尺寸，這使得移動電話適于攜帶。殼體741設置有顯示面板742、揚聲器743、麥克風744、指向裝置746、相機鏡頭747、外部連接端子748等。顯示面板742具有觸摸面板功能。在圖14D中通過虛線圖示了被顯示成圖像的多個操作鍵745。殼體740設置有對移動電話充電的太陽能電池749、外部存儲器槽750等。此外，天線被并入在殼體741中。殼體740和殼體741中的至少一個設置有任何以上實施例中描述的半導體裝置。因此，該移動電話可以高速地執(zhí)行數(shù)據(jù)的寫入和讀取，長時間地存儲數(shù)據(jù)，以及以充分低的功耗進行操作。圖14E是數(shù)字相機，其包括主體761、顯示部分767、目鏡763、操作開關764、顯示部分765、電池766等。任何以上實施例中描述的半導體裝置設置在主體761中。因此，該數(shù)字相機可以高速地執(zhí)行數(shù)據(jù)的寫入和讀取，長時間地存儲數(shù)據(jù)，以及以充分低的功耗進行操作。圖14F是電視裝置770，其包括殼體771、顯示部分773、支架775等。可以通過殼體771的操作開關或者分離的遙控器780操作電視裝置770。任何以上實施例中描述的半導體裝置被設置用于殼體771和遙控器780。因此，電視裝置可以高速地執(zhí)行數(shù)據(jù)的寫入和讀取，長時間地存儲數(shù)據(jù)，以及以充分低的功耗進行操作。因此，對于實施例7中描述的電子裝置，設置任何以上實施例中描述的半導體裝置。因此，可以實現(xiàn)具有低功耗的電子裝置。[示例 I]檢查所公開的本發(fā)明的一個實施例的半導體裝置中的重寫數(shù)據(jù)的次數(shù)。在示例I中，將參照圖15描述檢查結果。被用于檢查的半導體裝置是具有圖IA中的電路結構的半導體裝置。這里，對于與晶體管162對應的晶體管使用氧化物半導體，并且具有0. 33pF的電容值的電容器被用作與電容器164對應的電容器。通過對初始存儲器窗口寬度和數(shù)據(jù)的存儲和寫入被重復預定次數(shù)之后的存儲器窗口寬度進行比較來執(zhí)行檢查。通過向與圖IA中的第三布線對應的布線施加OV或5V并且向與圖IA中的第四布線對應的布線施加OV或5V來存儲和寫入數(shù)據(jù)。當與第四布線對應的布線的電位是OV時，與晶體管162對應的晶體管(寫入晶體管)截止；因此，提供給浮柵部分FG的電位被保持。當與第四布線對應的布線的電位是5V時，與晶體管162對應的晶體管導通；因此，與第三布線對應的布線的電位被提供給浮柵部分FG。存儲器窗口寬度是存儲器裝置的特性的指示之一。這里，存儲器窗口寬度表示不同的存儲器狀態(tài)之間的曲線(Vcg-Id曲線)中的偏移量A Vcg，這表示與第五布線對應的布線的電位Vcg和與晶體管160對應的晶體管(讀取晶體管)的漏極電流Id之間的關系。不同的存儲器狀態(tài)意指其中將OV施加到浮柵部分FG的狀態(tài)(以下稱為低狀態(tài))以及其中將5V施加到浮柵部分FG的狀態(tài)(以下稱為高狀態(tài))。就是說，通過在低狀態(tài)下和在高狀態(tài)下掃描電位Vcg，可以檢查存儲器窗口寬度。在這兩種情況下，作為相對于作為參考電位的源極電位的、漏極電位和源極電位之間的電位差的電壓Vds是IV。圖19示出了初始存儲器窗口寬度和在執(zhí)行I X IO9次寫入之后的存儲器窗口寬度的檢查結果。實線表示第一布線中的特性曲線，而虛線表示執(zhí)行IXio9次寫入之后的特性曲線。在實線和虛線兩者中，左邊的曲線是高狀態(tài)下的特性曲線，而右邊的曲線是低狀態(tài)下的特性曲線。此外，水平軸表示Vcg (V)并且豎直軸表示Id (A)0根據(jù)圖15，在高狀態(tài)和低狀態(tài)之間的比較時，在IX IO9次寫入之前和之后，掃描電位Vcg的存儲器窗口寬度不變，這意味著至少在該期間中，半導體裝置的特性不變。、
如上文所述，在所公開的本發(fā)明的一個實施例的半導體裝置中，即使在進行IXIO9次數(shù)據(jù)存儲和寫入之后，特性不變，并且針對重寫的耐受性極高。就是說，可以認為，根據(jù)所公開的本發(fā)明的一個實施例，可以實現(xiàn)相當可靠的半導體裝置。[示例2]在示例2中，將描述通過測量包括純化的氧化物半導體的晶體管的截止態(tài)電流而獲得的結果。在示例2中，根據(jù)實施例4形成包括高度純化的氧化物半導體的晶體管。首先，考慮包括高度純化的氧化物半導體的晶體管的極低的截止態(tài)電流，制備具有充分寬的溝道寬度(W) Im的晶體管，并且測量截止態(tài)電流。圖16示出了通過測量具有Im的溝道寬度(W)的晶體管的截止態(tài)電流而獲得的結果。在圖16中，水平軸表示柵極電壓VG并且豎直軸表示漏極電流ID。在漏極電壓VD是+IV或+IOV并且柵極電壓VG在-5V至-20V的范圍內的 情況下，發(fā)現(xiàn)該薄膜晶體管的截止態(tài)電流是I X KT13A或更低，這是檢測極限。此外，發(fā)現(xiàn)該晶體管的截止電流密度是IaA/ um (IX 10_18A/ u m)或更低。接下來，將描述通過更精確地測量包括純化的氧化物半導體的薄膜晶體管的截止態(tài)電流而獲得的結果。如上文所述，發(fā)現(xiàn)包括純化的氧化物半導體的晶體管的截止態(tài)電流是IX KT13A或更低，這是測量設備的測量極限。這里，將描述通過利用用于特性評估的元件，測量更精確的截止態(tài)電流獲得的結果(小于或等于上述測量中的測量設備的檢測極限的值)。首先，將參照圖17描述在用于測量電流的方法中使用的用于特性評估的元件。在圖17中的用于特性評估的元件中，三個測量系統(tǒng)800并行連接。測量系統(tǒng)800包括電容器802、晶體管804、晶體管805、晶體管806和晶體管808。根據(jù)實施例4制造的晶體管被用作晶體管804和808中的每一個。在測量系統(tǒng)800中，晶體管804的源極端子和漏極端子中的一個、電容器802的一個端子、和晶體管805的源極端子和漏極端子中的一個連接到電源(用于提供V2)。晶體管804的源極端子和漏極端子中的另一個、晶體管808的源極端子和漏極端子中的一個、電容器802的另一個端子、和晶體管805的柵極端子彼此連接。晶體管808的源極端子和漏極端子中的另一個、晶體管806的源極端子和漏極端子中的一個、和晶體管806的柵極端子連接到電源(用于提供VI)。晶體管805的源極端子和漏極端子中的另一個和晶體管806的源極端子和漏極端子中的另一個彼此連接以輸出電位Vout。向晶體管804的柵極端子提供用于控制晶體管804的導通態(tài)和截止態(tài)的電位Vext_b2o向晶體管808的柵極端子提供用于控制晶體管808的導通態(tài)和截止態(tài)的電位Vext_bl。從輸出端子輸出電位Vout。接下來，將描述利用該測量系統(tǒng)測量電流的方法。首先，將簡要地描述其中施加電位差以測量截止態(tài)電流的初始化期。在初始化期中，用于使晶體管808導通的電位Vext_bl被輸入到晶體管808的柵極端子，并且電位Vl被提供給節(jié)點A，節(jié)點A是連接到晶體管804的源極端子和漏極端子中的另一個的節(jié)點(就是說，連接到晶體管808的源極端子和漏極端子中的一個、電容器802的另一個端子、和晶體管805的柵極端子的節(jié)點)。這里，電位Vl是例如高電位。晶體管804截止。此后，將用于使晶體管808截止的電位Vext_bl輸入到晶體管808的柵極端子，使得晶體管808截止。在晶體管808截止之后，將電位Vl設置為低。晶體管804仍截止。電位V2是與電位Vl相同的電位。如此，完成初始化期。在初始化期完成的狀態(tài)下，在節(jié)點A與晶體管804的源極端子和漏極端子中的一個之間生成了電位差，并且在節(jié)點A與晶體管808的源極端子和漏極端子中的另一個之間也生成了電位差。因此，電荷略微流過晶體管804和晶體管808。換言之，生成了截止態(tài)電流。接下來，將簡要地描述截止態(tài)電流的測量期。在該測量期中，晶體管804的源極端子和漏極端子中的一個的電位(就是說，電位V2)和晶體管808的源極端子和漏極端子中的另一個的電位(就是說，電位VI)被設置為低并且固定。另一方面，在測量期中節(jié)點A的電位不固定(節(jié)點A處于浮置狀態(tài))。因此，電荷流過晶體管804并且保持在節(jié)點A處的電荷的量隨時間的消逝而改變。此外，隨著保持在節(jié)點A處的電荷的量的改變，節(jié)點A的電位變化。就是說，輸出端子的輸出電位Vout也變化。 圖18示出了其中生成電位差的初始化期中的電位和接著的測量期中的電位之間的關系的細節(jié)(時序圖)。在初始化期中，首先電位Vext_b2被設置成晶體管804導通的電位(高電位)。因此，節(jié)點A的電位達到V2，也即，低電位(VSS)。此后，電位Vext_b2被設置成晶體管804截止的電位，由此晶體管804截止。隨后，電位Vext_bl被設置成晶體管808導通的電位(高電位)。因此，節(jié)點A的電位達到VI，也即，高電位(VDD)。此后，電位Vext_bl被設置成晶體管808截止的電位。因此，使節(jié)點A進入浮置狀態(tài)并且初始化期完成。在如下測量期中，電位Vl和電位V2被單獨地設置成電荷流向或流出節(jié)點A的電位。這里，電位Vl和電位V2是低電位(VSS)。注意，在測量輸出電位Vout的定時，需操作輸出電路；因此，在一些情況下Vl被臨時設置成高電位(VDD)。其中Vl是高電位(VDD)的期間被設置成短的，使得測量不受影響。當如上文所述生成電位差以開始測量期時，保持在節(jié)點A處的電荷的量隨時間的消逝而改變，并且因此，節(jié)點A的電位變化。這意味著晶體管805的柵極端子的電位變化，并且因此，輸出端子的輸出電位Vout隨時間的消逝而變化。下文將描述用于基于獲得的輸出電位Vout計算截止態(tài)電流的方法。在計算截止態(tài)電流之前預先獲得節(jié)點A的電位Va和輸出電位Vout之間的關系。因此，可以基于輸出電位Vout獲得節(jié)點A的電位\。根據(jù)上述關系，節(jié)點A的電位Va可以通過下式表示成輸出電位Vout的函數(shù)。[式I]Va = F (Vout)節(jié)點A的電荷Qa由下式表示，該式使用節(jié)點A的電位Va、連接到節(jié)點A的電容器的電容Ca和常數(shù)(const)。這里，連接到節(jié)點A的電容器的電容Ca是電容器802的電容和其他電容的和。[式2]Qa=Ca VA+const由于節(jié)點A的電流Ia是流到節(jié)點A的電荷(或者從節(jié)點A流出的電荷)的時間導數(shù)，因此節(jié)點A的電流Ia由下式表示。[式3]「 n r AO1 ( A/* (I Vw/Ijl = =—----
AtAl因此，基于連接到節(jié)點A的電容器的電容Ca和輸出端子的輸出電位Vout可以獲得節(jié)點A的電流IA。通過上述方法，可以計算在截止的晶體管的源極和漏極之間流動的泄露電流(截止態(tài)電流)。在示例2中，使用純化的氧化物半導體制造晶體管804和晶體管808。晶體管的溝道長度(L)與溝道寬度(W)的比是L/W=l/5。在并行布置的處理系統(tǒng)800中，電容器802的電容值分別是100fF、lpF和3pF。
注意，根據(jù)示例2的測量，VDD是5V并且VSS是0V。在測量期中，電位Vl基本上被設置成VSS并且僅在每10至300秒的100msec的期間中被設置成VDD，并且測量Vout。此外，在計算流過元件的電流Ia時使用的A t是約30，000秒。圖19示出了電流測量中的輸出電位Vout和消逝時間“時間”之間的關系。根據(jù)圖19，電位隨時間的消逝而變化。圖20示出了基于以上電流測量計算的截止態(tài)電流。注意，圖20示出了源極-漏極電壓V和截止態(tài)電流I之間的關系。根據(jù)圖20，當源極-漏極電壓是4V時，截止態(tài)電流是約40zA/iim。當源極-漏極電壓是3. IV時,截止態(tài)電流是IOzA/ii m或更低。注意，IzA等于 1(T21A。根據(jù)示例2，確認了在包括純化的氧化物半導體的晶體管中，截止態(tài)電流可以是充分低的。本申請基于在2010年I月15日提交日本專利局的日本專利申請第2010-007517號，通過引用其整體內容合并于此。
權利要求
1.一種半導體裝置，包括 多個源極位線，在第一方向上延伸； 多個第一信號線，在所述第一方向上延伸； 多個第二信號線，在第二方向上延伸； 多個字線，在所述第二方向上延伸； 多個存儲器單元，并聯(lián)連接在所述多個源極位線之間； 第一驅動器電路，電連接到所述多個源極位線； 第二驅動器電路，電連接到所述多個第一信號線； 第三驅動器電路，電連接到所述多個第二信號線；以及 第四驅動器電路，電連接到所述多個字線， 其中所述多個存儲器單元中的一個包括 第一晶體管，包括第一柵極電極、第一源極電極和第一漏極電極； 第二晶體管，包括第二柵極電極、第二源極電極和第二漏極電極；以及 電容器， 其中所述第二晶體管包括氧化物半導體材料， 其中所述第一柵極電極、所述第二源極電極和第二漏極電極中的一個、以及所述電容器的一個電極彼此電連接， 其中所述多個源極位線中的一個與所述第一源極電極彼此電連接， 其中與所述多個源極位線中的所述的一個相鄰的所述多個源極位線中的另一個與所述第一漏極電極彼此電連接， 其中所述多個第一信號線中的所述的一個與所述第二源極電極和第二漏極電極中的另一個彼此電連接， 其中所述多個第二信號線中的一個與所述第二柵極電極彼此電連接，以及 其中所述多個字線中的一個與所述電容器的另一電極彼此電連接。
2.根據(jù)權利要求I所述的半導體裝置，其中所述第一晶體管包括單晶硅。
3.根據(jù)權利要求I所述的半導體裝置，其中所述第一晶體管包括 第一溝道形成區(qū)域，包括與氧化物半導體不同的半導體材料； 雜質區(qū)域，與所述第一溝道形成區(qū)域相鄰； 在所述第一溝道形成區(qū)域上的第一柵極絕緣層； 在所述第一柵極絕緣層上的所述第一柵極電極；以及 電連接到所述多個雜質區(qū)域的所述第一源極電極和所述第一漏極電極。
4.根據(jù)權利要求I所述的半導體裝置，其中所述第二晶體管包括 所述第一晶體管之上的所述第二源極電極和所述第二漏極電極； 第二溝道形成區(qū)域，包括所述氧化物半導體材料，并且電連接到所述第二源極電極和所述第二漏極電極； 所述第二溝道形成區(qū)域上的第二柵極絕緣層；以及 所述第二柵極絕緣層上的所述第二柵極電極。
5.根據(jù)權利要求I所述的半導體裝置，其中所述電容器包括 所述第二源極電極或所述第二漏極電極；氧化物半導體層，包括所述氧化物半導體材料； 所述第二柵極絕緣層；以及 所述第二柵極絕緣層上的電容器電極。
6.根據(jù)權利要求I所述的半導體裝置，其中所述半導體裝置設置在膝上型計算機、便攜式信息終端、電子書閱讀器、移動電話、數(shù)字相機和電視裝置之一中。
7.一種半導體裝置，包括 (N+1)個源極位線，在第一方向上延伸，其中η是自然數(shù)； η個第一信號線，在所述第一方向上延伸； m個第二信號線，在第二方向上延伸，其中m是自然數(shù)； m個字線，在所述第二方向上延伸； (mXn)個存儲器單元，并聯(lián)連接在所述源極位線之間； 第一驅動器電路，電連接到所述源極位線； 第二驅動器電路，電連接到所述第一信號線； 第三驅動器電路，電連接到所述第二信號線；以及 第四驅動器電路，電連接到所述字線， 其中所述存儲器單元中的一個包括 第一晶體管，包括第一柵極電極、第一源極電極和第一漏極電極； 第二晶體管，包括第二柵極電極、第二源極電極和第二漏極電極；以及 電容器， 其中所述第二晶體管包括氧化物半導體材料， 其中所述第一柵極電極、所述第二源極電極和第二漏極電極中的一個、以及所述電容器的一個電極彼此電連接， 其中所述源極位線中的一個與所述第一源極電極彼此電連接， 其中與所述源極位線中的所述的一個相鄰的所述源極位線中的另一個與所述第一漏極電極彼此電連接， 其中所述第一信號線中的一個與所述第二源極電極和第二漏極電極中的另一個彼此電連接， 其中所述第二信號線中的一個與所述第二柵極電極彼此電連接， 其中所述字線中的一個與所述電容器的另一電極彼此電連接，以及其中所述源極位線中的一個電連接到與所述存儲器單元中的所述的一個相鄰的存儲器單元的第一源極電極。
8.根據(jù)權利要求7所述的半導體裝置，其中所述第一晶體管包括單晶硅。
9.根據(jù)權利要求7所述的半導體裝置，其中所述第一晶體管包括 第一溝道形成區(qū)域，包括與氧化物半導體不同的半導體材料； 雜質區(qū)域，與所述第一溝道形成區(qū)域相鄰； 所述第一溝道形成區(qū)域上的第一柵極絕緣層； 所述第一柵極絕緣層上的所述第一柵極電極；以及 電連接到所述雜質區(qū)域的所述第一源極電極和所述第一漏極電極。
10.根據(jù)權利要求7所述的半導體裝置，其中所述第二晶體管包括所述第一晶體管之上的所述第二源極電極和所述第二漏極電極； 第二溝道形成區(qū)域，包括所述氧化物半導體材料，并且電連接到所述第二源極電極和所述第二漏極電極； 所述第二溝道形成區(qū)域上的第二柵極絕緣層；以及 所述第二柵極絕緣層上的所述第二柵極電極。
11.根據(jù)權利要求7所述的半導體裝置，其中所述電容器包括 所述第二源極電極或所述第二漏極電極； 氧化物半導體層，包括所述氧化物半導體材料； 所述第二柵極絕緣層；以及 所述第二柵極絕緣層上的電容器電極。
12.根據(jù)權利要求7所述的半導體裝置，其中所述半導體裝置設置在膝上型計算機、便攜式信息終端、電子書閱讀器、移動電話、數(shù)字相機和電視裝置之一中。
13.一種半導體裝置，包括 多個源極位線，在第一方向上延伸； 多個第一信號線，在第二方向上延伸； 多個第二信號線，在所述第一方向上延伸； 多個字線，在所述第二方向上延伸； 多個存儲器單元，并聯(lián)連接在所述多個源極位線之間； 第一驅動器電路，電連接到所述多個源極位線； 第二驅動器電路，電連接到所述多個第一信號線； 第三驅動器電路，電連接到所述多個第二信號線；以及 第四驅動器電路，電連接到所述多個字線， 其中所述存儲器單元中的一個包括 第一晶體管，包括第一柵極電極、第一源極電極和第一漏極電極； 第二晶體管，包括第二柵極電極、第二源極電極和第二漏極電極；以及 電容器， 其中所述第二晶體管包括氧化物半導體材料， 其中所述第一柵極電極、所述第二源極電極和第二漏極電極中的一個、以及所述電容器的一個電極彼此電連接， 其中所述多個源極位線中的一個與所述第一源極電極彼此電連接， 其中與所述多個源極位線中的所述的一個相鄰的所述多個源極位線中的另一個與所述第一漏極電極彼此電連接， 其中所述多個第一信號線中的所述的一個與所述第二源極電極和第二漏極電極中的另一個彼此電連接； 其中所述多個第二信號線中的一個與所述第二柵極電極彼此電連接，以及 其中所述多個字線中的一個與所述電容器的另一電極彼此電連接。
14.根據(jù)權利要求13所述的半導體裝置，其中所述第一晶體管包括單晶硅。
15.根據(jù)權利要求13所述的半導體裝置，其中所述第一晶體管包括 第一溝道形成區(qū)域，包括與氧化物半導體不同的半導體材料；雜質區(qū)域，與所述第一溝道形成區(qū)域相鄰； 所述第一溝道形成區(qū)域上的第一柵極絕緣層； 所述第一柵極絕緣層上的所述第一柵極電極；以及 電連接到所述雜質區(qū)域的所述第一源極電極和所述第一漏極電極。
16.根據(jù)權利要求13所述的半導體裝置，其中所述第二晶體管包括 所述第一晶體管之上的所述第二源極電極和所述第二漏極電極； 第二溝道形成區(qū)域，包括所述氧化物半導體材料，并且電連接到所述第二源極電極和所述第二漏極電極； 所述第二溝道形成區(qū)域上的第二柵極絕緣層；以及 所述第二柵極絕緣層上的所述第二柵極電極。
17.根據(jù)權利要求13所述的半導體裝置，其中所述電容器包括 所述第二源極電極或所述第二漏極電極； 氧化物半導體層，包括所述氧化物半導體材料； 所述第二柵極絕緣層；以及 所述第二柵極絕緣層上的電容器電極。
18.根據(jù)權利要求13所述的半導體裝置，其中所述半導體裝置設置在膝上型計算機、便攜式信息終端、電子書閱讀器、移動電話、數(shù)字相機和電視裝置之一中。
19.一種半導體裝置，包括 (n+1)個源極位線，在第一方向上延伸，其中η是自然數(shù)； m個第一信號線，在第二方向上延伸，其中m是自然數(shù)； η個第二信號線，在所述第一方向上延伸； m個字線，在所述第二方向上延伸； (mXn)個存儲器單元，并聯(lián)連接在所述源極位線之間； 第一驅動器電路，電連接到所述源極位線中的一個； 第二驅動器電路，電連接到所述第一信號線中的一個； 第三驅動器電路，電連接到所述第二信號線中的一個；以及 第四驅動器電路，電連接到所述字線中的一個， 其中所述存儲器單元中的一個包括 第一晶體管，包括第一柵極電極、第一源極電極和第一漏極電極； 第二晶體管，包括第二柵極電極、第二源極電極和第二漏極電極；以及 電容器， 其中所述第二晶體管包括氧化物半導體材料， 其中所述第一柵極電極、所述第二源極電極和第二漏極電極中的一個、以及所述電容器的一個電極彼此電連接， 其中所述源極位線中的一個與所述第一源極電極彼此電連接， 其中與所述源極位線中的所述的一個相鄰的所述源極位線中的另一個與所述第一漏極電極彼此電連接， 其中所述第一信號線中的所述的一個與所述第二源極電極和第二漏極電極中的另一個彼此電連接，其中所述第二信號線中的一個與所述第二柵極電極彼此電連接， 其中所述字線中的一個與所述電容器的另一電極彼此電連接，以及其中所述源極位線中的所述的一個電連接到與所述存儲器單元中的所述的一個相鄰的存儲器單元的第一源極電極。
20.根據(jù)權利要求19所述的半導體裝置，其中所述第一晶體管包括單晶硅。
21.根據(jù)權利要求19所述的半導體裝置，其中所述第一晶體管包括 第一溝道形成區(qū)域，包括與氧化物半導體不同的半導體材料； 雜質區(qū)域，與所述第一溝道形成區(qū)域相鄰； 所述第一溝道形成區(qū)域上的第一柵極絕緣層； 所述第一柵極絕緣層上的所述第一柵極電極；以及 電連接到所述雜質區(qū)域的所述第一源極電極和所述第一漏極電極。
22.根據(jù)權利要求19所述的半導體裝置，其中所述第二晶體管包括 所述第一晶體管之上的所述第二源極電極和所述第二漏極電極； 第二溝道形成區(qū)域，包括所述氧化物半導體材料，并且電連接到所述第二源極電極和所述第二漏極電極； 所述第二溝道形成區(qū)域上的第二柵極絕緣層；以及 所述第二柵極絕緣層上的所述第二柵極電極。
23.根據(jù)權利要求19所述的半導體裝置，其中所述電容器包括 所述第二源極電極或所述第二漏極電極； 氧化物半導體層，包括所述氧化物半導體材料； 所述第二柵極絕緣層；以及 所述第二柵極絕緣層上的電容器電極。
24.根據(jù)權利要求19所述的半導體裝置，其中所述半導體裝置設置在膝上型計算機、便攜式信息終端、電子書閱讀器、移動電話、數(shù)字相機和電視裝置之一中。
全文摘要
目的在于提供一種具有新穎結構的半導體裝置，其中即使在不供電時仍能夠保持所存儲的數(shù)據(jù)，并且沒有對寫入操作次數(shù)的限制。半導體裝置包括源極位線、第一信號線、第二信號線、字線、以及連接在源極位線之間的存儲器單元。存儲器單元包括第一晶體管、第二晶體管和電容器。第二晶體管被形成為包括氧化物半導體材料。第一晶體管的柵極電極、源極和漏極電極中的一個、以及電容器的一個電極彼此電連接。源極位線同第一晶體管的源極電極彼此電連接。與上述源極位線相鄰的另一源極位線同第一晶體管的漏極電極彼此電連接。
文檔編號H01L27/108GK102714208SQ20108006135
公開日2012年10月3日 申請日期2010年12月20日 優(yōu)先權日2010年1月15日
發(fā)明者加藤清, 小山潤, 山崎舜平 申請人:株式會社半導體能源研究所