專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件及其制造方法，尤其是涉及如下的半導體器件及適用于其制造且有效的技術(shù)，所述半導體器件具有由介電常數(shù)高的High-k材料構(gòu)成柵極絕緣膜、且由金屬材料構(gòu)成柵電極的場效應(yīng)晶體管(HK(High-k)/MG(Metal Gate)晶體管；以下記作HK/MG晶體管)。
背景技術(shù)：
隨著場效應(yīng)晶體管的微型化，研究了代替以往的SiO2膜或SiON膜而采用High-k膜作為柵極絕緣膜的技術(shù)。這是為了抑制因溝道效應(yīng)而增加的柵極漏電流，并且使有效換算膜厚(EOT :Equivalent Oxide Thickness)變薄而實現(xiàn)柵極電容的提高，由此提高場效應(yīng)晶體管的驅(qū)動能力。
例如美國專利申請公開第2009/0152650號說明書(專利文獻I)公開了以下技術(shù)，通過使元件分離上的柵電極縮短到光刻技術(shù)的分辨率極限，來防止由High-k構(gòu)成的柵極絕緣膜的再氧化。另外，C.M.Laiet. al.，IEDM Tech. Dig.，pp. 655-658 (2009)(非專利文獻 I)公開了通過先柵極(Gate First)處理或后柵極(Gate Last)處理,形成具有28nm的柵極長度的CM0SFET的技術(shù)。專利文獻I :美國專利申請公開第2009/0152650號說明書非專利文獻I C. M. Lai，C. T. Lin, L. ff. Cheng, C. H. Hsu，J. T. Tseng, T. F. Chiang,C. H. Chou, Y. ff. Chen, C. H. Yu, S. H. Hsu, C. G. Chen, Z. C. Lee, J. F. Lin, C. L. Yang, G. H. Ma,
S.C. Chien, IEDM Technical Digest, pp.655-658(2009)

發(fā)明內(nèi)容
本發(fā)明人經(jīng)過研究得知，在由High-k材料構(gòu)成柵極絕緣膜且由金屬材料構(gòu)成柵電極的HK/MG晶體管中，柵極寬度變窄時，閾值電壓急劇增力卩。該閾值電壓的急劇增加尤其在n溝道型HK/MG晶體管中更顯著。而且，本發(fā)明人經(jīng)過研究得知，作為n溝道型HK/MG晶體管中的上述閾值電壓的增加的原因之一，認為是氧原子從構(gòu)成元件分離部的絕緣膜向柵極絕緣膜的供給。因此，本發(fā)明人進行了如下研究，通過改變制造工藝的條件例如熱處理溫度或柵極絕緣膜的材料等，來減少從元件分離部向柵極絕緣膜供給的氧原子的量。但是，僅為抑制n溝道型HK/MG晶體管中的閾值電壓的增加而改變制造工藝的條件是困難的，不能避免n溝道型HK/MG晶體管中的閾值電壓的增加。本發(fā)明的目的是提供如下技術(shù)，在具有由High-k材料構(gòu)成柵極絕緣膜且由金屬材料構(gòu)成柵電極的M/MG晶體管的半導體器件中，能夠得到穩(wěn)定的工作特性。本發(fā)明的上述以及其他目的和新特征通過本說明書的說明和附圖可以明確。若簡單說明本申請公開的發(fā)明中的代表性的發(fā)明的概要，則如下所述。
本發(fā)明是具有由High-k材料構(gòu)成柵極絕緣膜且由金屬材料構(gòu)成柵電極的n溝道型HK/MG晶體管的半導體器件，該n溝道型HK/MG晶體管具有元件分離部，形成在半導體襯底的主面上，并由含有氧原子的絕緣膜形成；與元件分離部相鄰的活性區(qū)域；第一高介電膜，形成在活性區(qū)域及元件分離部上，并含有La和Hf ;第二高介電膜，在元件分離部上與第一高介電膜相連，La的含量比第一高介電膜少且含有Hf ;柵電極,形成在第一高介電膜及第二高介電膜上；溝道區(qū)域，形成在柵電極下方的活性區(qū)域；源極區(qū)域及漏極區(qū)域，以夾著溝道區(qū)域的方式形成在柵電極的兩側(cè)的活性區(qū)域。若簡單說明通過本申請公開的發(fā)明中的代表性的發(fā)明得到的效果，則如下所述。在具有由High-k材料構(gòu)成柵極絕緣膜且由金屬材料構(gòu)成柵電極的HK/MG晶體管的半導體器件中，能夠得到穩(wěn)定的工作特性。


圖I是實施例I的半導體器件的內(nèi)部結(jié)構(gòu)圖。 圖2是實施例I的內(nèi)核用晶體管的n溝道型HK/MG晶體管及p溝道型HK/MG晶體管的沿柵極長度方向的主要部分剖面圖。圖3是實施例I的內(nèi)核用晶體管的n溝道型HK/MG晶體管及p溝道型HK/MG晶體管的沿柵極寬度方向的主要部分剖面圖。圖4是實施例I的I/O用晶體管的n溝道型HK/MG晶體管及p溝道型HK/MG晶體管的沿柵極長度方向的主要部分剖面圖。圖5是實施例I的電阻元件的主要部分剖面圖。圖6是實施例I的內(nèi)核用nMIS的主要部分俯視圖。圖7是實施例I的共有柵電極的內(nèi)核用nMIS及內(nèi)核用pMIS的主要部分俯視圖。圖8是實施例I的共有柵電極的3個內(nèi)核用nMIS的主要部分俯視圖。圖9是實施例I的共有柵電極的內(nèi)核用nMIS及內(nèi)核用pMIS的主要部分俯視圖。圖10是實施例I的共有柵電極的內(nèi)核用nMIS及內(nèi)核用pMIS的主要部分俯視圖。圖11是表示實施例I的半導體器件的制造工序的主要部分剖面圖。圖12是接著圖11，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖13是接著圖12，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖14是接著圖13，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖15是接著圖14，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖16是接著圖15，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖17是接著圖16，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖18是接著圖17，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖19是接著圖18，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖20是接著圖19，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖21是接著圖20，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖22是接著圖21，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。
圖23是接著圖22，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖24是接著圖23，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖25是接著圖24，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖26是接著圖25，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖27是接著圖26，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖28是接著圖27，與半導體器件的制造工序中的圖11相同的位置的主要部分剖面圖。圖29是實施例2的內(nèi)核用晶體管的n溝道型HK/MG晶體管及p溝道型HK/MG晶體管的沿柵極寬度方向的主要部分剖面圖。圖30是表示實施例2的半導體器件的制造工序的主要部分剖面圖。圖31是接著圖30，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖32是接著圖31，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖33是接著圖32，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖34是接著圖33，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖35是接著圖34，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖36是接著圖35，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖37是接著圖36，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖38是接著圖37，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖39是接著圖38，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。 圖40是接著圖39，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖41是接著圖40，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖42是接著圖41，與半導體器件的制造工序中的圖30相同的位置的主要部分剖面圖。圖43 (a)是實施例3的SRAM的I比特量的存儲單元的等效電路圖，圖43 (b)是實施例3的第一例的I比特量的SRAM存儲單元的主要部分俯視圖。圖44是實施例3的第一例的4比特量的SRAM存儲單元的主要部分俯視圖。圖45是實施例3的第二例的I比特量的SRAM存儲單元的主要部分俯視圖。圖46是實施例3的第二例的4比特量的SRAM存儲單元的主要部分俯視圖。圖47是實施例3的第三例的I比特量的SRAM存儲單元的主要部分俯視圖。圖48是實施例3的第三例的4比特量的SRAM存儲單元的主要部分俯視圖。圖49是實施例3的第四例的I比特量的SRAM存儲單元的主要部分俯視圖。圖50是實施例3的第四例的4比特量的SRAM存儲單元的主要部分俯視圖。圖51(a)是實施例4的第一例的MIS電容的主要部分俯視圖，圖51(b)是沿圖51(a)的D-D'線的主要部分剖面圖。圖52(a)是實施例4的第二例的MIS電容的主要部分俯視圖，圖52(b)是沿圖52(a)的E-E'線的主要部分剖面圖。圖53是本發(fā)明人等研究的n溝道型HK/MG晶體管的主要部分俯視圖。圖54是說明本發(fā)明人等研究的以溝道區(qū)域的雜質(zhì)濃度(divl div4)為參數(shù)的n溝道型HK/MG晶體管的閾值電壓(Vth)和柵極寬度(W)的關(guān)系的線圖。圖55是說明本發(fā)明人等研究的以柵極長度(Lg)為參數(shù)的n溝道型HK/MG晶體管的閾值電壓(Vth)和柵極寬度(W)的關(guān)系的線圖。圖56是說明本發(fā)明人等研究的n溝道型HK/MG晶體管的閾值電壓(Vth)與Nch用柵極堆疊構(gòu)造的柵極跨過的沿柵極寬度方向的元件分離部的寬度(ODy)之間的關(guān)系的線圖。圖57是說明本發(fā)明人等研究的以柵極長度(Lg)為參數(shù)的n溝道型HK/MG晶體管的柵極漏電流(Jg)和柵極寬度(W)的關(guān)系的線圖。圖58是說明本發(fā)明人研究的溝道型HK/MG晶體管的柵極漏電流(Jg)與Nch用柵極堆疊構(gòu)造的柵極跨過的沿柵極寬度方向的元件分離部的寬度(ODy)之間的關(guān)系的線圖。
具體實施例方式在以下的實施方式中，需要簡便說明時，分成多個部分或?qū)嵤┓绞竭M行說明，但除了特別說明的情況以外，它們相互沒有關(guān)系，一部分是另一部分或全部的變形例、屬于詳細說明、補充說明等的關(guān)系。
另外，在以下的實施方式中，提到要件的數(shù)量等(包括個數(shù)、數(shù)值、量、范圍等)的情況下，除了特別說明的情況及原理上明確限于特定數(shù)量的情況等以外，不限于該特定的數(shù)量，可以是特定數(shù)量以上或以下。而且，在以下的實施方式中，可以說其構(gòu)成要素(也包括要件步驟等)除了特別說明的情況及原理上明確了必須的情況等以外，并不是必須的。同樣地，在以下的實施方式中，提到構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別說明的情況及原理上認為不明確的情況等以外，還包括實質(zhì)上與其形狀等近似或類似的形狀等。關(guān)于這點，在上述數(shù)值及范圍方面也相同。另外，在以下的實施方式所使用的附圖中，即使是俯視圖，為容易觀察附圖也有標注了剖面線的情況。另外，在以下的實施方式中，代表場效應(yīng)晶體管的MISFET(MetalInsulator Semiconductor Field Effect Transistor)簡稱為 MIS,p 溝道型的 MISFET 簡稱為pMIS，n溝道型的MISFET簡稱為nMIS。另外，在以下的實施方式中，提到晶片時，以
Si(Silicon)單晶晶片為主,但不僅限于此,也指SOI (Silicon On Insulator)晶片、用于將集成電路形成在其上的絕緣膜襯底等。其形狀也不僅限于圓形或大致圓形，還包括正方形、 長方形等。另外，在以下的實施方式中，記作柵極或柵極構(gòu)造的情況是指柵極絕緣膜和柵電極的層疊膜，以與柵電極相區(qū)別。另外，在用于說明以下的實施方式的全部附圖中，對于具有相同功能的部件原則上標注相同的附圖標記，并省略重復(fù)的說明。以下，基于附圖詳細說明本發(fā)明的實施方式。首先，為進一步明確本實施例的HK/MG晶體管的構(gòu)造，關(guān)于本發(fā)明人發(fā)現(xiàn)的n溝道型HK/MG晶體管中產(chǎn)生的窄溝道導致的閾值電壓增加的原因，使用圖53 圖58如下說明。這里說明的n溝道型HK/MG晶體管的柵極構(gòu)造與以后使用圖2 4說明的n溝道型HK/MG晶體管的柵極構(gòu)造相同，并由以下部件構(gòu)成由SiO2膜和HfLaON膜(含有La的氮氧化鉿膜)的層疊膜形成的柵極絕緣膜；形成在其上的由TiN膜和多晶硅膜的層疊膜形成的柵電極。另外，該n溝道型HK/MG晶體管的柵極構(gòu)造與p溝道型HK/MG晶體管的柵極構(gòu)造不同。P溝道型HK/MG晶體管的柵極構(gòu)造與以后使用圖2 圖4說明的p溝道型HK/MG晶體管的柵極構(gòu)造相同，并由以下部件構(gòu)成由SiO2膜和HfAlON膜(含有Al的氮氧化硅膜)的層疊膜形成的柵極絕緣膜；由形成在其上的TiN膜和多晶硅膜的層疊膜形成的柵電極。因此，將n溝道型HK/MG晶體管的柵極構(gòu)造(柵極絕緣膜及柵電極)記作Nch用柵極堆疊構(gòu)造，將P溝道型HK/MG晶體管的柵極構(gòu)造(柵極絕緣膜及柵電極)記作Pch用柵極堆疊構(gòu)造，以區(qū)別兩者的構(gòu)造。另外，提到Nch用柵極堆疊構(gòu)造或Pch用柵極堆疊構(gòu)造時，是指具有位于柵極絕緣膜的下層的SiO2膜的構(gòu)造及不具有該SiO2膜的構(gòu)造這兩者。圖53是本發(fā)明人等研究的n溝道型HK/MG晶體管的主要部分俯視圖，圖54是說明n溝道型HK/MG晶體管的閾值電壓(Vth)和柵極寬度(W)的關(guān)系的線圖。如圖54所示，n溝道型HK/MG晶體管的溝道寬度(柵極寬度W)為0. m以下時，出現(xiàn)n溝道型HK/MG晶體管的閾值電壓增加的窄溝道效應(yīng)。作為窄溝道效應(yīng)發(fā)生的原因，可以列舉例如溝道區(qū)域的端部的耗盡層的橫向的擴展。即，認為在溝道區(qū)域的端部，耗盡層沿橫向擴展，從而通過柵電極控制的耗盡層電荷量增加，閾值電壓增加。另外，還提出了元件分離部下的溝道阻斷用的雜質(zhì)向溝道區(qū)域擴散，從而溝道區(qū)域的端部的閾值電壓變高，使有效的溝道寬度減少，閾值電壓變高。但是，本發(fā)明人等發(fā)現(xiàn)，隨著Nch用柵極堆疊構(gòu)造的柵極G與該Nch用柵極堆疊構(gòu)造的柵極G跨過的元件分離部IS重合的部分變大，η溝道型HK/MG晶體管的閾值電壓增加。以下，使用圖55 圖58說明Nch用柵極堆疊構(gòu)造的柵極G與元件分離部IS的重合部分對η溝道型HK/MG晶體管的閾值電壓帶來的影響。圖55是說明以柵極長度(Lg)為參數(shù)的η溝道型HK/MG晶體管的閾值電壓(Vth)和柵極寬度(W)的關(guān)系的線圖，圖56是說明η溝道型HK/MG晶體管的閾值電壓(Vth)與Nch用柵極堆疊構(gòu)造的柵極跨過的沿柵極寬度方向的元件分離部的寬度(ODy)之間的關(guān)系的線圖。如圖55所示，隨著Nch用柵極堆疊構(gòu)造的柵極G的柵極寬度W變窄，η溝道型HK/MG晶體管的閾值電壓增加。但是，如圖56所示，即使Nch用柵極堆疊構(gòu)造的柵極G的柵極 寬度W相同，隨著Nch用柵極堆疊構(gòu)造的柵極G與元件分離部IS的重合部分變大，該η溝道型HK/MG晶體管的閾值電壓也增加。圖57是說明以柵極長度(Lg)為參數(shù)的η溝道型HK/MG晶體管的柵極漏電流(Jg)與柵極寬度(W)的關(guān)系的線圖，圖58是說明η溝道型HK/MG晶體管的柵極漏電流(Jg)與Nch用柵極堆疊構(gòu)造的柵電極跨過的沿柵極寬度方向的元件分離部的寬度(ODy)之間的關(guān)系的線圖。如圖57所示，隨著Nch用柵極堆疊構(gòu)造的柵極G的柵極寬度W變窄，η溝道型HK/MG晶體管的柵極漏電流減少。但是，如圖58所示，即使Nch用柵極堆疊構(gòu)造的柵電極G的柵極寬度W相同，隨著Nch用柵極堆疊構(gòu)造的柵極G和元件分離部IS的重合部分變大，該η溝道型HK/MG晶體管的柵極漏電流也減少。由此，在η溝道型HK/MG晶體管中，在Nch用柵極堆疊構(gòu)造的柵極G和元件分離部IS的重合部分，從元件分離部IS向柵極絕緣膜供給氧原子，制造出半導體器件之后的柵極絕緣膜的厚度變得比成膜時的厚度厚。而且，Nch用柵極堆疊構(gòu)造的柵極G和元件分離部IS的重合部分越大，氧原子向柵極絕緣膜的供給量變得越多，其結(jié)果，隨著柵極G和元件分離部IS的重合部分變大，如前述的圖56所示，閾值電壓增加，如前述的圖58所示，柵極漏電流減少。而在P溝道型HK/MG晶體管中，隨著Pch用柵極堆疊構(gòu)造的柵極G和元件分離部IS的重合部分變大，幾乎沒有發(fā)現(xiàn)該P溝道型HK/MG晶體管的閾值電壓的增加及柵極漏電流的減少。因此，在本發(fā)明中，通過減小η溝道型HK/MG晶體管的Nch用柵極堆疊構(gòu)造的柵極G和元件分離部IS的重合部分，使氧從元件分離部IS向Nch用柵極堆疊構(gòu)造的柵極G的供給減少，抑制η溝道型HK/MG晶體管的閾值電壓的增加。實施例I圖I示出了實施例I的半導體器件的內(nèi)部結(jié)構(gòu)圖。半導體器件Cl由例如存儲器電路C2、處理器電路C3及I/O (Input/Output)電路C4等多個電路構(gòu)成。在存儲器電路C2中存儲有數(shù)據(jù)及程序，在處理器電路C3中進行數(shù)據(jù)的運算處理或控制處理，在存儲器電路C2和處理器電路C3之間進行數(shù)據(jù)、程序的交接。另夕卜，在處理器電路C3和I/O電路C4之間進行數(shù)據(jù)的交接，經(jīng)由I/O電路C4向周邊裝置C5發(fā)送接收數(shù)據(jù)。另外，經(jīng)由I/o電路C4向存儲器電路C2及處理器電路C3斷續(xù)地供給電路工作所需的電壓作為信號。在存儲器電路C2中形成有多個存儲器用晶體管，在處理器電路C3中形成有多個內(nèi)核(Core)用晶體管，在I/O電路C4中形成有多個I/O用晶體管。在內(nèi)核用晶體管中具有η溝道型HK/MG晶體管和P溝道型HK/MG晶體管，在I/O用晶體管中具有η溝道型HK/MG晶體管和P溝道型HK/MG晶體管。內(nèi)核用晶體管的η溝道型HK/MG晶體管的柵電極的構(gòu)造和I/O用晶體管的η溝道型HK/MG晶體管的柵電極的構(gòu)造相同。但是，由于向I/O用晶體管施加比內(nèi)核用晶體管高的電壓，所以I/O用晶體管的η溝道型HK/MG晶體管的柵極絕緣膜形成得比內(nèi)核用晶體管的η溝道型HK/MG晶體管的柵極絕緣膜厚。同樣地，內(nèi)核用晶體管的P溝道型HK/MG晶體管的柵電極的構(gòu)造和I/O用晶體管的P溝道型HK/MG晶體管的柵電極的構(gòu)造相同。但是，由于向I/O用晶體管施加比內(nèi)核用晶體管高的電壓，所以I/O用 晶體管的P溝道型HK/MG晶體管的柵極絕緣膜形成得比內(nèi)核用晶體管的P溝道型HK/MG晶體管的柵極絕緣膜厚。以下，使用圖2 圖5說明實施例I的內(nèi)核用晶體管、I/0用晶體管及電阻元件的構(gòu)造。圖2是實施例I的內(nèi)核用晶體管的η溝道型HK/MG晶體管及ρ溝道型HK/MG晶體管的沿柵極長度方向的主要部分剖面圖，圖3是實施例I的內(nèi)核用晶體管的η溝道型HK/MG晶體管及P溝道型HK/MG晶體管的沿柵極寬度方向的主要部分剖面圖，圖4是實施例I的I/O用晶體管的η溝道型HK/MG晶體管及ρ溝道型HK/MG晶體管的沿柵極長度方向的主要部分剖面圖，圖5是實施例I的形成在處理器電路上的η溝道型電阻元件及ρ溝道型電阻元件的主要部分剖面圖。首先，使用圖2及圖3說明實施例I的內(nèi)核用晶體管的η溝道型HK/MG晶體管(以下記作內(nèi)核用nMIS)及內(nèi)核用晶體管的ρ溝道型HK晶體管(以下記作內(nèi)核用pMIS)的結(jié)構(gòu)。在實施例I的形成有內(nèi)核用nMIS及內(nèi)核用pMIS的半導體襯底I的主面上，形成有元件分離部2。元件分離部2具有防止形成在半導體襯底I上的元件間的干涉的功能，例如在半導體襯底I上形成槽，通過在該槽的內(nèi)部埋入絕緣膜的STI (淺溝槽隔離，Shallow Trench Isolation)法形成。被該元件分離部2分離的活性區(qū)域成為內(nèi)核用nMIS形成區(qū)域或內(nèi)核用PMIS形成區(qū)域。埋入上述槽的內(nèi)部的絕緣膜是例如使用以TE0S(TetraEthyl Ortho Silicate ;Si (OC2H5)4)和臭氧作為氣源的等離子體 CVD (Chemical VaporDeposition)法形成的TEOS膜、使用高密度等離子體(High Density Plasma)CVD法形成的SiO2膜、聚硅氮烷(SiH2NH)膜等。形成在內(nèi)核用nMIS和內(nèi)核用pMIS之間的元件分離部2的寬度L是為防止兩者間的干涉而最小形成為SOnm左右。在內(nèi)核用nMIS形成區(qū)域的半導體襯底I的主面上形成有半導體區(qū)域即P阱3，在內(nèi)核用PMIS形成區(qū)域的半導體襯底I的主面上形成有半導體區(qū)域即η阱4。B等ρ型雜質(zhì)被導入P阱3，P或As等η型雜質(zhì)被導入η阱4。接著，對于內(nèi)核用nMIS的結(jié)構(gòu)進行說明。在形成在內(nèi)核用nMIS形成區(qū)域的半導體襯底I的主面上的P阱3上，形成有柵極絕緣膜5nc。該柵極絕緣膜5nc主要由例如介電常數(shù)比SiO2高的高介電膜5hn形成。作為高介電膜5hn，使用例如HfOx膜、HfON膜、HfSiOx膜或HfSiON膜這樣的鉿類絕緣膜。在該鉿類絕緣膜中，包含用于調(diào)整功函數(shù)而得到所期望的內(nèi)核用nMIS的閾值電壓的金屬元素，例如La。因此，作為代表性的高介電膜5hn的構(gòu)成材料，可以例示例如HfLaON。高介電膜5hn的厚度例如為Inm左右。另外，在半導體襯底I和高介電膜5hn之間形成有氧化膜5sc,例如SiO2膜。半導體襯底I和高介電膜5hn直接接觸的情況下，內(nèi)核用nMIS的遷移率可能會降低，但通過在半導體襯底I和高介電膜5hn之間設(shè)置氧化膜5sc，能夠防止上述遷移率的降低。氧化膜5sc的厚度例如為Inm左右。在柵極絕緣膜5nc上形成有覆蓋膜6n。該覆蓋膜6n例如是LaO膜，是向構(gòu)成高介電膜5hn的鉿類絕緣膜中添加用于獲得內(nèi)核用nMIS的閾值電壓的金屬元素即La而形成的。此外，作為被添加到構(gòu)成高介電膜5hn的鉿類絕緣膜中的金屬元素例示了 La，但也可以是其他的金屬元素。因此，作為覆蓋膜6n可以使用La2O5膜、La膜、MgO膜、Mg膜、BiSr膜、SrO膜、Y膜、Y2O3膜、Ba膜、BaO膜、Se膜或ScO膜等。此外，也有構(gòu)成覆蓋膜6n的金屬元 素全部被添加到高介電膜5hn的情況。在覆蓋膜6n上形成有柵電極7。該柵電極7具有層疊下層柵電極7D和上層柵電極7U而成的構(gòu)造。下層柵電極7D由例如TiN膜構(gòu)成，但不限于此。也可以由例如TaN膜、TaSiN 膜、TiAlN 膜、HfN 膜、NixSi1^x 膜、PtSi 膜、NixTa1^xSi 膜、NixPtpxSi 膜、HfSi 膜、WSi膜、IrxSih膜、TaGe膜、TaCx膜、Mo膜或W膜中的任意一種膜構(gòu)成下層柵電極7D。下層柵電極7D的厚度例如為5 20nm左右。另外，上層柵電極7U由例如被導入I X 102°cnT3左右的雜質(zhì)的多晶硅膜構(gòu)成。上層柵電極7U的厚度例如為30 80nm左右。而且，在柵電極7上形成有硅化物膜8。該硅化物膜8是例如NiSi膜或PtSi膜。在柵電極7及柵極絕緣膜5nc的層疊膜的兩側(cè)的側(cè)壁上，從內(nèi)側(cè)按順序形成有例如都由絕緣膜形成的偏置側(cè)壁35及側(cè)壁9。在這些偏置側(cè)壁35及側(cè)壁9正下方的半導體襯底I (P阱3)上形成有半導體區(qū)域即η型擴散區(qū)域10，在η型擴散區(qū)域10的外側(cè)形成有η型擴散區(qū)域11。向η型擴散區(qū)域10及η型擴散區(qū)域11導入P或As等的η型雜質(zhì)，并向η型擴散區(qū)域11導入濃度比η型擴散區(qū)域10高的η型雜質(zhì)。通過η型擴散區(qū)域10及η型擴散區(qū)域11形成具有LDD(輕摻雜漏區(qū)，Lightly Doped Drain)構(gòu)造的內(nèi)核用nMIS的源極區(qū)域及漏極區(qū)域。雖然未圖示，但在柵電極7正下方，在源極區(qū)域和漏極區(qū)域之間的半導體襯底I (P阱3)上形成有導入了用于調(diào)整內(nèi)核用nMIS的閾值的雜質(zhì)的溝道區(qū)域。在η型擴散區(qū)域11的表面，形成有通過與形成在柵電極7上的硅化物膜8相同的工序形成的硅化物膜8。接著，對于內(nèi)核用pMIS的結(jié)構(gòu)進行說明。在形成在內(nèi)核用nMIS形成區(qū)域的半導體襯底I的主面上的η阱4上，形成有柵極絕緣膜5pc。該柵極絕緣膜5pc主要由例如介電常數(shù)比SiO2高的高介電膜5hp形成。作為高介電膜5hp，使用例如HfOx膜、HfON膜、HfSiOx膜或HfSiON膜這樣的鉿類絕緣膜。在該鉿類絕緣膜中包括用于調(diào)整功函數(shù)而得到所期望的內(nèi)核用PMIS的閾值電壓的金屬元素，例如Al。因此，作為代表性的高介電膜5hp的構(gòu)成材料，可以舉出例如HfAlON。高介電膜5hp的厚度例如為Inm左右。
另外，在半導體襯底I和高介電膜5hp之間形成有氧化膜5sc,例如SiO2膜。半導體襯底I和高介電膜5hp直接接觸的情況下，內(nèi)核用pMIS的遷移率會降低，但通過在半導體襯底I和高介電膜5hp之間設(shè)置氧化膜5sc，能夠防止上述遷移率的降低。氧化膜5sc的厚度例如為Inm左右。在柵極絕緣膜5pc上形成有覆蓋膜6p。該覆蓋膜6p例如是AlO膜，是向構(gòu)成高介電膜5hp的鉿類絕緣膜中添加為獲得內(nèi)核用pMIS的閾值電壓的金屬元素即Al而形成的。此外，作為覆蓋膜6p列舉了 AlO膜，但也可以使用Al膜。此外，也有構(gòu)成覆蓋膜6p的金屬元素全部被添加到高介電膜5hp的情況。在覆蓋膜6p上形成有柵電極7，在柵電極7上形成有硅化物膜8。該柵電極7及硅化物膜8分別是與前述的內(nèi)核用nMIS的柵電極7及硅化物膜8相同的結(jié)構(gòu)。在柵電極7及柵極絕緣膜5pc的層疊膜的兩側(cè)的側(cè)壁上，從內(nèi)側(cè)按順序形成有例 如都由絕緣膜形成的偏置側(cè)壁35及側(cè)壁9。在這些偏置側(cè)壁35及側(cè)壁9正下方的半導體襯底I (η阱4)上形成有半導體區(qū)域即ρ型擴散區(qū)域12，在ρ型擴散區(qū)域12的外側(cè)形成有P型擴散區(qū)域13。向ρ型擴散區(qū)域12及ρ型擴散區(qū)域13中導入B等的ρ型雜質(zhì)，向ρ型擴散區(qū)域13中導入濃度比ρ型擴散區(qū)域12高的ρ型雜質(zhì)。通過ρ型擴散區(qū)域12及ρ型擴散區(qū)域13形成具有LDD構(gòu)造的內(nèi)核用pMIS的源極區(qū)域及漏極區(qū)域。雖然未圖示，但在柵電極7正下方，在源極區(qū)域和漏極區(qū)域之間的半導體襯底I (η阱4)上，形成有導入了用于調(diào)整內(nèi)核用PMIS的閾值的雜質(zhì)的溝道區(qū)域。在ρ型擴散區(qū)域13的表面，形成有通過與形成在柵電極7上的硅化物膜8相同的工序形成的硅化物膜8。而且，內(nèi)核用nMIS及內(nèi)核用pMIS被Si3N4膜16及層間絕緣膜17覆蓋。以下，使用圖4說明實施例I的I/O用晶體管的η溝道型HK/MG晶體管(以下記作I/O用nMIS)及P溝道型HK晶體管(以下記作I/O用pMIS)的結(jié)構(gòu)。I/O用nMIS的結(jié)構(gòu)與前述的內(nèi)核用nMIS的結(jié)構(gòu)相同，但構(gòu)成I/O用nMIS的柵極絕緣膜5nio的氧化膜5sio的厚度形成得比構(gòu)成內(nèi)核用nMIS的柵極絕緣膜5nc的氧化膜5sc的厚度厚。例如形成在半導體襯底I和高介電膜5hn之間的氧化膜5sio的厚度例如為2 6nm。另外，I/O用pMIS的結(jié)構(gòu)也與前述的內(nèi)核用pMIS的結(jié)構(gòu)相同，但構(gòu)成I/O用pMIS的柵極絕緣膜5pio的氧化膜5sio的厚度形成得比構(gòu)成內(nèi)核用pMIS的柵極絕緣膜5pc的氧化膜5sc的厚度厚。例如形成在半導體襯底I和高介電膜5hp之間的氧化膜5sio的厚度例如為2 6nm。以下，使用圖5說明實施例I的形成在處理器電路上的η溝道型電阻元件及ρ溝道型電阻元件的結(jié)構(gòu)。η溝道型電阻元件的結(jié)構(gòu)利用了前述的內(nèi)核用nMIS，除了不形成覆蓋膜6η及柵電極7的下層柵電極7D以外，與前述的內(nèi)核用nMIS的結(jié)構(gòu)相同。同樣地，ρ溝道型電阻元件的構(gòu)成利用了前述的內(nèi)核用PMIS，除了不形成覆蓋膜6ρ及柵電極7的下層柵電極7D以外，與前述的內(nèi)核用PMIS的結(jié)構(gòu)相同。以下，使用圖6說明實施例I的內(nèi)核用nMIS的平面布局。而且，使用圖7 圖10說明實施例I的內(nèi)核用nMIS的平面布局的變形例。這里，對于將本發(fā)明適用于內(nèi)核用nMIS及內(nèi)核用PMIS的例子進行說明，但當然也能夠?qū)⒈景l(fā)明適用于I/O用nMIS及I/O用pMIS。圖6是實施例I的內(nèi)核用nMIS的主要部分俯視圖。沿圖6所示的A-A^線的截面相當于所述圖2所示的內(nèi)核用nMIS的主要部分剖面圖，沿圖6所示的B-B'線的截面相當于所述圖3所示的內(nèi)核用nMIS的主要部分剖面圖。如圖6所示，位于被元件分離部2圍成的活性區(qū)域14的內(nèi)核用nMIS的柵極采用由前述的圖2及圖3所示的內(nèi)核用nMIS的柵極絕緣膜5nc (氧化膜5sc和高介電膜5hn的層疊膜)、覆蓋膜6n及柵電極7 (下層柵電極7D和上層柵電極7U的層疊膜)形成的Nch用柵極堆疊構(gòu)造NG。但是，跨過元件分離部2的內(nèi)核用nMIS的柵極采用由前述的圖2及圖3所示的內(nèi)核用PMIS的柵極絕緣膜5pc (高介電膜5hp)、覆蓋膜6p及柵電極7 (下層柵電極7D和上層柵電極7U的層疊膜)形成的Pch用柵極堆疊構(gòu)造PG。
或者，跨過元件分離部2的內(nèi)核用nMIS的柵極采用從上述Nch用柵極堆疊構(gòu)造NG除去金屬材料即覆蓋膜6n及下層柵電極7D之后的Nch用柵極構(gòu)造RNG，或從上述Pch用柵極堆疊構(gòu)造PG除去金屬材料即覆蓋膜6p及下層柵電極7D之后的Pch用柵極構(gòu)造RPG。Nch用柵極構(gòu)造RNG與例如由前述的圖5所示的η溝道型電阻元件的柵極絕緣膜5nc (高介電膜5hn)及柵電極7 (上層柵電極7U)形成的柵極構(gòu)造相同，Pch用柵極構(gòu)造RPG與例如由前述的圖5所示的ρ溝道型電阻元件的柵極絕緣膜5pc (高介電膜5hp)及柵電極7(上層柵電極7U)形成的柵極構(gòu)造相同。即，即使是內(nèi)核用nMIS，跨過元件分離部2的內(nèi)核用nMIS的柵極局部地采用內(nèi)核用pMIS的Pch用柵極堆疊構(gòu)造PG的柵極、η溝道型電阻元件的Nch用柵極構(gòu)造RNG的柵極或P溝道型電阻元件的Pch用柵極構(gòu)造RPG的柵極。因此，位于活性區(qū)域14的內(nèi)核用nMIS的柵極構(gòu)造例如由以下部件形成由SiO2膜和HfLaON膜的層疊膜形成的柵極絕緣膜5nc ；由LaO膜形成的覆蓋膜6n ;及由TiN膜和多晶硅膜的層疊膜形成的柵電極7。另一方面，位于元件分離部2上的內(nèi)核用nMIS的柵極構(gòu)造的一部分例如由以下部件形成由HfAlON膜形成的柵極絕緣膜5pc ;由AlO膜形成的覆蓋膜6p ;及由TiN膜和多晶硅膜的層疊膜形成的柵電極7?；蛘撸挥谠蛛x部2上的內(nèi)核用nMIS的柵極構(gòu)造的一部分例如由以下部件形成由HfLaON膜形成的柵極絕緣膜5nc及由多晶硅膜形成的柵電極7 ;或者由HfAlON膜形成的柵極絕緣膜5pc及由多晶硅膜形成的柵電極7。由此，由于Nch用柵極堆疊構(gòu)造NG的柵極和元件分離部2的重合部分變少，所以能夠使氧原子從元件分離部2向內(nèi)核用nMIS的Nch用柵極堆疊構(gòu)造NG的柵極的供給量減少。其結(jié)果，能夠抑制內(nèi)核用nMIS的閾值電壓的增加。為減少氧原子向內(nèi)核用nMIS的Nch用柵極堆疊構(gòu)造NG的柵極的供給量，優(yōu)選跨過元件分離部2的柵極全部為例如內(nèi)核用pMIS的Pch用柵極堆疊構(gòu)造PG。但是，因半導體器件的制造工序中的錯位等，在形成有內(nèi)核用nMIS的活性區(qū)域14中，形成內(nèi)核用pMIS的Pch用柵極堆疊構(gòu)造PG的柵極時，產(chǎn)生內(nèi)核用nMIS不能正常工作的問題。因此，考慮到半導體器件的制造工序中的對準富余量、加工精度等，在從形成有內(nèi)核用nMIS的活性區(qū)域14和元件分離部2的邊界向元件分離部2側(cè)偏移的位置，設(shè)定Nch用柵極堆疊構(gòu)造NG的柵極和Pch用柵極堆疊構(gòu)造PG的柵極之間的邊界。
圖7是實施例I的共有柵電極的內(nèi)核用nMIS及內(nèi)核用pMIS的主要部分俯視圖。沿圖7所示的A-A'線的截面相當于上述圖2所示的內(nèi)核用nMIS的主要部分剖面圖，沿圖7所示的C-C'線的截面相當于上述圖2所示的內(nèi)核用pMIS的主要部分剖面圖，沿圖7所示的B-B"線的截面相當于上述圖3所示的內(nèi)核用nMIS及內(nèi)核用pMIS的主要部分剖面圖。如圖7所示，位于內(nèi)核用nMIS形成區(qū)域的被元件分離部2圍成的活性區(qū)域14中的內(nèi)核用nMIS使用Nch用柵極堆疊構(gòu)造NG的柵極，位于內(nèi)核用pMIS形成區(qū)域的被元件分離部2圍成的活性區(qū)域14的內(nèi)核用pMIS使用Pch用柵極堆疊構(gòu)造PG的柵極，在元件分離部2上，主要使用Pch用柵極堆疊構(gòu)造PG的柵極。由此，由于Nch用柵極堆疊構(gòu)造NG的柵極和元件分離部2的重合部分變少，所以能夠使氧原子從元件分離部2向內(nèi)核用nMIS的Nch用柵極堆疊電極NG的柵極的供給量減 少。其結(jié)果，能夠抑制內(nèi)核用nMIS的閾值電壓的增加。圖8是實施例I的共有柵電極的3個內(nèi)核用nMIS的主要部分俯視圖。如圖8所示，位于內(nèi)核用nMIS形成區(qū)域的被元件分離部2圍成的活性區(qū)域14的內(nèi)核用nMIS使用Nch用柵極堆疊構(gòu)造NG的柵極,而在元件分離部2上，局部使用內(nèi)核用pMIS的Pch用柵極堆疊構(gòu)造PG的柵極、η溝道型電阻元件的Nch用柵極構(gòu)造RNG的柵極或ρ溝道型電阻元件的Pch用柵極構(gòu)造RPG的柵極。由此，由于Nch用柵極堆疊構(gòu)造NG的柵極和元件分離部2的重合部分變少，所以能夠使氧原子從元件分離部2向內(nèi)核用nMIS的Nch用柵極堆疊電極NG的柵極的供給量減少。其結(jié)果，能夠抑制內(nèi)核用nMIS的閾值電壓的增加。圖9及圖10是實施例I的共有柵電極的內(nèi)核用nMIS及內(nèi)核用pMIS的主要部分俯視圖。如前述的圖7所示，在共有柵電極7的內(nèi)核用nMIS及內(nèi)核用pMIS中，在內(nèi)核用nMIS和內(nèi)核用pMIS之間的元件分離部2上，主要使用Pch用柵極堆疊構(gòu)造PG的柵極。在內(nèi)核用nMIS及內(nèi)核用pMIS共有的柵電極7上形成有用于連接該柵電極7和上層布線的連接件15的情況下，如圖9所示，在元件分離部2上的Pch用柵極堆疊構(gòu)造PG的柵極部分形成有連接件15。或者，如圖10所示，在與內(nèi)核用nMIS和內(nèi)核用pMIS之間的元件分離部2的中間(圖中，一點點劃線所示的中間線)相比更靠近內(nèi)核用PMIS側(cè)形成有連接件15。由此，除了能夠抑制內(nèi)核用nMIS的閾值電壓的增加以外，還形成很厚的形成在內(nèi)核用PMIS的柵電極7上的硅化物層8，從而能夠使連接電阻穩(wěn)定。以下，使用圖11 圖28按工序說明實施例I的半導體器件的制造方法。圖11 圖28示出了形成在半導體器件上的電路元件中的內(nèi)核用nMIS (Nch Core)、內(nèi)核用pMIS(PchCore)、I/O 用 nMIS (Nch I/O)、I/O 用 pMIS(Pch I/O)、n 溝道型電阻元件(Nch 電阻元件)及P溝道型電阻元件(Pch電阻元件)的主要部分剖面圖。首先，如圖11所示，準備例如向單晶硅導入例如B等ρ型雜質(zhì)而得到的半導體襯底(在該階段，稱為半導體晶片的平面大致圓形的半導體薄板)I。接著，在半導體襯底I的主面上依次形成SiO2膜20及Si3N4膜21。SiO2膜20的厚度例如為IOnm左右，Si3N4膜21的厚度例如為80nm左右。接著，使用光刻法形成覆蓋成為活性區(qū)域的區(qū)域的抗蝕劑圖案22。以下，如圖12所示，將抗蝕劑圖案22作為掩膜，使用例如干蝕刻法依次除去從抗蝕劑圖案22露出的Si3N4膜21、SiO2膜20及半導體襯底I，在半導體襯底I上形成槽23之后，除去抗蝕劑圖案22。接著，對槽23的內(nèi)壁進行了氮化處理及氧化處理之后，在半導體襯底I的主面上，埋入槽23地形成氧化膜24。該氧化膜是例如使用以TEOS和臭氧作為氣源的等離子體CVD法形成的TEOS膜、使用高密度等離子體CVD法形成的SiO2膜、或聚硅氮烷膜等。接著，進行熱處理。該熱處理在例如1100°C下實施。然后，如圖13所示,使用例如CMP(化學氣相沉積，Chemical Vapor Deposition)法研磨氧化膜24的表面，形成將氧化膜24埋入槽23而得到的元件分離部2?；钚詤^(qū)域被該元件分離部2分離，形成內(nèi)核用nMIS形成區(qū)域、內(nèi)核用pMIS形成區(qū)域、I/O用nMIS形成區(qū)域、I/O用pMIS形成區(qū)域、η溝道型電阻元件形成區(qū)域及ρ溝道型電阻元件形成區(qū)域。然后，如圖14所示，使用離子注入法有選擇地將η型雜質(zhì)導入內(nèi)核用nMIS形成區(qū) 域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域的半導體襯底1，由此形成埋入η阱25。接著，使用離子注入法有選擇地將ρ型雜質(zhì)導入內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域的半導體襯底1，由此形成ρ阱26。同樣地，使用離子注入法有選擇地將η型雜質(zhì)導入內(nèi)核用pMIS形成區(qū)域、I/O用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域的半導體襯底1，由此形成η阱27。然后，如圖15所示，在半導體襯底I的主面上，使用例如熱氧化法形成氧化膜5sio。氧化膜5sio的厚度例如為2 6nm左右。接著,除去內(nèi)核用nMIS形成區(qū)域、內(nèi)核用PMIS形成區(qū)域、η溝道型電阻元件形成區(qū)域及ρ溝道型電阻元件形成區(qū)域的氧化膜5sio，保留形成在I/O用nMIS形成區(qū)域及I/O用pMIS形成區(qū)域的氧化膜5sio。然后，如圖16所示，在半導體襯底I的主面上，使用例如熱氧化法形成氧化膜5sc。氧化膜5sc的厚度例如為Inm左右。由此，在內(nèi)核用nMIS形成區(qū)域、內(nèi)核用pMIS形成區(qū)域、η溝道型電阻元件形成區(qū)域及ρ溝道型電阻元件形成區(qū)域的半導體襯底I的主面上形成有氧化膜5sc，并在I/O用nMIS形成區(qū)域及I/O用pMIS形成區(qū)域的半導體襯底I的主面上形成有氧化膜5sio。接著，在半導體襯底I的主面上形成例如HfON膜28。HfON膜28是使用例如CVD法或ALD (原子層沉積，Atomic Layer Deposition)法而形成的,其厚度例如為Inm左右。也可以代替HfON膜28，而使用例如HfSiON膜、HfSiO膜或HfO2膜等其他的鉿類絕緣膜。接著，實施了氮化處理之后，在HfON膜28上堆積例如AlO膜29 (覆蓋膜6p)。AlO膜29是使用例如濺射法而形成的，其厚度例如為0. I I. 5nm左右。接著，在AlO膜29上堆積例如TiN膜30。TiN膜30是使用例如濺射法而形成的，其厚度例如為5 15nm左右。然后，如圖17所示，使用光刻法形成覆蓋內(nèi)核用pMIS形成區(qū)域、1/0用pMIS形成區(qū)域及P溝道型電阻元件形成區(qū)域的抗蝕劑圖案(省略圖示)。接著，將該抗蝕劑圖案作為掩膜，除去了從抗蝕劑圖案露出的TiN膜30及AlO膜31之后，除去抗蝕劑圖案。然后，如圖18所示，在半導體襯底I的主面上堆積例如LaO膜32 (覆蓋膜6n)。LaO膜32是使用例如濺射法而形成的，其厚度例如為0. I I. 5nm左右。接著，進行熱處理。該熱處理在例如1000°C下實施了 10秒。通過該熱處理，Al從AlO膜29向HfON膜28熱擴散，內(nèi)核用PMIS形成區(qū)域、1/0用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域的HfON膜28成為HfAlON膜28p (高介電膜5hp)。另外，通過該熱處理，La從LaO膜32向HfON膜28熱擴散，內(nèi)核用nMIS形成區(qū)域、1/0用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域的HfON膜28成為HfLaON膜28η (高介電膜5hn)。然后，如圖19所示，除去TiN膜30、AlO膜29及LaO膜32。此外，也可以全部除去TiN膜30、AlO膜29及LaO膜32，但在圖19中，不部分除去AlO膜29及LaO膜32而將其保留。由此，在內(nèi)核用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域形成有由氧化膜5sc及HfLaON膜28η形成的柵極絕緣膜(柵極絕緣膜5nc)，在內(nèi)核用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域形成有由氧化膜5sc及HfAlON膜28p形成的柵極絕緣膜(柵極絕緣膜5pc)。另外，在I/O用nMIS形成區(qū)域形成有由氧化膜5sio及HfLaON膜28η形成的柵極絕緣膜(柵極絕緣膜5nio)，在I/O用pMIS形成區(qū)域形成有由氧化膜5sio及HfAlON膜28p形成的柵極絕緣膜(柵極絕緣膜5pio)。然后，如圖20所示，在半導體襯底I的主面上堆積例如TiN膜33。TiN膜33是使用例如濺射法而形成的，其厚度例如為5 20nm左右。接著，使用光刻法形成覆蓋內(nèi)核用nMIS形成區(qū)域、內(nèi)核用pMIS形成區(qū)域、I/O用nMIS形成區(qū)域及I/O用pMIS形成區(qū)域的抗蝕劑圖案(省略圖示)。接著，將該抗蝕劑圖案作為掩膜，除去從抗蝕劑圖案露出的TiN膜 33、A10膜29及LaO膜32之后，除去抗蝕劑圖案。此外，也可以不除去AlO膜29及LaO膜32，但在圖20中示出了除去了 AlO膜29及LaO膜32的情況。然后，如圖21所示，在半導體襯底I的主面上堆積例如多晶硅膜34。多晶硅膜34是使用例如CVD法而形成的，其厚度例如為30 80nm左右。接著，進行熱處理。該熱處理例如在1000°C下實施10秒。然后，如圖22所示，使用光刻法及干蝕刻法，加工多晶硅膜34、TiN膜33、LaO膜32、AlO 膜 29、HfAlON 膜 28p、HfLaON 膜 28η、氧化膜 5sio 及氧化膜 5sc。由此，在內(nèi)核用nMIS形成區(qū)域形成有由以下部件構(gòu)成的Nch用柵極堆疊構(gòu)造的柵極由氧化膜5sc和HfLaON膜28η (高介電膜5hn)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5nc) ;LaO膜32(覆蓋膜6n);及由TiN膜33 (下層柵電極7D)和多晶硅膜34(上層柵電極7U)的層疊膜形成的柵電極(柵電極7)。另外，在內(nèi)核用pMIS形成區(qū)域形成有由以下部件構(gòu)成的Pch用柵極堆疊構(gòu)造的柵極由氧化膜5sc和HfAlON膜28p (高介電膜5hp)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5pc) ;A10膜29(覆蓋膜6p);及由TiN膜33 (下層柵電極7D)和多晶硅膜34(上層柵電極7U)的層疊膜形成的柵電極(柵電極7)。另外，在I/O用nMIS形成區(qū)域形成有由以下部件構(gòu)成的Nch用柵極堆疊構(gòu)造的柵極由氧化膜5sio和HfLaON膜28η (高介電膜5hn)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5nio) ;LaO膜32(覆蓋膜6n);及由TiN膜33 (下層柵電極7D)和多晶硅膜34 (上層柵電極7U)的層疊膜形成的柵電極(柵電極7)。另外，在I/O用pMIS形成區(qū)域形成有由以下部件構(gòu)成的Pch用柵極堆疊構(gòu)造的柵極由氧化膜5sio和HfAlON膜28p (高介電膜5hp)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5pio) ;A10膜29(覆蓋膜6p);及由TiN膜33(下層柵電極7D)和多晶硅膜34(上層柵電極7U)的層疊膜形成的柵電極(柵電極7)。另外，在η溝道型電阻元件形成區(qū)域形成有由以下部件構(gòu)成的Nch用柵極構(gòu)造的柵極由氧化膜5sc和HfLaON膜28η (高介電膜5hn)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5nc);及由多晶硅膜34(上層柵電極7U)形成的柵電極(柵電極7)。在ρ溝道型電阻元件形成區(qū)域形成有由以下部件構(gòu)成的Pch用柵極構(gòu)造的柵極由氧化膜5sc和HfAlON膜28p(高介電膜5hp)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5pc);及由多晶硅膜34(上層柵電極7U)形成的柵電極(柵電極7)。然后，如圖23所示，在內(nèi)核用nMIS、內(nèi)核用pMIS、I/O用nMIS、I/O用pMIS、n溝道型電阻元件及P溝道型電阻元件的柵極的側(cè)壁上，形成例如由Si3N4膜形成的偏置側(cè)壁35。偏置側(cè)壁35是使用例如CVD法而形成的，其厚度例如為5nm左右。接著，使用離子注入法，在內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域，相對于柵極自校正地形成η型擴散區(qū)域10。η型擴散區(qū)域10是半導體區(qū)域，通過向半導體襯底I導入P或As等的η型雜質(zhì)而形成的。同樣地， 在內(nèi)核用pMIS形成區(qū)域、I/O用pMIS形成區(qū)域及P溝道型電阻元件形成區(qū)域，相對于柵極自校正地形成P型擴散區(qū)域12。ρ型擴散區(qū)域12是半導體區(qū)域，通過向半導體襯底I導入B等的ρ型雜質(zhì)而形成的。然后，如圖24所示，在半導體襯底I的主面上依次堆積Si3N4膜及SiO2膜之后，使用干蝕刻法，對這些Si3N4膜及SiO2膜進行各向異性蝕刻。由此，在內(nèi)核用nMIS、內(nèi)核用pMIS、I/O用nMIS、I/O用pMIS、η溝道型電阻元件及ρ溝道型電阻元件的柵極的側(cè)壁上形成側(cè)壁9。接著，使用離子注入法，在內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域，相對于柵極及側(cè)壁9自校正地形成η型擴散區(qū)域11。η型擴散區(qū)域11是半導體區(qū)域，通過向半導體襯底I導入P或As等的η型雜質(zhì)而形成的。同樣地，在內(nèi)核用PMIS形成區(qū)域、I/O用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域，相對于柵極及側(cè)壁9自校正地形成ρ型擴散區(qū)域13。ρ型擴散區(qū)域13是半導體區(qū)域，通過向半導體襯底I導入B等的ρ型雜質(zhì)而形成的。接著，進行熱處理。該熱處理例如在1000°C下實施10秒及在1230°C下實施幾毫秒。通過該熱處理，使內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域的被導入η型擴散區(qū)域10和η型擴散區(qū)域11的η型雜質(zhì)活性化，并使內(nèi)核用pMIS形成區(qū)域、I/O用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域的被導入P型擴散區(qū)域12和P型擴散區(qū)域13的ρ型雜質(zhì)活化，而形成源極區(qū)域及漏極區(qū)域。 然后，如圖25所示，在半導體襯底I的主面上，形成Ni膜之后，進行熱處理。該熱處理例如在450°C下實施。通過該熱處理，使構(gòu)成半導體襯底I的Si和Ni、及構(gòu)成多晶硅膜34的Si和Ni固相反應(yīng)而形成NiSi，接著，使用H2SO4和H2O2的混合溶液除去未反應(yīng)的Ni，由此在源極區(qū)域和漏極區(qū)域的表面、及柵電極7的上表面形成NiSi膜36 (硅化物膜8)。還能夠代替NiSi膜36，而使用例如PtSi膜等。接著，在半導體襯底I的主面上堆積Si3N4膜37。Si3N4膜37是使用例如CVD法而形成的，其厚度例如為30nm左右。然后，如圖26所示，在半導體襯底I的主面上形成層間絕緣膜38。層間絕緣膜38是使用例如等離子體CVD法而形成的TEOS膜。接著，使用例如CMP法使層間絕緣膜38的表面平坦化之后，使用光刻法及干蝕刻法，在Si3N4膜37及層間絕緣膜38上形成連接孔39。然后，如圖27所示，在包含連接孔39的底面及內(nèi)壁在內(nèi)的層間絕緣膜38上，使用例如濺射法形成TiN膜40a。TiN膜40a具有例如在之后的工序中防止埋入連接孔39的內(nèi)部的材料擴散的、所謂屏蔽功能。接著，在半導體襯底I的主面上，以埋入連接孔39的內(nèi)部的方式形成W膜40b。該W膜40b是使用例如CVD法而形成的。接著，使用例如CMP法磨削W膜40b及TiN膜40a，由此在連接孔39的內(nèi)部形成插塞40。
然后，如圖28所示，在半導體襯底I的主面上形成布線用絕緣膜41。布線用絕緣膜41由例如依次堆積TEOS膜、SiCN膜及SiO2膜而成的層疊膜構(gòu)成。接著，使用光刻法及干蝕刻法，在布線用絕緣膜41上形成布線槽42。接著，在包含布線槽42的底面及內(nèi)壁在內(nèi)的布線用絕緣膜41上，使用例如濺射法形成Cu籽晶層之后，通過電鍍法以埋入布線槽42的內(nèi)部的方式形成Cu膜。接著，進行了熱處理之后，使用例如CMP法磨削Cu膜及Cu籽晶層，由此在布線槽42的內(nèi)部形成由Cu膜構(gòu)成的布線43。然后，再形成上層的布線，但這里省略了說明。通過以上的制造工序，大致完成了實施例I的半導體器件(內(nèi)核用nMIS、內(nèi)核用pMIS、I/O用nMIS、I/O用pMIS、η溝道型電阻元件及ρ溝道型電阻元件)。這樣，根據(jù)實施例1，通過減小η溝道型HK/MG晶體管的Nch用柵極堆疊構(gòu)造的柵極和元件分離部的重合部分，使氧從元件分離部向Nch用柵極堆疊構(gòu)造的柵極的供給減 少，能夠抑制η溝道型HK/MG晶體管的閾值電壓的增加。由此，在具有HK/MG晶體管的半導體器件中，能夠得到穩(wěn)定的工作特性。實施例2本發(fā)明所適用的HK/MG晶體管的構(gòu)造不限于實施例I中說明的內(nèi)核用晶體管及I/O用晶體管。在實施例2中，關(guān)于本發(fā)明所適用的HK/MG晶體管的構(gòu)造的變形例進行說明。實施例2的內(nèi)核用晶體管及I/O用晶體管與前述的實施例I的內(nèi)核用晶體管及I/O用晶體管的各不同點是柵極構(gòu)造。尤其，在實施例2的內(nèi)核用晶體管及I/O用晶體管中，各自的柵電極由金屬膜構(gòu)成。在前述的實施例I中，內(nèi)核用晶體管及I/O用晶體管的nMIS具有例如由如下部件構(gòu)成的Nch用柵極堆疊構(gòu)造的柵極由氧化膜(SiO2膜)和高介電膜(HfLaON膜)的層疊膜形成的柵極絕緣膜；覆蓋膜(LaO膜)；及由下層柵電極(TiN膜)和上層柵電極(多晶硅膜)的層疊膜形成的柵電極。另外，內(nèi)核用晶體管及I/O用晶體管的pMIS具有由以下部件構(gòu)成的Pch用柵極堆疊構(gòu)造的柵極由氧化膜(SiO2膜)和高介電膜(HfAlON膜)的層疊膜形成的柵極絕緣膜；覆蓋膜(A10膜)；及由下層柵電極(TiN膜)和上層柵電極(多晶硅膜)的層疊膜形成的柵電極。而在實施例2中，內(nèi)核用晶體管及I/O用晶體管的nMIS具有由如下部件構(gòu)成的Nch用柵極堆疊構(gòu)造的柵極由氧化膜6102膜)和高介電膜(HfLaON膜)的層疊膜形成的柵極絕緣膜；覆蓋膜(LaO膜)；及由下層柵電極(TiN膜)、中層柵電極(pMIS用的功函數(shù)調(diào)整用金屬膜)和上層柵電極(金屬膜)的層疊膜形成的柵電極。另外，內(nèi)核用晶體管及I/O用晶體管的PMIS具有由如下部件構(gòu)成的Pch用柵極堆疊構(gòu)造的柵極由氧化膜(SiO2膜)和高介電膜(HfON膜)的層疊膜形成的柵極絕緣膜；由中層柵電極(pMIS用的功函數(shù)調(diào)整用金屬膜)和上層柵電極(金屬膜)的層疊膜形成的柵電極。使用圖29詳細說明實施例2的內(nèi)核用晶體管的構(gòu)造。圖29是實施例2的內(nèi)核用晶體管的η溝道型HK/MG晶體管及ρ溝道型HK/MG晶體管的沿柵極寬度方向的主要部分剖面圖。此外，在I/O用晶體管和內(nèi)核用晶體管中，除構(gòu)成柵極絕緣膜的一部分的氧化膜的厚度以外的構(gòu)成部分相同，從而這里省略了 I/O用晶體管的構(gòu)造的說明。另外，除了實施例2的內(nèi)核用晶體管的柵極構(gòu)造以外，其他與實施例I相同，從而省略其說明。首先，對于內(nèi)核用nMIS的柵極構(gòu)造進行說明。內(nèi)核用nMIS的柵極中的柵極絕緣膜及覆蓋膜分別與實施例I的柵極絕緣膜5nc及覆蓋膜6n相同，但柵電極與實施例I的柵電極7不同。S卩，與實施例I同樣地，在形成在內(nèi)核用nMIS形成區(qū)域的半導體襯底I的主面上的P阱3上，形成有由氧化膜5sc和高介電膜5hn的層疊膜形成的柵極絕緣膜5nc。而且，在柵極絕緣膜5nc上形成有覆蓋膜6n。但是，在覆蓋膜6n上形成有層疊多個金屬膜而成的柵電極50η。該柵電極50η具有例如層疊下層柵電極50D、中層柵電極50Μ和上層柵電極50U的3層構(gòu)造。下層柵電極50D例如由TiN膜構(gòu)成。另外，中層柵電極50Μ是為調(diào)整內(nèi)核用pMIS的閾值電壓而設(shè)置的金屬膜(調(diào)整高介電膜的功函數(shù))，例如由TiN膜構(gòu)成。另外，上層柵電極50U例如由包含Al的金屬膜構(gòu)成。在柵電極50η上不形成實施例I那樣的娃化物膜。接著，對于內(nèi)核用pMIS的柵極構(gòu)造進行說明。內(nèi)核用pMIS的柵極中的柵極絕緣 膜與實施例I的柵極絕緣膜5pc同樣地由氧化膜和高介電膜的層疊膜形成，但不向高介電膜導入用于調(diào)整功函數(shù)的金屬元素。而且，不形成覆蓋膜，柵電極與實施例I的柵電極7不同。S卩，與實施例I同樣地，在形成在內(nèi)核用pMIS形成區(qū)域的半導體襯底I的主面上的η講4上,形成有由氧化膜5sc和高介電膜5ho的層疊膜形成的柵極絕緣膜5po。高介電膜5ho例如是HfON膜，沒有被導入用于調(diào)整功函數(shù)的金屬元素(例如在實施例I中為Al元素)。但是，能夠通過形成在高介電膜5ho上的中層柵電極50M，調(diào)整高介電膜5ho的功函數(shù)，來調(diào)整內(nèi)核用PMIS的閾值電壓。在柵極絕緣膜5po上形成有柵電極50p。該柵電極50p具有例如層疊中層柵電極50M和上層柵電極50U的2層構(gòu)造。在柵電極50p上不形成實施例I那樣的娃化物膜。以下，關(guān)于實施例2的半導體器件的制造方法，使用圖30 圖42按工序進行說明。圖30 圖42示出了形成在半導體器件上的電路元件中的內(nèi)核用nMIS(Nch Core)、內(nèi)核用 pMIS(Pch Core)、I/O 用 nMIS (Nch I/O)、I/O 用 pMIS (Pch I/O)、n 溝道型電阻元件(Nch電阻元件)及ρ溝道型電阻元件(Pch電阻元件)的沿柵極長度方向的主要部分剖面圖。首先，通過與前述的實施例I同樣的制造工序，在半導體襯底I上形成元件分離部2，通過該元件分離部2分離活性區(qū)域，形成內(nèi)核用nMIS形成區(qū)域、內(nèi)核用pMIS形成區(qū)域、1/0用nMIS形成區(qū)域、1/0用pMIS形成區(qū)域、η溝道型電阻元件形成區(qū)域及ρ溝道型電阻元件形成區(qū)域。接著，形成埋入η阱25、ρ阱26及η阱27。而且，在內(nèi)核用nMIS形成區(qū)域、內(nèi)核用PMIS形成區(qū)域、η溝道型電阻元件形成區(qū)域及ρ溝道型電阻元件形成區(qū)域的半導體襯底I的主面上形成氧化膜5sc，在1/0用nMIS形成區(qū)域及1/0用pMIS形成區(qū)域的半導體襯底I的主面上形成氧化膜5sio。然后，如圖30所示，在半導體襯底I的主面上形成例如HfON膜28。HfON膜28是使用例如CVD法或AID法而形成的，其厚度例如為Inm左右。也可以代替HfON膜28，使用例如HfSiON膜、HfSiO膜或HfO2膜等其他的鉿類絕緣膜。接著，實施了氮化處理之后，在HfON膜28上堆積例如LaO膜32 (覆蓋膜6n)。LaO膜32是使用例如濺射法而形成的，其厚度例如為0. I I. 5nm左右。接著，在LaO膜32上堆積例如TiN膜30。TiN膜30是使用例如濺射法而形成的，其厚度例如為5 15nm左右。接著，在TiN膜30上堆積例如第一多晶硅膜51。然后，如圖31所示，使用光刻法形成覆蓋內(nèi)核用nMIS形成區(qū)域及I/O用nMIS形成區(qū)域的抗蝕劑圖案52。然后，如圖32所示，將抗蝕劑圖案52作為掩膜，除去從抗蝕劑圖案52露出的第一多晶硅膜51、TiN膜30及LaO膜32之后，除去抗蝕劑圖案52。然后，如圖33所示，在半導體襯底I的主面上堆積例如第二多晶硅膜53。第二多晶硅膜53形成得比第一多晶硅膜51厚。接著，通過CMP法研磨第二多晶硅膜53的表面，使其表面平坦化之后，將例如由Si3N4、Si02或SiOC形成的虛設(shè)絕緣膜53a形成在第二多晶硅膜53上。然后，如圖34所示，使用光刻法及干蝕刻法，加工虛設(shè)絕緣膜53a、第二多晶硅膜53、第一多晶硅膜51、TiN膜30、LaO膜32、HfON膜28、氧化膜5sio及氧化膜5sc。 由此，在內(nèi)核用nMIS形成區(qū)域形成由如下部件構(gòu)成的虛設(shè)柵極由氧化膜5sc和HfON膜28的層疊膜形成的柵極絕緣膜；LaO膜32 ;由TiN膜30、第一多晶硅膜51和第二多晶硅膜53的層疊膜形成的虛設(shè)柵電極；及虛設(shè)絕緣膜53a。另外，在內(nèi)核用pMIS形成區(qū)域形成由如下部件構(gòu)成的虛設(shè)柵極由氧化膜5sc和HfON膜28的層疊膜形成的柵極絕緣膜；由第二多晶硅膜53形成的虛設(shè)柵電極；及虛設(shè)絕緣膜53a。另外，在I/O用nMIS形成區(qū)域形成由以下部件構(gòu)成的虛設(shè)柵極由氧化膜5sio和HfON膜28的層疊膜形成的柵極絕緣膜；LaO膜32 ;由TiN膜30、第一多晶硅膜51和第二多晶硅膜53的層疊膜形成的虛設(shè)柵電極；及虛設(shè)絕緣膜53a。另外，在I/O用pMIS形成區(qū)域形成由以下部件構(gòu)成的虛設(shè)柵極由氧化膜5sio和HfON膜28的層疊膜形成的柵極絕緣膜；第二多晶硅膜53 ;及由虛設(shè)絕緣膜53a形成的虛設(shè)柵電極。另外，在η溝道型電阻元件形成區(qū)域及P溝道型電阻元件區(qū)域分別形成由以下部件構(gòu)成的Nch用柵極構(gòu)造的柵極及Pch用柵極構(gòu)造的柵極由氧化膜5sc和HfON膜28的層疊膜形成的柵極絕緣膜；由第二多晶硅膜53形成的柵電極；及虛設(shè)絕緣膜53a。然后，如圖35所示，在半導體襯底I的主面上形成內(nèi)核用nMIS、內(nèi)核用pMIS、I/O用nMIS及I/O用pMIS的虛設(shè)柵極，以及在η溝道型電阻元件及ρ溝道型電阻元件的柵極的側(cè)壁上形成例如由Si3N4膜或SiO2形成的偏置側(cè)壁35。偏置側(cè)壁35是使用例如CVD法而形成的，其厚度例如為5nm左右。接著，使用離子注入法，在內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域，相對于虛設(shè)柵極或柵極自校正地形成η型擴散區(qū)域10。η型擴散區(qū)域10是半導體區(qū)域，通過向半導體襯底I導入P或As等η型雜質(zhì)而形成的。同樣地，在內(nèi)核用PMIS形成區(qū)域、I/O用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域，相對于虛設(shè)柵極或柵極自校正地形成P型擴散區(qū)域12。ρ型擴散區(qū)域12是半導體區(qū)域，是通過向半導體襯底I導入B等ρ型雜質(zhì)而形成的。然后，如圖36所示，在半導體襯底I的主面上依次堆積SiO2膜及Si3N4膜之后，使用干蝕刻法，對這些SiO2膜及Si3N4膜進行各向異性蝕刻。由此，在內(nèi)核用nMIS、內(nèi)核用pMIS、I/0用nMIS和I/O用pMIS的虛設(shè)柵極、以及η溝道型電阻元件和ρ溝道型電阻元件的柵極的側(cè)壁上形成側(cè)壁9。接著，使用離子注入法，在內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域及η溝道型電阻元件形成區(qū)域，相對于虛設(shè)柵極或柵極及側(cè)壁9自校正地形成η型擴散區(qū)域11。η型擴散區(qū)域11是半導體區(qū)域，通過向半導體襯底I導入P或As等η型雜質(zhì)而形成的。同樣地，在內(nèi)核用PMIS形成區(qū)域、I/O用pMIS形成區(qū)域及ρ溝道型電阻元件形成區(qū)域，相對于虛設(shè)柵極或柵極及側(cè)壁9自校正地形成ρ型擴散區(qū)域13。ρ型擴散區(qū)域13是半導體區(qū)域，通過向半導體襯底I導入B等ρ型雜質(zhì)而形成的。接著，進行熱處理。該熱處理例如在1000°C下實施10秒及在1230°C下實施幾毫秒。通過該熱處理，使被導入內(nèi)核用nMIS形成區(qū)域、I/O用nMIS形成區(qū)域以及η溝道型電阻元件形成區(qū)域的η型擴散區(qū)域10和η型擴散區(qū)域11的η型雜質(zhì)活化，并使被導入內(nèi)核用pMIS形成區(qū)域、I/O用pMIS形成區(qū)域以及ρ溝道型電阻元件形成區(qū)域的P型擴散區(qū)域12和ρ型擴散區(qū)域13的ρ型雜質(zhì)活化，形成源漏極區(qū)域。另外，同時，通過該熱處理，La從LaO膜32向HfON膜28熱擴散，內(nèi)核用nMIS形成區(qū)域及I/O用nMIS形成區(qū)域的HfON膜28成為HfLaON膜28η (高介電5hn)。此時，也可以以保留LaO膜32的方式實施熱處理，但也可以以LaO膜32全部反應(yīng)的方式實施熱處理。在以下的附圖中，圖示了 LaO膜32部分保留的情況。
然后，如圖37所示，在源極區(qū)域及漏極區(qū)域的表面上形成NiSi膜36。也可以代替NiSi膜36，使用例如PtSi膜等。接著，在半導體襯底I的主面上堆積Si3N4膜37。Si3N4膜37是使用例如CVD法而形成的。接著，在Si3N4膜37上形成層間絕緣膜38，使用例如CMP法使其表面平坦化。層間絕緣膜38是使用例如等離子體CVD法形成的TEOS膜。然后，如圖38所示，使用例如CMP法磨削層間絕緣膜38、Si3N4膜37及虛設(shè)絕緣膜53a，直到第二多晶硅膜53露出。然后，如圖39所示，除去內(nèi)核用nMIS形成區(qū)域、內(nèi)核用pMIS形成區(qū)域、I/O用nMIS形成區(qū)域及I/O用pMIS形成區(qū)域的第一多晶硅膜51及第二多晶硅膜53。此時，Nch電阻元件區(qū)域及Pch電阻元件區(qū)域被抗蝕膜等覆蓋。由此，在內(nèi)核用nMIS形成區(qū)域、內(nèi)核用pMIS形成區(qū)域、I/O用nMIS形成區(qū)域及I/O用pMIS形成區(qū)域的各個形成虛設(shè)柵極的位置，形成有凹部55，Nch電阻元件區(qū)域及Pch電阻元件區(qū)域的第二多晶硅膜53保留。在內(nèi)核用nMIS形成區(qū)域及I/O用nMIS形成區(qū)域的凹部55的底面，TiN膜30露出，在內(nèi)核用pMIS形成區(qū)域及I/O用pMIS形成區(qū)域的凹部55的底面，HfON膜28露出。然后，如圖40所示，在半導體襯底I的主面上，堆積用于調(diào)整內(nèi)核用pMIS及I/O用PMIS的功函數(shù)的第一金屬膜56。第一金屬膜56例如是TiN膜。其厚度例如為15nm，是沒有完全埋入凹部55內(nèi)部的厚度。接著，在第一金屬膜56上，以埋入凹部55內(nèi)部的方式形成第二金屬膜57。第二金屬膜57是例如含有Al的金屬膜，其厚度例如為lOOnm。然后，如圖41所示，使用例如CMP法磨削第一金屬膜56及第二金屬膜57，由此將第一金屬膜56及第二金屬膜57埋入凹部55的內(nèi)部。由此，在內(nèi)核用nMIS形成區(qū)域形成由以下部件構(gòu)成的Nch用柵極堆疊構(gòu)造的柵極由氧化膜5sc和HfLaON膜28η (高介電膜5hn)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5nc) ;LaO膜32 (覆蓋膜6n);及由TiN膜33 (下層柵電極50D)、第一金屬膜56 (中層柵電極50M)和第二金屬膜57(上層柵電極50U)的層疊膜形成的柵電極(柵電極50η)。另夕卜，在內(nèi)核用PMIS形成區(qū)域形成由以下部件構(gòu)成的Pch用柵極堆疊構(gòu)造的柵極由氧化膜5sc和HfON膜28 (高介電膜5ho)的層疊膜形成的柵極絕緣膜(柵極絕緣膜5po);及由第一金屬膜56 (中層柵電極50M)和第二金屬膜57 (上層柵電極50U)的層疊膜形成的柵電極(柵電極50ρ) ο另外，在I/O用nMIS形成區(qū)域形成由以下部件構(gòu)成的Nch用柵極堆疊構(gòu)造的柵極由氧化膜5sio和HfLaON膜28η的層疊膜形成的柵極絕緣膜；LaO膜32 ;及由TiN膜33、第一金屬膜56和第二金屬膜57的層疊膜形成的柵電極。另外，在I/O用pMIS形成區(qū)域形成由以下部件構(gòu)成的Pch用柵極堆疊構(gòu)造的柵極由氧化膜5sio和HfON膜28的層疊膜形成的柵極絕緣膜；及由第一金屬膜56和第二金屬膜57的層疊膜形成的柵電極。另外，在η溝道型電阻元件形成區(qū)域及P溝道型電阻元件形成區(qū)域分別形成由以下部件構(gòu)成的Nch用柵極構(gòu)造的柵極及Pch用柵極構(gòu)造的柵極由氧化膜5sc和HfON膜28的層疊膜形成的柵極絕緣膜；及由第二多晶硅膜53形成的柵電極。然后，如圖42所示，在半導體襯底I的主面上形成層間絕緣膜58之后，使用光刻 法及干蝕刻法，在層間絕緣膜38、58及Si3N4膜37上形成連接孔39。接著，在連接孔39的內(nèi)部形成插塞40之后，形成布線43。然后，再形成上層的布線，但這里省略說明。通過以上的制造工序，大致完成了實施例2的半導體器件(內(nèi)核用nMIS、內(nèi)核用pMIS、I/O用nMIS、I/O用pMIS、η溝道型電阻元件及ρ溝道型電阻元件)。這樣，根據(jù)實施例2，在僅由金屬膜構(gòu)成柵電極的HK/MG晶體管中，也與前述的實施例I同樣地，能夠通過減小Nch用柵極堆疊構(gòu)造的柵極和元件分離部的重合部分，使氧從元件分離部向Nch用柵極堆疊構(gòu)造的柵極的供給減少，抑制η溝道型HK/MG晶體管的閾值電壓的增加。實施例3在實施例3中，關(guān)于將本發(fā)明適用于SRAM(靜態(tài)隨機存取存儲器，Static RandomAccess Memory)的第一例 第四例進行說明。HK/MG晶體管的構(gòu)造能夠使用實施例I或?qū)嵤├?中說明的構(gòu)造。實施例3的SRAM的存儲單元由存儲I比特信息的觸發(fā)電路和2個信息傳送用MIS構(gòu)成，上述觸發(fā)電路由例如一對負載用MIS和一對驅(qū)動用MIS構(gòu)成，所謂的由使用了 6個MIS的完全CMOS(互補金屬氧化物半導體，Complementary Metal OxideSemiconductor)型構(gòu)成。使用圖43及圖44說明將本發(fā)明適用于SRAM的第一例。圖43(a)及圖43(b)分別是SRAM的I比特量的存儲單元(I比特單元)的等效電路圖及主要部分俯視圖，圖44是SRAM的4比特量的存儲單元(4比特單元)的主要部分俯視圖。如圖43(a)所示，存儲單元MC被配置在一對互補數(shù)據(jù)線(數(shù)據(jù)線DL，數(shù)據(jù)線/ (焊片)DL)和字線WL的交叉部，由一對驅(qū)動用MIS(Drl、Dr2)、一對負載用MIS(Ldl、Ld2)及一對傳送用MIS (Trl、Tr2)構(gòu)成。驅(qū)動用MIS (Drl、Dr2)及傳送用MIS (Trl、Tr2)由nMIS形成，負載用MIS(Ldl、Ld2)由pMIS形成。構(gòu)成存儲單元MC的上述6個MIS中的驅(qū)動用MIS(Drl)及負載用MIS(Ldl)構(gòu)成CMOS倒相器INV1，驅(qū)動用MIS (Dr2)及負載用MIS (Ld2)構(gòu)成CMOS倒相器INV2。這一對CMOS倒相器INV1、INV2的相互的輸入輸出端子(存儲節(jié)點A、B)交叉結(jié)合，構(gòu)成作為存儲I比特信息的信息存儲部的觸發(fā)電路。另外，該觸發(fā)電路的一個輸入輸出端子(存儲節(jié)點A)與傳送用MIS(Trl)的源漏極的一方連接，另一個輸入輸出端子(存儲節(jié)點B)與傳送用MIS (Tr2)的源漏極的一方連接。而且，傳送用MIS (Trl)的源漏極的另一方與數(shù)據(jù)線DL連接，傳送用MIS (Tr2)的源漏極的另一方與數(shù)據(jù)線/DL連接。另外，觸發(fā)電路的一端(負載用MIS(Ldl、Ld2)的各源極)與電源電壓(Vcc)連接，另一端(驅(qū)動用MIS(Drl、Dr2)的各源極)與基準電壓(Vss)連接。如圖43(b)及圖44所示，構(gòu)成第一例的存儲單元MC的6個MIS形成在設(shè)置于半導體襯底的主面上的活性區(qū)域Ln、Lp，該活性區(qū)域Ln、Lp的周邊被由絕緣膜形成的元件分離部IS包圍。由η溝道型構(gòu)成的驅(qū)動用MIS (Drl、Dr2)及傳送用MIS (Trl、Tr2)形成在ρ講Pw的活性區(qū)域Lp,由ρ溝道型構(gòu)成的負載用MIS (Ldl、Ld2)形成在η講Nw的活性區(qū)域Ln。相鄰的ρ阱Pw的活性區(qū)域Lp和η阱Nw的活性區(qū)域Ln的距離(元件分離部IS的寬度)L例如為80nm左右。傳送用MIS(Trl、Tr2)的柵電極FG1、FG2具有與前述的實施例I或?qū)嵤├?中說明的柵電極相同的構(gòu)造，傳送用MIS(Trl、Tr2)的源極及漏極由形成在ρ阱Pw的活性區(qū)域Lp中的η型半導體區(qū)域構(gòu)成。構(gòu)成CMOS倒相器INVl的驅(qū)動用MIS(Drl)和負載用MIS(Ldl)具有共有的柵電極 FG3，構(gòu)成CMOS倒相器INV2的驅(qū)動用MIS(Dr2)和負載用MIS(Ld2)具有共有的柵電極FG4，這些柵電極FG3、FG4具有與前述的實施例I或?qū)嵤├?中說明的柵電極相同的構(gòu)造。驅(qū)動用MIS(Drl、Dr2)的源極及漏極由形成在ρ阱Pw的活性區(qū)域Lp中的η型半導體區(qū)域構(gòu)成，負載用MIS(Ldl、Ld2)的源極及漏極由形成在η阱Nw的活性區(qū)域Ln中的ρ型半導體區(qū)域構(gòu)成。而且，上述柵電極FG3經(jīng)由埋入連接孔CN2內(nèi)的導電膜及局部布線與CMOS倒相器INV2的輸入端子(負載用MIS(Ld2)的漏極、驅(qū)動用MIS(Tr2)的漏極及傳送用MIS(Tr2)的源極)電連接。同樣地，上述柵電極FG4經(jīng)由埋入連接孔CN2內(nèi)的導電膜及局部布線與CMOS倒相器INVl的輸入端子(負載用MIS (Ldl)的漏極、驅(qū)動用MIS (Trl)的漏極及傳送用MIS(Trl)的源極)電連接。另外，與負載用MIS(Ldl、Ld2)的源極、驅(qū)動用MIS(Drl、Dr2)的源極及傳送用MIS(Trl、Tr2)的漏極接觸地形成連接孔CNl，經(jīng)由埋入連接孔CNl的內(nèi)部的導電膜，與其他部分電連接。在實施例3的第一例的SRAM的存儲單元中，構(gòu)成CMOS倒相器INVl的驅(qū)動用MIS(Drl)和負載用MIS (Ldl)具有共有的柵電極FG3，驅(qū)動用MIS (Drl)的柵極構(gòu)造與η溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS)的Nch用堆疊柵構(gòu)造NG相同，負載用MIS(Ldl)的柵極構(gòu)造與ρ溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用pMIS)的Pch用堆疊柵構(gòu)造PG相同。而且，驅(qū)動用MIS(Drl)的柵極和負載用MIS (Ldl)的柵極的邊界與形成有驅(qū)動用MIS (Drl)的ρ阱Pw和形成有負載用MIS (Ldl)的η阱Nw的邊界(圖中所示的PN邊界中間線BL)相比更向ρ阱Pw側(cè)偏移，跨過元件分離部IS上方的驅(qū)動用MIS(Drl)的柵極比跨過元件分離部IS上方的負載用MIS(Ldl)的柵極短。同樣地，構(gòu)成CMOS倒相器INV2的驅(qū)動用MIS (Dr2)和負載用MIS (Ld2)具有共有的柵電極FG4，驅(qū)動用MIS (Dr2)的柵極構(gòu)造與η溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS)的Nch用堆疊柵構(gòu)造NG相同，負載用MIS (Ld2)的柵極構(gòu)造與ρ溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用pMIS)的Pch用堆疊柵構(gòu)造PG相同。而且，驅(qū)動用MIS (Dr2)的柵極和負載用MIS (Ld2)的柵極的邊界與形成有驅(qū)動用MIS (Dr2)的P阱Pw和形成有負載用MIS (Ld2)的η阱Nw的邊界(圖中所示的PN邊界中間線BL)相比更向P阱Pw側(cè)偏移，跨過元件分離部IS上方的驅(qū)動用MIS(Drf)的柵極比跨過元件分離部IS上方的負載用MIS(Ld2)的柵極短。以下，使用圖45及圖46說明將本發(fā)明適用于SRAM的第二例。此外，柵極構(gòu)造的平面布局以外的存儲單元的等效電路及基本的平面構(gòu)造與前述的使用圖43及圖44說明的第一例相同，則省略其說明。在實施例3的第二例的SRAM的存儲單元中，傳送用MIS (Trl、Tr2)的柵極構(gòu)造與η溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS)的Nch用堆疊柵構(gòu)造NG相同，跨過元件分離部IS上方的柵極的一部分的構(gòu)造與ρ溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用pMIS)的Pch用堆疊柵構(gòu)造PG相同。圖45及圖46示出了采用了第一例和第二例的存儲單元的平面布局。
以下，使用圖47及圖48說明將本發(fā)明適用于SRAM的第三例。此外，除了柵極構(gòu)造的平面布局以外的存儲單元的等效電路及基本的平面構(gòu)造與前述的使用圖43及圖44說明的第一例相同，則省略其說明。在實施例3的第三例的SRAM的存儲單元中，驅(qū)動用MIS (Drl、Dr2)的柵極構(gòu)造與η溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS)的Nch用柵極堆疊構(gòu)造NG相同，向負載用MIS(Ldl、Ld2)的相反側(cè)延伸并跨過元件分離部IS上方的驅(qū)動用MIS (Drl、Dr2)的柵極的一部分的構(gòu)造與ρ溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用pMIS)的Pch用堆疊柵構(gòu)造PG相同。圖47及圖48示出了采用了第一例、第二例及第三例的存儲單元的平面布局。以下，使用圖49及圖50說明將本發(fā)明適用于SRAM的第四例。此外，柵極構(gòu)造的平面布局以外的存儲單元的等效電路及基本的平面構(gòu)造與前述的使用圖43及圖44說明的第一例相同，則省略其說明。在實施例3的第四例的SRAM的存儲單元中，傳送用MIS (Trl、Tr2)的柵極構(gòu)造與η溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS)的Nch用堆疊柵構(gòu)造NG相同，向相鄰的其他的存儲單元的相反側(cè)延伸并跨過元件分離部IS上方的傳送用MIS(Trl、Tr2)的柵極的一部分構(gòu)造與ρ溝道型HK/MG晶體管(例如實施例I或?qū)嵤├?的內(nèi)核用pMIS)的Pch用柵極堆疊構(gòu)造PG相同。圖49及圖50示出了采用了第一例、第二例、第三例及第四例的存儲單元的平面布局。這樣，根據(jù)實施例3，即使在SRAM中，也能夠與前述的實施例I同樣地，通過減小Nch用柵極堆疊構(gòu)造的柵極和元件分離部的重合部分，使氧從元件分離部向Nch用柵極堆疊構(gòu)造的柵極的供給減少，抑制η溝道型HK/MG晶體管的閾值電壓的增加。實施例4在實施例4中，對于將本發(fā)明適用于具有η溝道型HK/MG晶體管的柵極構(gòu)造的MIS電容的第一例及第二例進行說明。使用圖51說明將本發(fā)明適用于MIS電容的第一例。圖51(a)及(b)分別是MIS電容的主要部分俯視圖及主要部分剖面圖(沿圖51 (a)的D-D'線的主要部分剖面圖)。第一例的MIS電容MCl形成在設(shè)置于半導體襯底I的主面上的P阱的活性區(qū)域Lp,該活性區(qū)域Lp的周邊被由絕緣膜形成的元件分離部2包圍。MIS電容MCl由以下部件構(gòu)成第一電極G1，與η溝道型HK/MG晶體管的柵電極相對應(yīng)，在活性區(qū)域Lp的中央部，其兩端跨過元件分離部2且沿第一方向(圖51中的y方向)延伸；第二電極G2，與η溝道型HK/MG晶體管的溝道相對應(yīng)，并與形成在第一電極Gl下方的活性區(qū)域Lp上的η型半導體區(qū)域Gch及η溝道型HK/MG晶體管的源漏極相對應(yīng)，由形成在第一電極Gl的兩側(cè)的活性區(qū)域Lp中的η型半導體區(qū)域Gsd形成；容量絕緣膜CL，與η溝道型HK/MG晶體管的柵極絕緣膜相對應(yīng)。第一電極Gl及第二電極G2分別經(jīng)由形成在連接孔60的內(nèi)部的插塞61與布線62連接。因此，MIS電容MCl的第一電極Gl由與構(gòu)成η溝道型HK/MG晶體管的柵電極的導體膜(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS的柵電極7)相同的導體膜構(gòu)成，容量絕緣膜CL由與構(gòu)成η溝道型HK/MG晶體管的柵極絕緣膜(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS的柵極絕緣膜5nc)的絕緣膜相同的絕緣膜構(gòu)成。但是，在跨過元件分離部2的MIS電容MCl的第一電極Gl的一部分和元件分離部2之間，形成有與構(gòu)成P溝道型HK/MG晶體管的柵極絕緣膜的絕緣膜(例如實施例I或?qū)?施例2的內(nèi)核用pMIS的柵極絕緣膜5pc)相同的絕緣膜。即，位于活性區(qū)域Lp的MIS電容MCl的柵極是Nch用柵極堆疊構(gòu)造NG，而跨過元件分離部2上方的柵極的一部分是Pch用柵極堆疊構(gòu)造PG。以下，使用圖52說明將本發(fā)明適用于MIS電容的第二例。圖52(a)及圖52(b)分別是MIS電容的主要部分俯視圖及主要部分剖面圖(沿圖52(a)的E-E'線的主要部分剖面圖)。第二例的MIS電容MC2由以下部件構(gòu)成第一電極Gl，跨過活性區(qū)域Lp的3個方向的元件分離部2 ;第二電極G2，由形成在活性區(qū)域Lp中的η型半導體區(qū)域Gch、Gsd形成；容量絕緣膜CL，形成在第一電極Gl和第二電極G2之間。因此，MIS電容MC2的第一電極Gl由與構(gòu)成η溝道型HK/MG晶體管的柵電極的導體膜(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS的柵電極7)相同的導體膜構(gòu)成，容量絕緣膜由與構(gòu)成η溝道型HK/MG晶體管的柵極絕緣膜(例如實施例I或?qū)嵤├?的內(nèi)核用nMIS的柵極絕緣膜5nc)的絕緣膜相同的絕緣膜構(gòu)成。但是，在跨過元件分離部2的MIS電容MC2的第一電極Gl的一部分和元件分離部2之間，形成有與構(gòu)成P溝道型HK/MG晶體管的柵極絕緣膜的絕緣膜(例如實施例I或?qū)嵤├?的內(nèi)核用pMIS的柵極絕緣膜5pc)相同的絕緣膜。即，位于活性區(qū)域Lp的MIS電容MC2的柵極是Nch用柵極堆疊構(gòu)造NG，而跨過元件分離部2上方的柵極的一部分是Pch用柵極堆疊構(gòu)造PG。這樣，根據(jù)實施例4，即使在MIS電容中，也能夠與前述的實施例I同樣地，通過減小Nch用柵極堆疊構(gòu)造的柵極和元件分離部的重合部分，使氧從元件分離部向Nch用柵極堆疊構(gòu)造的柵極的供給減少，從而能夠抑制容量絕緣膜CL的膜厚的增加，并抑制容量值的降低。以上，基于實施方式具體地說明了本發(fā)明人提出的發(fā)明，但本發(fā)明不限于所述實施方式，當然在不脫離其主旨的范圍內(nèi)能夠進行各種變更。產(chǎn)業(yè)上的可利用性本發(fā)明能夠適用于具有HK/MG晶體管的半導體器件及其制造，所述HK/MG晶體管由相對介電常數(shù)高的High-k材料構(gòu)成柵極絕緣膜且由金屬材料構(gòu)成柵電極?！?br> 權(quán)利要求
1.一種半導體器件，其特征在于，包括 元件分離部，形成在半導體襯底的主面上，由含有氧原子的絕緣膜形成； 活性區(qū)域，形成在所述半導體襯底的主面上，且與所述元件分離部相鄰； 第一絕緣膜，形成在所述活性區(qū)域及所述元件分離部上，并含有La和Hf ； 第二絕緣膜，在所述元件分離部之上與所述第一絕緣膜相連，La的含量比所述第一絕緣膜少且含有Hf ； 柵電極，形成在所述第一絕緣膜及所述第二絕緣膜之上。
2.如權(quán)利要求I所述的半導體器件，其特征在于，還包括 溝道區(qū)域，形成在所述柵電極下方的所述活性區(qū)域中； 源極區(qū)域及漏極區(qū)域，夾著所述溝道區(qū)域地形成在所述柵電極的兩側(cè)的所述活性區(qū)域中。
3.如權(quán)利要求I所述的半導體器件，其特征在于，在所述活性區(qū)域和所述第一絕緣膜之間形成有氧化膜。
4.一種半導體器件,包括 元件分離部，形成在半導體襯底的主面上，由含有氧原子的絕緣膜形成； 第一導電型的第一活性區(qū)域，形成在所述半導體襯底的主面的第一區(qū)域，并被所述元件分離部包圍； 與所述第一導電型不同的第二導電型的第二活性區(qū)域，形成在所述半導體襯底的主面的與所述第一區(qū)域不同的第二區(qū)域，并被所述元件分離部包圍； 第一絕緣膜，形成在所述第一活性區(qū)域之上，并含有La和Hf ； 第二絕緣膜，形成在所述第二活性區(qū)域之上，La的含量比所述第一絕緣膜少且含有Hf, 在所述第一活性區(qū)域和所述第二活性區(qū)域之間夾著所述元件分離部， 在被夾在所述第一活性區(qū)域和所述第二活性區(qū)域之間的所述元件分離部之上，所述第一絕緣膜和所述第二絕緣膜相連， 在所述第一絕緣膜及所述第二絕緣膜之上形成有共有的柵電極， 所述半導體器件的特征在于， 在被夾在所述第一活性區(qū)域和所述第二活性區(qū)域之間的所述元件分離部之上，所述第一絕緣膜的長度比所述第二絕緣膜的長度短。
5.如權(quán)利要求4所述的半導體器件，其特征在于，還包括 第一溝道區(qū)域，形成在所述柵電極下方的所述第一活性區(qū)域； 所述第二導電型的第一源極區(qū)域及第一漏極區(qū)域，夾著所述第一溝道區(qū)域地形成在所述柵電極的兩側(cè)的所述第一活性區(qū)域； 第二溝道區(qū)域，形成在所述柵電極下方的所述第二活性區(qū)域； 所述第一導電型的第一源極區(qū)域及第二漏極區(qū)域，夾著所述第二溝道區(qū)域地形成在所述柵電極的兩側(cè)的所述第二活性區(qū)域。
6.如權(quán)利要求4所述的半導體器件，其特征在于，在所述第一活性區(qū)域和所述第一絕緣膜之間及在所述第二活性區(qū)域和所述第二絕緣膜之間，形成有氧化膜。
7.如權(quán)利要求4所述的半導體器件，其特征在于，所述第二絕緣膜含有Al。
8.如權(quán)利要求4所述的半導體器件，其特征在于，所述第一絕緣膜及所述第二絕緣膜是介電常數(shù)比SiO2高的絕緣膜。
9.如權(quán)利要求4所述的半導體器件，其特征在于，所述柵電極是從下方按順序?qū)盈B金屬膜及多晶硅膜而成的導電體膜。
10.一種半導體器件，其特征在于，包括 元件分離部，形成在半導體襯底的主面上，由含有氧原子的絕緣膜形成； 活性區(qū)域，形成在所述半導體襯底的主面上，與所述元件分離部相鄰； 第一絕緣膜，形成在所述活性區(qū)域及所述元件分離部之上，并含有La和Hf ； 第二絕緣膜，在所述元件分離部之上與所述第一絕緣膜相連，La的含量比所述第一絕緣膜少且含有Hf ； 柵電極，形成在所述第一絕緣膜及所述第二絕緣膜之上； 源極區(qū)域及漏極區(qū)域，形成在所述柵電極的兩側(cè)的所述活性區(qū)域， 所述柵電極的柵極寬度為0. 4 y m以下。
11.一種半導體器件的制造方法，包括 (a)包圍半導體襯底的主面的第一區(qū)域及第二區(qū)域地形成由含有氧原子的絕緣膜形成的元件分離部的工序； (b)在所述第一區(qū)域形成第一導電型的第一活性區(qū)域的工序； (C)在所述第二區(qū)域形成與所述第一導電型不同的第二導電型的第二活性區(qū)域的工序; (d)在所述第一活性區(qū)域及所述第二活性區(qū)域的表面形成第一氧化膜的工序； (e)在所述第一氧化膜上形成含有Hf的第三絕緣膜的工序； (f)在所述第一區(qū)域的所述第三絕緣膜上形成含有La的第一覆蓋膜的工序； (g)在所述第二區(qū)域的所述第三絕緣膜上形成含有Al的第二覆蓋膜的工序； (h)進行熱處理，使所述第一覆蓋膜含有的La向所述第一區(qū)域的所述第三絕緣膜擴散，形成含有La和Hf的第一絕緣膜，使所述第二覆蓋膜含有的Al向所述第二區(qū)域的所述第三絕緣膜擴散，形成含有Al和Hf的第二絕緣膜的工序； (i)在所述第一絕緣膜及所述第二絕緣膜之上依次形成金屬膜及多晶硅膜的工序； (j)通過蝕刻，在所述第一區(qū)域，形成由所述多晶硅膜和所述金屬膜形成的第一柵電極及由所述第一絕緣膜和所述第一氧化膜形成的第一柵極絕緣膜，在所述第二區(qū)域，形成由所述多晶硅膜和所述金屬膜形成的第一柵電極及由所述第二絕緣膜和所述第一氧化膜形成的第二柵極絕緣膜的工序； (k)在所述第一區(qū)域的所述第一柵電極的兩側(cè)的所述第一活性區(qū)域，形成所述第二導電型的第一源極區(qū)域及第一漏極區(qū)域，在所述第二區(qū)域的所述第二柵電極的兩側(cè)的所述第二活性區(qū)域，形成所述第一導電型的第二源極區(qū)域及第二漏極區(qū)域的工序， 所述半導體器件的制造方法的特征在于， 在被夾在所述第一活性區(qū)域和所述第二活性區(qū)域之間的所述元件分離部之上，所述第一絕緣膜和所述第二絕緣膜相連，所述第一絕緣膜的長度比所述第二絕緣膜的長度短。
12.如權(quán)利要求11所述的半導體器件的制造方法，其特征在于，還包括 在所述(a)工序中，包圍所述半導體襯底的主面的第三區(qū)域及第四區(qū)域地形成所述元件分離部的工序； 在所述(b)工序中，在所述第三區(qū)域形成所述第一導電型的第三活性區(qū)域的工序；在所述(c)工序中，在所述第四區(qū)域形成所述第二導電型的第四活性區(qū)域的工序；在所述(d)工序中，在所述第三活性區(qū)域及所述第四活性區(qū)域的表面形成比所述第一氧化膜厚的第二氧化膜的工序； 在所述(e)工序中，在所述第二氧化膜上形成所述第三絕緣膜的工序； 在所述(f)工序中，在所述第三區(qū)域的所述第三絕緣膜上形成所述第一覆蓋膜的工序; 在所述(g)工序中，在所述第四區(qū)域的所述第三絕緣膜上形成所述第二覆蓋膜的工序; 在所述(h)中，使所述第一覆蓋膜含有的La向所述第三區(qū)域的所述第三絕緣膜擴散，形成所述第一絕緣膜，使所述第二覆蓋膜含有的Al向所述第四區(qū)域的所述第三絕緣膜擴散，形成所述第二絕緣膜的工序； 在所述(i)工序中，在所述第三區(qū)域及所述第四區(qū)域的所述第一絕緣膜及所述第二絕緣膜上依次形成所述金屬膜及所述多晶硅膜的工序； 在所述(j)工序中，通過蝕刻，在所述第三區(qū)域，形成由所述多晶硅膜和所述金屬膜形成的第三柵電極及由所述第一絕緣膜和所述第二氧化膜形成的第三柵極絕緣膜，在所述第四區(qū)域，形成由所述多晶硅膜和所述金屬膜形成的第四柵電極及由所述第二絕緣膜和所述第二氧化膜形成的第四柵極絕緣膜的工序； 在所述(k)工序中，在所述第三區(qū)域的所述第三柵電極的兩側(cè)的所述第三活性區(qū)域，形成所述第二導電型的第三源極區(qū)域及第三漏極區(qū)域，在所述第四區(qū)域的所述第四柵電極的兩側(cè)的所述第四活性區(qū)域，形成所述第一導電型的第四源極區(qū)域及第四漏極區(qū)域的工序， 在被夾在所述第三活性區(qū)域和所述第四活性區(qū)域之間的所述元件分離部上，所述第一絕緣膜和所述第二絕緣膜相連，所述第一絕緣膜的長度比所述第二絕緣膜的長度短。
13.一種半導體器件的制造方法，包括 (a)包圍半導體襯底的主面的第一區(qū)域及第二區(qū)域地形成由含有氧原子的絕緣膜形成的元件分離部的工序； (b)在所述第一區(qū)域形成第一導電型的第一活性區(qū)域的工序； (C)在所述第二區(qū)域形成與所述第一導電型不同的第二導電型的第二活性區(qū)域的工序; (d)在所述第一活性區(qū)域及所述第二活性區(qū)域的表面形成氧化膜的工序； (e)在所述第一區(qū)域，形成由含有Hf的第三絕緣膜、含有La的第一覆蓋膜、第一金屬膜和第一多晶硅膜形成的層疊膜， 在所述第二區(qū)域，形成由所述第三絕緣膜和第二多晶硅膜形成的層疊膜的工序； (f)通過蝕刻，在所述第一區(qū)域，形成由所述第一多晶硅膜和所述第一金屬膜形成的虛設(shè)第一柵電極及由所述第三絕緣膜和所述氧化膜形成的第一柵極絕緣膜，在所述第二區(qū)域，形成由所述第二多晶硅形成的第二柵電極及由所述第三絕緣膜和所述氧化膜形成的虛設(shè)第二柵極絕緣膜的工序；(g)在所述第一區(qū)域的所述虛設(shè)第一柵電極的兩側(cè)的所述第一活性區(qū)域，形成所述第二導電型的第一源極區(qū)域及第一漏極區(qū)域，在所述第二區(qū)域的所述虛設(shè)第二柵電極的兩側(cè)的所述第二活性區(qū)域，形成所述第一導電型的第二源極區(qū)域及第二漏極區(qū)域的工序； (h)在所述半導體襯底的主面上，形成覆蓋所述第一虛設(shè)柵電極及所述第二虛設(shè)柵電極的層間絕緣膜之后，研磨所述層間絕緣膜，直到所述第一虛設(shè)柵電極及所述第二虛設(shè)柵電極露出的工序； (i)除去所述第一區(qū)域的所述第一多晶娃膜，形成所述第一金屬膜露出于底面的第一凹部，除去所述第二區(qū)域的所述第二多晶硅膜，形成所述第三絕緣膜露出于底面的第二凹部的工序； (j)在所述第一凹部及所述第二凹部的各個凹部內(nèi)部埋入第二金屬膜，在所述第一區(qū)域，形成由所述第一金屬膜和所述第二金屬膜形成的第一柵電極，在所述第二區(qū)域，形成由所述第二金屬膜形成的第二柵電極的工序， 所述半導體器件的制造方法的特征在于， 在被夾在所述第一活性區(qū)域和所述第二活性區(qū)域之間的所述元件分離部上，所述第一絕緣膜和所述第二絕緣膜相連，所述第一絕緣膜的長度比所述第二絕緣膜的長度短。
14.如權(quán)利要求13所述的半導體器件的制造方法，其特征在于，還包括 在所述(a)工序中，包圍所述半導體襯底的主面的第三區(qū)域及第四區(qū)域地形成所述元件分離部的工序； 在所述(b)工序中，在所述第三區(qū)域形成所述第一導電型的第三活性區(qū)域的工序； 在所述(c)工序中，在所述第四區(qū)域形成所述第二導電型的第四活性區(qū)域的工序； 在所述(d)工序中，在所述第三活性區(qū)域及所述第四活性區(qū)域的表面形成所述氧化膜的工序； 在所述(e)工序中，在所述第三區(qū)域及所述第四區(qū)域，形成由所述第三絕緣膜和所述第二多晶硅膜形成的層疊膜的工序； 在所述(f)工序中，通過蝕刻，在所述第三區(qū)域，形成由所述第二多晶硅膜形成的第三柵電極及由所述第三絕緣膜和所述氧化膜形成的第三柵極絕緣膜，在所述第四區(qū)域，形成由所述第二多晶硅形成的第四柵電極及由所述第三絕緣膜和所述氧化膜形成的第四柵極絕緣膜的工序； 在所述(g)工序中，在所述第三區(qū)域的所述第三柵電極的兩側(cè)的所述第三活性區(qū)域，形成所述第二導電型的第三源極區(qū)域及第三漏極區(qū)域，在所述第四區(qū)域的所述第四柵電極的兩側(cè)的所述第四活性區(qū)域，形成所述第一導電型的第四源極區(qū)域及第四漏極區(qū)域的工序。
15.—種半導體器件， 在半導體襯底的主面上具有SRAM，其是由如下部件構(gòu)成存儲單元而形成的由驅(qū)動用場效應(yīng)晶體管及負載用場效應(yīng)晶體管形成的一對CMOS倒相器構(gòu)成的觸發(fā)電路；及與所述觸發(fā)電路的一對輸入輸出端子連接的一對傳送用場效應(yīng)晶體管， 所述驅(qū)動用場效應(yīng)晶體管及所述傳送用場效應(yīng)晶體管形成在由形成在所述半導體襯底的主面上的由含有氧原子的絕緣膜形成的元件分離部圍成的第一導電型的第一活性區(qū)域中，所述負載用場效應(yīng)晶體管形成在由所述元件分離部圍成的第二導電型的第二活性區(qū)域中， 所述驅(qū)動用場效應(yīng)晶體管及所述負載用場效應(yīng)晶體管具有由相同的導電體膜形成的共有的柵電極， 所述半導體器件的特征在于， 在所述第一活性區(qū)域之上形成有含有La和Hf的第一絕緣膜， 在所述第二活性區(qū)域之上形成有La的含量比所述第一絕緣膜少并含有Hf的第二絕緣膜， 在被夾在所述第一活性區(qū)域和所述第二活性區(qū)域之間的所述元件分離部之上，所述第一絕緣膜和所述第二絕緣膜相連， 在被夾在所述第一活性區(qū)域和所述第二活性區(qū)域之間的所述元件分離部之上，所述第一絕緣膜的長度比所述第二絕緣膜的長度短。
16.—種半導體器件， 在半導體襯底的主面上具有SRAM，其是由如下部件構(gòu)成存儲單元而形成的由驅(qū)動用場效應(yīng)晶體管及負載用場效應(yīng)晶體管形成的一對CMOS倒相器構(gòu)成的觸發(fā)電路；及與所述觸發(fā)電路的一對輸入輸出端子連接的一對傳送用場效應(yīng)晶體管， 所述驅(qū)動用場效應(yīng)晶體管及所述傳送用場效應(yīng)晶體管形成在由形成在所述半導體襯底的主面上的由含有氧原子的絕緣膜形成的元件分離部圍成的第一導電型的第一活性區(qū)域中， 所述負載用場效應(yīng)晶體管形成在由所述元件分離部圍成的第二導電型的第二活性區(qū)域中， 分別形成在相鄰的2個存儲單元中的傳送用場效應(yīng)晶體管具有由相同的導電體膜形成的共有的柵電極， 所述半導體器件的特征在于， 在所述第一活性區(qū)域之上形成有含有La和Hf的第一絕緣膜， 在所述第二活性區(qū)域之上形成有La的含量比所述第一絕緣膜少并含有Hf的第二絕緣膜， 在被夾在形成有一個存儲單元的所述傳送用場效應(yīng)晶體管的一個所述第一活性區(qū)域和形成有另一個存儲單元的所述傳送用場效應(yīng)晶體管的另一個所述第一活性區(qū)域之間的所述元件分離部上，形成第二絕緣膜， 經(jīng)由形成在所述元件分離部上的所述第二絕緣膜，形成在所述一個所述第一活性區(qū)域中的所述第一絕緣膜和形成在所述另一個所述第一活性區(qū)域中的所述第一絕緣膜相連。
全文摘要
本發(fā)明提供了一種n溝道型HK/MG晶體管，其具有由含有La和Hf的第一高介電膜形成的柵極絕緣膜、及由金屬膜和多晶硅膜的層疊膜形成的柵電極，并形成在由形成在半導體襯底的主面上的由含有氧原子的絕緣膜形成的元件分離部圍成的活性區(qū)域，其中，在跨過元件分離部的上述柵電極下方，代替第一高介電膜，形成有La的含量比第一高介電膜少的、含有Hf的第二高介電膜。
文檔編號H01L27/11GK102822959SQ201080066028
公開日2012年12月12日 申請日期2010年3月30日 優(yōu)先權(quán)日2010年3月30日
發(fā)明者時田裕文 申請人:瑞薩電子株式會社