專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種適用于后柵工藝的具有超薄金屬硅化物源漏的新型半導(dǎo)體器件結(jié)構(gòu)及其制造方法。
背景技術(shù)：
IC集成度不斷增大需要器件尺寸持續(xù)按比例縮小，然而電器工作電壓有時維持不變，使得實際MOS器件內(nèi)電場強度不斷增大。高電場帶來一系列可靠性問題，使得器件性能退化。MOSFET源漏區(qū)之間的寄生串聯(lián)電阻會使得等效工作電壓下降。為了減小接觸電阻率以及源漏串聯(lián)電阻，深亞微米小尺寸MOSFET常采用硅化物作摻雜源極技術(shù)(SADS)， 也即通常采用直接與溝道接觸的金屬硅化物來作為MOSFET的源漏，這種金屬硅化物源漏 MOSFET也被稱為肖特基勢壘源漏M0SFET。如附圖1所示，襯底10被淺溝槽隔離(STI)20 劃分出其中包含有溝道區(qū)14的多個有源區(qū)，柵結(jié)構(gòu)40及其頂部的蓋層50形成在襯底10 上，柵結(jié)構(gòu)40兩側(cè)形成有隔離側(cè)墻60，側(cè)墻60兩側(cè)的襯底10中形成有金屬硅化物的源漏區(qū)30，源漏區(qū)30直接接觸溝道區(qū)14。其中，襯底10可為體硅，也可是包含硅襯底11、埋氧層12和薄硅層13的絕緣體上硅(SOI)，還可以是例如SiGe等化合物半導(dǎo)體材料。與傳統(tǒng)的高摻雜源漏的MOSFET相比，這種肖特基勢壘源漏MOSFET無需進行離子注入和激活，工藝較簡單，接觸電阻小，電學(xué)性能更優(yōu)越。值得注意的是，圖1以及后續(xù)附圖中，為了方便示意起見，體硅襯底10與SOI襯底 (11、12以及13)之間的STI 20僅為示意性的隔離，并非兩者實際相鄰或接觸。金屬硅化物源漏MOSFET的驅(qū)動能力是由其源極和溝道之間的肖特基勢壘高度 (SBH)來控制的。隨著SBH降低，驅(qū)動電流增大。器件模擬的結(jié)果顯示，當(dāng)SBH降低至約 0. IeV時，金屬硅化物源/漏MOSFET可達到與傳統(tǒng)MOSFET相同的驅(qū)動能力。如附圖2所示，為使用硅化物作摻雜源極技術(shù)(SADS)以降低SBH的方法示意圖。 首先，如圖2A所示，將硼B(yǎng) JiAs等離子注入硅化物薄膜30中；接著，如圖2B所示，在500 至850°C溫度下執(zhí)行退火以使得摻雜離子分離凝結(jié)在硅化物/硅界面(也即源漏區(qū)30與薄硅層13/溝道區(qū)14的界面)處，形成激活的分離凝結(jié)的摻雜離子區(qū)70，如圖2B中陰影部分代表的摻雜離子區(qū)70所示。該分離凝結(jié)的摻雜離子70降低了源極和溝道之間的SBH，因此而改進了器件的驅(qū)動能力；同時，離子注入帶來的硅化物薄膜受損也由于退火而得到修復(fù)。 由于需要在高溫下退火使得摻雜離子分離凝結(jié)，這種SADS技術(shù)需要硅化物薄膜(金屬硅化物源漏30)能承受高溫退火而不退化(凝結(jié))，也即硅化物薄膜需要有足夠的熱穩(wěn)定性。但是，當(dāng)MOSFET尺寸不斷減小之后，原本較厚的金屬硅化物源漏薄膜30的熱穩(wěn)定性也會變差。尺寸縮減后，溝道14變短，金屬硅化物源漏薄膜30必須也相應(yīng)變薄以便較好地控制短溝道效應(yīng)，但是變薄的硅化物薄膜30在退火時熱穩(wěn)定性較差，容易聚團，導(dǎo)致電阻率急劇增大。由于在前述降低SBH的SADS方法中，硅化物薄膜無法承受為了將摻雜離子分離凝結(jié)在硅化物/硅界面處而所需的高溫退火，因此，對于目前的金屬硅化物源漏MOSFET而言，無法有效降低SBH。此外，隨著MOSFET尺寸減小，柵氧化層不斷減薄時，電場強度過大會引起氧化層擊穿，形成柵極氧化層漏電，破壞柵介電層的絕緣性。為了減小柵極泄漏，采用高k柵介電材料來替代Si02作為柵極介電層。但是，高k柵介電材料與多晶硅柵極工藝不兼容，因此柵極常采用金屬材料制成。圖3所示的為目前形成這種高k柵介電材料與金屬柵極結(jié)構(gòu)所采用的“后柵”工藝的示意圖。具有淺溝槽隔離(STI) 20的襯底10的溝道區(qū)上方形成有虛擬柵極結(jié)構(gòu)(dummy gate,未示出)，虛擬柵極結(jié)構(gòu)周圍形成有隔離側(cè)墻60，隔離側(cè)墻60兩側(cè)形成有金屬硅化物的源漏區(qū)30，整個結(jié)構(gòu)上覆蓋有層間介質(zhì)層80，去除虛擬柵極結(jié)構(gòu)，在層間介質(zhì)層80留下的開孔中依次填充高k柵介電材料41和金屬柵極40以構(gòu)成最終的柵極結(jié)構(gòu)(先沉積虛擬柵極，再形成金屬柵極，因此這種工藝被稱為后柵工藝，通常在沉積高k柵介電材料之后還要進行一次高溫退火以消除高k柵介電材料中的缺陷)，在層間介質(zhì)層80中對應(yīng)于源漏區(qū) 30位置刻蝕形成接觸孔，在接觸孔中沉積金屬的接觸部90。這種器件結(jié)構(gòu)中，接觸孔和隔離側(cè)墻之間有一定間距，金屬硅化物源漏30和柵極結(jié)構(gòu)之間有一定距離，也即隔離側(cè)墻60 下方?jīng)]有金屬硅化物也沒有摻雜源漏的延伸區(qū)，這將導(dǎo)致寄生電阻增大，MOSFET結(jié)構(gòu)中這些寄生的電阻電容會使得器件的RC延遲時間增大，降低器件開關(guān)速度，大大影響這種金屬硅化物源漏MOSFET的性能。因此，降低寄生電阻和柵極與源漏之間的寄生電容是減小RC 延遲的關(guān)鍵。此外，由于SADS技術(shù)中金屬硅化物源漏區(qū)30的形成是在高溫退火(不僅是使摻雜離子分離凝結(jié)的高溫退火，還包括消除高k柵介電材料缺陷的退火)之前，因此在高溫退火時金屬硅化物源漏30的完整性會惡化，也即金屬硅化物薄膜可能出現(xiàn)凝結(jié)，較差的熱穩(wěn)定性使得無法使用SADS技術(shù)來降低SBH。總而言之，采用后柵工藝制作的金屬硅化物源漏MOSFET被視為亞20nm下一代 CMOS的結(jié)構(gòu)，而現(xiàn)有的為了降低源極和溝道區(qū)之間SBH以提高驅(qū)動能力的SADS方法，在溝道縮短、金屬硅化物薄膜減薄時因為無法承受高溫退火而不能實施。此外很重要的一點是， 在傳統(tǒng)器件中，隔離側(cè)墻下方?jīng)]有金屬硅化物也沒有摻雜源漏區(qū)的延伸，因此寄生電阻電容使得器件的RC延遲時間增大，降低器件開關(guān)速度。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于減小使用后柵工藝制造的金屬硅化物源漏MOSFET的源漏串聯(lián)電阻，以及柵極和源漏之間的寄生電容，從而有效降低RC延遲。本發(fā)明提供了一種半導(dǎo)體器件，包括襯底、位于所述襯底中的溝道區(qū)、位于所述溝道區(qū)兩側(cè)的源漏區(qū)、位于所述溝道區(qū)上的柵極結(jié)構(gòu)，其特征在于由外延生長的金屬硅化物構(gòu)成所述源漏區(qū)，所述金屬硅化物源漏直接與所述溝道區(qū)接觸。其中，所述金屬硅化物源漏區(qū)與所述溝道區(qū)的界面處具有摻雜離子的分離凝結(jié)區(qū)，所述摻雜離子的分離凝結(jié)區(qū)和所述溝道區(qū)的界面與所述柵極結(jié)構(gòu)的側(cè)面平行，對于P 型金屬硅化物源漏MOSFET而言，所述摻雜離子為硼、鋁、鎵、銦的任一種及其組合；對于η 型金屬硅化物源漏M0SFET，所述摻雜離子為氮、磷、砷、氧、硫、硒、碲、氟、氯的任一種及其組
口 O
其中，所述外延生長的超薄金屬硅化物厚度小于等于15nm，所述外延生長的金屬硅化物的材質(zhì)是NiSi2_y、NihPtxSi2^ CoSi2_y或NihCoxSi2I，其中χ均大于0小于1，y均大于等于0小于1。其中，還包括層間介質(zhì)層與金屬接觸結(jié)構(gòu)，所述層間介質(zhì)層位于所述外延生長的金屬硅化物上以及所述柵極結(jié)構(gòu)周圍且直接接觸所述柵極結(jié)構(gòu)，所述金屬接觸結(jié)構(gòu)位于所述層間介質(zhì)層中且與所述外延生長的金屬硅化物電連接，所述金屬接觸結(jié)構(gòu)包括接觸孔埋層以及填充金屬層。本發(fā)明還提供了一種半導(dǎo)體器件的制造方法，包括在襯底上形成虛擬柵極結(jié)構(gòu)； 沉積覆蓋所述襯底、所述虛擬柵極結(jié)構(gòu)的金屬層；執(zhí)行第一退火，以使所述虛擬柵極結(jié)構(gòu)兩側(cè)的金屬層與所述襯底反應(yīng)形成外延生長的金屬硅化物；剝除未反應(yīng)的所述金屬層，則所述外延生長的金屬硅化物形成所述器件的源漏區(qū)，位于所述虛擬柵極結(jié)構(gòu)下方的所述襯底中形成溝道區(qū)，所述金屬硅化物源漏區(qū)與所述溝道區(qū)直接接觸；向所述外延生長的金屬硅化物源漏區(qū)內(nèi)注入摻雜離子；以及執(zhí)行第二退火，在所述外延生長的金屬硅化物源漏區(qū)與所述溝道區(qū)的界面處形成摻雜離子的分離凝結(jié)區(qū)。其中，所述外延生長的金屬硅化物材質(zhì)為NiSi2_y、NihPtxSi2^ CoSi2_y或 Ni^C0xSi2I，其中χ大于O小于1，y大于等于O小于1。其中，注入摻雜離子的劑量為IX IO14CnT2至IX 1016cm_2，對于ρ型金屬硅化物源漏MOSFET而言，所述摻雜離子為硼、鋁、鎵、銦的任一種及其組合；對于η型金屬硅化物源漏 M0SFET，所述摻雜離子為氮、磷、砷、氧、硫、硒、碲、氟、氯的任一種及其組合。其中，所述第一退火和/或所述第二退火的溫度為500至850°C。其中，所述金屬層的厚度小于等于5nm，所述金屬層的材質(zhì)包括鈷、鎳、鎳鉬合金、 鎳鈷合金或者鎳鉬鈷三元合金。其中，所述虛擬柵極結(jié)構(gòu)由二氧化硅構(gòu)成。該半導(dǎo)體器件的制造方法還包括，執(zhí)行所述第二退火之前，在所述外延生長的金屬硅化物上以及所述虛擬柵極結(jié)構(gòu)周圍形成層間介質(zhì)層，去除所述虛擬柵極結(jié)構(gòu)，形成包含高k柵介電材料。執(zhí)行第二退火之后，沉積金屬柵極材料，與高k柵介電材料共同構(gòu)成柵極堆疊結(jié)構(gòu)。沉積金屬柵極材料之后，在所述層間介質(zhì)層中形成金屬接觸，金屬接觸與所述外延生長的金屬硅化物電連接。其中，所述金屬接觸結(jié)構(gòu)包括接觸孔埋層以及填充金屬層。 其中，使用氫氟酸濕法刻蝕去除所述虛擬柵極。依照本發(fā)明制造的新型M0SFET，柵極堆疊結(jié)構(gòu)周圍無需隔離側(cè)墻，因而大大減小了柵極與源漏之間的寄生電容，并且外延生長的超薄金屬硅化物源漏區(qū)與柵極控制下的溝道區(qū)緊密接觸，因此減小了寄生電阻，減小的寄生電阻電容大大降低了 RC延遲，使得 MOSFET器件開關(guān)性能得到大幅提升。此外，由于合理選擇金屬薄層的材質(zhì)厚度以及第一退火溫度，使得外延生長的超薄金屬硅化物具有良好的熱穩(wěn)定性，能夠經(jīng)受為了提高高k柵介電材料性能進行的高溫第二退火，進一步提升了器件的性能。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請獨立權(quán)利要求的范圍內(nèi)得以滿足。本發(fā)明的實施例限定在獨立權(quán)利要求中，具體特征限定在其從屬權(quán)利要求中。


以下參照附圖來詳細說明本發(fā)明的技術(shù)方案，其中圖1顯示了采用現(xiàn)有技術(shù)制作的金屬硅化物源漏MOSFET的剖面示意圖；圖2顯示了采用SADS技術(shù)形成分離凝結(jié)的摻雜離子區(qū)的剖面示意圖；圖3顯示了采用現(xiàn)有后柵工藝技術(shù)制作的金屬硅化物源漏MOSFET的剖面示意圖； 以及圖4至12顯示了依照本發(fā)明制作金屬硅化物源漏MOSFET各步驟的剖面示意圖。
具體實施例方式以下參照附圖并結(jié)合示意性的實施例來詳細說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了可有效減小采用后柵工藝制造的金屬硅化物源漏MOSFET的源漏串聯(lián)電阻以及柵極和源漏之間的寄生電容的新型半導(dǎo)體器件結(jié)構(gòu)及其制造方法。需要指出的是，類似的附圖標記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)的空間、次序或?qū)蛹夑P(guān)系。首先，形成帶有虛擬柵極的基礎(chǔ)結(jié)構(gòu)。如圖4所示為基礎(chǔ)結(jié)構(gòu)的剖面示意圖。在具有淺溝槽隔離(STI) 200的襯底100上沉積墊氧化層(未示出)，其中襯底100可以是體硅、絕緣體上硅(SOI)或者是含硅的其他化合物半導(dǎo)體襯底，例如SiGe、SiC等等，以及這些物質(zhì)的組合；墊氧化層例如是氧化硅，特別是二氧化硅(SiO2)。在墊氧化層上沉積虛擬柵極層300，虛擬柵極層300的材質(zhì)是氧化物，例如二氧化硅。在虛擬柵極層300上沉積蓋層 (未示出)，其材質(zhì)通常是氮化物，例如氮化硅(SiN)，用于稍后刻蝕的掩模層。采用常用的光刻掩?？涛g工藝形成由墊氧化層、虛擬柵極層300以及蓋層重疊構(gòu)成的虛擬柵極堆疊結(jié)構(gòu)。此時，不進行離子注入也不退火激活摻雜離子。其次，沉積金屬薄層。如圖5所示，在整個結(jié)構(gòu)也即襯底100、STI200、虛擬柵極堆疊結(jié)構(gòu)上沉積用于形成外延生長的超薄金屬硅化物的金屬薄層400。金屬薄層400的材質(zhì)可以是鈷(Co)、鎳(Ni)、鎳鉬合金(Ni-Pt，其中Pt含量小于等于8%)、鎳鈷合金(Ni-Co，其中Co含量小于等于10% )或鎳鉬鈷三元合金，厚度可以小于5nm并優(yōu)選地小于等于4nm。 具體地，金屬薄層400可以是厚度小于5nm的Co、厚度小于等于4nm的Ni、厚度小于等于 4nm的Ni-Pt或厚度小于等于4nm的Ni-Co。接著，退火形成外延生長的超薄金屬硅化物并剝除未反應(yīng)的金屬薄層。如圖6所示，在500至850°C下進行第一退火，沉積的金屬薄層400與襯底100中的硅反應(yīng)而外延生成相應(yīng)外延生長的超薄金屬硅化物，剝除未反應(yīng)的金屬薄層400的那部分，在襯底100上虛擬柵極堆疊結(jié)構(gòu)兩側(cè)留下超薄的外延生長的超薄金屬硅化物500，構(gòu)成金屬硅化物源漏區(qū)。由圖中可知，超薄金屬硅化物500與虛擬柵極堆疊結(jié)構(gòu)下的溝道區(qū)接觸，具體地也即金屬硅化物500與溝道區(qū)的界面與虛擬柵極堆疊結(jié)構(gòu)的側(cè)面平行，優(yōu)選地為共面。外延生成的超薄金屬硅化物500依照金屬薄層400材質(zhì)不同而相應(yīng)的可以是NiSi2_y、NihPtxSi2_y、 CoSi2_y或Ni^C0xSi2I，其中χ均大于0小于1，y均大于等于0小于1。外延生長的超薄金屬硅化物500厚度為1至15nm。值得注意的是，外延生長的超薄金屬硅化物500的過程中進行的較高溫的第一退火，除了促使金屬薄層400與襯底100中的S i反應(yīng)之外，還消除了襯底100表面層中缺陷導(dǎo)致的非本征表面態(tài)，因此抑制了自對準鎳基硅化物工藝通常具有的釘扎效應(yīng)(piping effect) 0此外，由于合理控制了金屬薄層400的材質(zhì)以及厚度，并采用了較高溫的第一退火，因此形成的外延生長的超薄金屬硅化物500可以經(jīng)受后續(xù)工藝中為了提高高k柵介電性能而進行的高溫第二退火。然后，向形成的外延生長的超薄硅化物源漏區(qū)內(nèi)注入摻雜離子，如圖7所示。向外延生長的超薄金屬硅化物源漏500注入摻雜離子，劑量為1 X IO14CnT2至1 X IO16Cm-2,對于ρ 型外延生長的超薄金屬硅化物源漏M0SFET，摻雜離子可為硼B(yǎng)、鋁Al、鎵Ga、銦h等等及其組合，對于η型外延生長的超薄金屬硅化物源漏M0SFET，摻雜離子可為氮N、磷P、砷As、氧 0、硫S、硒％、碲Te、氟F、氯Cl等等及其組合。注入過程會損傷外延生長的超薄金屬硅化物源漏，因此注入能量不宜過大。注入能量最好是足夠低，以確保大部分注入的摻雜離子被限定在外延生長的超薄硅化物源漏內(nèi)。接著，沉積并平坦化層間介質(zhì)層。如圖8所示，采用常用工藝沉積厚的介質(zhì)材料層，材料優(yōu)選為氮化物，例如氮化硅。采用化學(xué)機械拋光(CMP)對介質(zhì)材料層進行平坦化， 直至露出虛擬柵極層300，最終形成層間介質(zhì)層600。隨后，去除虛擬柵極層300以及墊氧化層。如圖9所示，采用常用的濕法刻蝕工藝，去除虛擬柵極層300以及墊氧化層，在層間介質(zhì)層600中留下柵極孔310。當(dāng)墊氧化層和虛擬柵極層300的材質(zhì)為二氧化硅時，可采用濃度為5%的HF刻蝕液。然后，形成柵極堆疊結(jié)構(gòu)和摻雜離子的分離凝結(jié)區(qū)。如圖10所示，在柵極孔310 中以及層間介質(zhì)層600上沉積高k柵介電材料層700并在500至850°C溫度下進行第二退火，以修復(fù)高k柵介電材料中的缺陷從而改善可靠性。值得注意的是，第二退火不僅修復(fù)了高k柵介電材料中的缺陷，還將外延生長的超薄金屬硅化物源漏500中的摻雜離子驅(qū)趕至硅化物/硅界面處，從而形成摻雜離子的分離凝結(jié)區(qū)510，分離凝結(jié)區(qū)510與溝道區(qū)的界面平行于柵極堆疊結(jié)構(gòu)的側(cè)面。具體地，該摻雜離子的分離凝結(jié)區(qū)510與襯底100中溝道區(qū)的界面平行于高k柵介電材料層700與層間介質(zhì)層600的界面，優(yōu)選為共面；或者，該摻雜離子的分離凝結(jié)區(qū)510與襯底100中溝道區(qū)的界面也可平行于高k柵介電材料層700與柵極金屬層800的界面，優(yōu)選為共面。第二高溫退火之后，在高k柵介電材料層700上沉積柵極金屬層800。高k柵介電材料層700和柵極金屬層800構(gòu)成柵極堆疊結(jié)構(gòu)，其中高k柵介電材料層700不僅位于柵極金屬層800下方，還位于其側(cè)面周圍。接著，平坦化柵極堆疊結(jié)構(gòu)。如圖11所示，采用CMP平坦化柵極堆疊結(jié)構(gòu)，直至露出層間介質(zhì)層600。最后，形成源漏接觸孔。如圖12所示，在層間介質(zhì)層600中光刻并刻蝕后形成接觸孔直達外延生長的超薄金屬硅化物500，在接觸孔中以及層間介質(zhì)層600上依次填充薄的接觸孔埋層(未示出)以及厚的填充金屬層900，CMP平坦化接觸孔埋層以及填充金屬層 900直至露出層間介質(zhì)層600和柵極金屬層800。接觸孔埋層的材質(zhì)可為TiN、Ti、TaN或 Ta及其組合，其作用是增強填充金屬層900與外延生長的超薄金屬硅化物500之間的粘合力并阻擋雜質(zhì)擴散。填充金屬層900的材質(zhì)可為W、Cu、TiAl或Al及其組合，材質(zhì)選擇依照整體電路連線布局的需要，優(yōu)先選用導(dǎo)電性能良好的材料。依照本發(fā)明的如上所述的制造方法形成的新型金屬硅化物源漏MOSFET器件結(jié)構(gòu)如圖12所示。襯底100中具有淺溝槽隔離(STI) 200 ；襯底100中STI 200之間的有源區(qū)內(nèi)形成有外延生長的超薄金屬硅化物的源漏區(qū)500 ；襯底100上形成的柵極堆疊結(jié)構(gòu)位于源漏區(qū)500之間，柵極堆疊結(jié)構(gòu)包括高k柵介電材料層700和柵極金屬層800，其中高k柵介電材料層700不僅位于柵極金屬層800下方，還位于其側(cè)面周圍；外延生長的超薄金屬硅化物的源漏區(qū)500與襯底100中溝道區(qū)之間的界面處具有摻雜離子的分離凝結(jié)區(qū)510，分離凝結(jié)區(qū)510與溝道區(qū)的界面平行于柵極堆疊結(jié)構(gòu)的側(cè)面，具體地，該摻雜離子的分離凝結(jié)區(qū)510與襯底100中溝道區(qū)的界面平行于高k柵介電材料層700與層間介質(zhì)層600的界面，優(yōu)選為共面；或者，該摻雜離子的分離凝結(jié)區(qū)510與襯底100中溝道區(qū)的界面也可平行于高k柵介電材料層700與柵極金屬層800的界面，優(yōu)選為共面；外延生長的超薄金屬硅化物500材質(zhì)可以是NiSi2_y、NihPtxSi2_y、CoSi2_y或Ni^Cc^Sih，其中χ均大于0小于1， y均大于等于0小于1 ；外延生長的超薄金屬硅化物500上以及柵極堆疊結(jié)構(gòu)周圍具有層間介質(zhì)層600，層間介質(zhì)層600直接接觸高k柵介電材料層700 ；金屬接觸結(jié)構(gòu)貫穿層間介質(zhì)層600，與外延生長的超薄金屬硅化物500電連接，包括接觸孔埋層以及填充金屬層900，接觸孔埋層的材質(zhì)可為TiN、Ti、TaN或Ta及其組合，填充金屬層900的材質(zhì)可為W、Cu、TiAl 或Al及其組合。依照本發(fā)明制造的新型M0SFET，源漏區(qū)與溝道區(qū)的界面處具有摻雜離子的分離凝結(jié)區(qū)，可降低短溝道外延生長的超薄金屬硅化物源漏MOSFET的肖特基勢壘高度。柵極堆疊結(jié)構(gòu)周圍無需隔離側(cè)墻，因而大大減小了柵極與源漏之間的寄生電容，并且外延生長的超薄金屬硅化物與柵極控制下的溝道區(qū)緊密接觸，因此減小了寄生電阻，減小的寄生電阻電容大大降低了 RC延遲，使得MOSFET器件開關(guān)性能得到大幅提升。此外，由于合理選擇金屬薄層的材質(zhì)厚度以及第一退火溫度，使得生成的外延生長的超薄金屬硅化物具有良好的熱穩(wěn)定性，能夠經(jīng)受為了提高高k柵介電材料性能以及降低SBH進行的高溫第二退火，進一步提升了器件的性能。盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
權(quán)利要求
1.一種采用后柵工藝制作半導(dǎo)體器件的制造方法，包括在襯底上形成虛擬柵極結(jié)構(gòu)；沉積覆蓋所述襯底、所述虛擬柵極結(jié)構(gòu)的金屬層；執(zhí)行第一退火，以使所述虛擬柵極結(jié)構(gòu)兩側(cè)的金屬層與所述襯底反應(yīng)形成外延生長的金屬硅化物；剝除未反應(yīng)的所述金屬層，則所述外延生長的金屬硅化物形成所述器件的源漏區(qū)，位于所述虛擬柵極結(jié)構(gòu)下方的所述襯底形成溝道區(qū)，所述源漏區(qū)與所述溝道區(qū)直接接觸；向所述外延生長的金屬硅化物源漏區(qū)內(nèi)注入摻雜離子；去除所述虛擬柵極結(jié)構(gòu)；沉積高k柵介電材料；執(zhí)行第二退火，在所述外延生長的金屬硅化物源漏區(qū)與所述溝道區(qū)的界面處形成摻雜離子的分離凝結(jié)區(qū)；以及沉積金屬柵極材料，所述金屬柵極材料和所述高k柵介電材料構(gòu)成柵極堆疊結(jié)構(gòu)。
2.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中在沉積金屬層之前，避免了在虛擬柵極兩側(cè)形成隔離側(cè)墻。
3.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述外延生長的金屬硅化物材質(zhì)為NiSi2_y、NihPtxSi2^ CoSi2_y或NihCoxSi2I，其中χ大于O小于1，y大于等于O小于 1。
4.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，對于ρ型金屬硅化物源漏 MOSFET而言，所述摻雜離子為硼、鋁、鎵、銦的任一種及其組合；對于η型金屬硅化物源漏 M0SFET，所述摻雜離子為氮、磷、砷、氧、硫、硒、碲、氟、氯的任一種及其組合。
5.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述第一退火和/或所述第二退火的溫度為500至850°C。
6.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，注入摻雜離子的注入劑量為 IXlO14Cnr2 至 IX IO16CnT2。
7.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述沉積的金屬層厚度小于等于 5nm0
8.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述沉積的金屬層材質(zhì)包括鈷、 鎳、鎳鉬合金、鎳鈷合金或者鎳鉬鈷三元合金。
9.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述虛擬柵極結(jié)構(gòu)由氧化物構(gòu)成。
10.如權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中，所述氧化物為二氧化硅。
11.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，還包括，在去除所述虛擬柵極結(jié)構(gòu)之前，在所述外延生長的金屬硅化物上以及所述虛擬柵極結(jié)構(gòu)周圍形成層間介質(zhì)層；沉積所述金屬柵極材料之后，在所述層間介質(zhì)層中形成金屬接觸，所述金屬接觸與所述外延生長的金屬硅化物電連接。
12.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，還包括，所述金屬接觸結(jié)構(gòu)包括接觸孔埋層以及填充金屬層。
13.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，使用氫氟酸濕法刻蝕去除所述虛擬柵極。
14.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述襯底為體硅襯底或SOI襯底。
15.一種采用后柵工藝制作的半導(dǎo)體器件，包括襯底、位于所述襯底中的溝道區(qū)、位于所述溝道區(qū)兩側(cè)的源漏區(qū)、位于所述溝道區(qū)上的柵極結(jié)構(gòu)，其特征在于由外延生長的金屬硅化物構(gòu)成所述源漏區(qū)，所述源漏區(qū)與所述溝道區(qū)的界面處具有摻雜離子的分離凝結(jié)區(qū)；所述半導(dǎo)體器件結(jié)構(gòu)消除了隔離側(cè)墻； 所述外延生長的金屬硅化物源漏直接與所述溝道區(qū)接觸。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其中，所述摻雜離子的分離凝結(jié)區(qū)和所述溝道區(qū)的界面與所述柵極結(jié)構(gòu)的側(cè)面平行。
17.如權(quán)利要求15所述的半導(dǎo)體器件，其中，所述外延生長的金屬硅化物厚度小于等于 15nm。
18.如權(quán)利要求15所述的半導(dǎo)體器件，其中，所述外延生長的金屬硅化物的材質(zhì)是 NiSi2_y、NihPtxSi2^ CoSi2_y或Ni^C0xSi2I，其中χ均大于O小于1，y均大于等于O小于 1。
19.如權(quán)利要求15所述的半導(dǎo)體器件，其中，還包括層間介質(zhì)層與金屬接觸結(jié)構(gòu)，所述層間介質(zhì)層位于所述外延生長的金屬硅化物上以及所述柵極結(jié)構(gòu)周圍且直接接觸所述柵極結(jié)構(gòu)，所述金屬接觸結(jié)構(gòu)位于所述層間介質(zhì)層中且與所述外延生長的金屬硅化物電連接，所述金屬接觸結(jié)構(gòu)包括接觸孔埋層以及填充金屬層。
20.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于，對于ρ型金屬硅化物源漏MOSFET 而言，所述摻雜離子為硼、鋁、鎵、銦的任一種及其組合；對于η型金屬硅化物源漏M0SFET， 所述摻雜離子為氮、磷、砷、氧、硫、硒、碲、氟、氯的任一種及其組合。
21.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于，所述襯底為體硅襯底或SOI襯底。
全文摘要
本發(fā)明公開了一種采用后柵工藝制作的新型MOSFET器件及其實現(xiàn)方法，包括，襯底；柵極堆疊結(jié)構(gòu)，位于溝道上；柵極堆疊結(jié)構(gòu)左右消除了傳統(tǒng)的隔離側(cè)墻；外延生長的超薄金屬硅化物，構(gòu)成源漏區(qū)；其特征在于外延生長的超薄金屬硅化物源漏直接與柵極堆疊控制的溝道接觸，從而消除了傳統(tǒng)隔離側(cè)墻下面的高阻區(qū)；源漏區(qū)與溝道區(qū)的界面處具有摻雜離子的分離凝結(jié)區(qū)，可降低在短溝道器件中金屬硅化物源漏與溝道接觸的肖特基勢壘高度。同時，外延生長的金屬硅化物可以經(jīng)受為了提高高k柵介電材料性能進行的高溫第二退火，進一步提升了器件的性能。依照本發(fā)明的MOSFET，大大減小了寄生電阻電容，從而降低了RC延遲，使得MOSFET器件開關(guān)性能達到大幅提升。
文檔編號H01L21/283GK102593000SQ201110006429
公開日2012年7月18日 申請日期2011年1月13日 優(yōu)先權(quán)日2011年1月13日
發(fā)明者羅軍, 趙超 申請人:中國科學(xué)院微電子研究所