專(zhuān)利名稱(chēng)：深能級(jí)雜質(zhì)電離碰撞晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于CMOS超大集成電路(ULSI)中的場(chǎng)效應(yīng)晶體管邏輯器件與電路領(lǐng)域， 具體涉及一種新型導(dǎo)通機(jī)制的場(chǎng)效應(yīng)晶體管，深能級(jí)雜質(zhì)電離碰撞晶體管(DIMOS)。
背景技術(shù)：
隨著微納電子器件尺寸不斷地縮小，系統(tǒng)集成度越來(lái)越高，整個(gè)系統(tǒng)的功耗將限 制微納電子繼續(xù)發(fā)展的主要因素。傳統(tǒng)MOSFET由于短溝道效應(yīng)，隨著溝道長(zhǎng)度的縮短，器 件的漏泄電流在不斷升高，因此系統(tǒng)的靜態(tài)功耗會(huì)不斷的上升。此外，由于傳統(tǒng)MOSFET亞 閾值斜率受到KT/q的理論限制而無(wú)法隨著器件尺寸的縮小而同步減小，因此整個(gè)系統(tǒng)的 動(dòng)態(tài)功耗也不能進(jìn)一步降低。因此我們需要采用新型工作機(jī)制的場(chǎng)效應(yīng)器件來(lái)突破MOSFET 的理論限制，實(shí)現(xiàn)超陡直的亞閾值斜率降低器件動(dòng)態(tài)功耗，同時(shí)降低器件靜態(tài)漏泄電流，降 低靜態(tài)功耗。在這個(gè)領(lǐng)域里，先后被提出的有遂穿場(chǎng)效應(yīng)晶體管(TFET)，雪崩碰撞電離場(chǎng)效 應(yīng)晶體管(IMOS)。TFET是利用帶帶遂穿向溝道提供載流子的一種場(chǎng)效應(yīng)晶體管如圖1所 示，它具有靜態(tài)功耗低，器件工作點(diǎn)也比較低，亞閾值斜率可以突破MOSFET極限等優(yōu)點(diǎn)。但 是它的亞閾值斜率隨著柵電壓的增加會(huì)逐步惡化。為了最終實(shí)現(xiàn)比較理想的亞閾值斜率， 不僅需要非常薄的柵介質(zhì)層厚度，而且對(duì)于源端冶金結(jié)的陡變程度也有較苛刻的要求，工 藝難度相當(dāng)?shù)拇?。IMOS是一種利用漂移區(qū)雪崩倍增效應(yīng)而導(dǎo)通的場(chǎng)效應(yīng)晶體管如圖2所 示。它具有漏泄電流小，亞閾值斜率極低等優(yōu)點(diǎn)。但是由于在硅基器件中，為了使得雪崩發(fā) 生，必須提供很高的外偏置電壓，這就限制了其在低功耗領(lǐng)域里的應(yīng)用。另外，因?yàn)檠┍腊l(fā) 生時(shí)候會(huì)產(chǎn)生大量的熱載流子，這些高能的載流子給器件的應(yīng)用帶來(lái)可靠性方面的問(wèn)題。 因此，其他新型工作機(jī)制器件的發(fā)明已經(jīng)突顯出它的必要性。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種利用深能級(jí)雜質(zhì)在高場(chǎng)作用下碰撞電離出電子而導(dǎo) 通的型場(chǎng)效應(yīng)晶體管。本發(fā)明的技術(shù)方案如下深能級(jí)雜質(zhì)電離碰撞晶體管如圖3所示，包括源、漏、控制柵還有漂移區(qū)。對(duì)于N 型深能級(jí)雜質(zhì)電離碰撞晶體管，晶體管源漏同為高摻雜的N型半導(dǎo)體，而對(duì)于P型深能級(jí)雜 質(zhì)電離碰撞晶體管，源漏區(qū)同為P型半導(dǎo)體材料。晶體管漂移區(qū)靠近源區(qū)，控制柵覆蓋漂移 區(qū)邊緣與漏結(jié)邊緣。在漂移區(qū)摻雜有場(chǎng)致電離的深能級(jí)雜質(zhì)。所述深能級(jí)雜質(zhì)是在高場(chǎng)下能電離出電子的施主或者電離出空穴的受主深能級(jí) 雜質(zhì)，分別應(yīng)用于于N型晶體管與P型晶體管。這個(gè)電場(chǎng)是104V/cm的數(shù)量級(jí)，是雪崩臨界 場(chǎng)的十分之一。所述深能級(jí)雜質(zhì)可以是本身已經(jīng)被淺能級(jí)施主補(bǔ)償?shù)纳钅芗?jí)受主雜質(zhì)以及本身 已經(jīng)被淺能級(jí)受主補(bǔ)償?shù)纳钅芗?jí)施主雜質(zhì)，分別應(yīng)用于于N型晶體管與P型晶體管。所述深能級(jí)雜質(zhì)可以采用離子注入方式引入，也可以采用具有深能級(jí)雜質(zhì)的基片進(jìn)行設(shè)計(jì)。針對(duì)硅基N型深能級(jí)雜質(zhì)電離碰撞晶體管晶體管，其漂移區(qū)摻雜的深能級(jí)雜質(zhì)可 以為為淺能級(jí)施主磷或者淺能級(jí)施主砷補(bǔ)償?shù)纳钅芗?jí)受主鎳。對(duì)于硅基P型深能級(jí)雜質(zhì)電離碰撞晶體管晶體管，其漂移區(qū)摻雜的深能級(jí)雜質(zhì)可 以為深能級(jí)受主銦。深能級(jí)雜質(zhì)電離碰撞晶體管處于關(guān)態(tài)的時(shí)候，這些深能級(jí)雜質(zhì)或者沒(méi)有電離或者 被引入的淺能級(jí)雜質(zhì)補(bǔ)償。整個(gè)漂移區(qū)處于中性高阻狀態(tài)。在所述的電場(chǎng)強(qiáng)度下深能級(jí)中 的電子或者空穴可以被電離，瞬間產(chǎn)生大量載流子為器件導(dǎo)通提供載流子。本發(fā)明的技術(shù)效果如下一、由于在源結(jié)與溝道之間存在漂移區(qū)這樣的高阻區(qū)，它可以起到降低器件的靜 態(tài)漏泄電流，降低器件靜態(tài)功耗的作用。二、利用柵極電壓調(diào)制漂移區(qū)中的電場(chǎng)強(qiáng)度，當(dāng)電場(chǎng)強(qiáng)度達(dá)到深能級(jí)雜質(zhì)電離的 臨界值的時(shí)候(大約104V/cm的數(shù)量級(jí))，深能級(jí)雜質(zhì)上的電子或者空穴瞬間被電離出來(lái)， 為溝道提供大量的載流子，晶體管迅速開(kāi)啟?？梢缘玫椒浅６钢钡膩嗛撝敌甭?。深能級(jí)雜質(zhì)電離碰撞晶體管與現(xiàn)有的低功耗器件TFET相比，由于采用的是漂移 擴(kuò)散電流，因此可以得到比較大的導(dǎo)通電流，以及更陡峭的亞閾值斜率。與現(xiàn)有低功耗器件 IMOS相比，由于深能級(jí)雜質(zhì)電離的臨界電場(chǎng)大約是雪崩臨界電場(chǎng)的十分之一，可以大大降 低器件工作點(diǎn)同時(shí)增加器件的可靠性。


圖1為平面TFET結(jié)構(gòu)示意圖；圖2為平面IMOS結(jié)構(gòu)示意圖；圖3為本發(fā)明提出的深能級(jí)雜質(zhì)電離碰撞晶體管(DIMOS)結(jié)構(gòu)示意圖；圖4為制備硅基N型低場(chǎng)電離碰撞晶體管主要工藝步驟；其中圖如為生長(zhǎng)氧化層并淀積多晶硅后的硅基片；圖4b為光刻有源區(qū)后的基片； 圖4c源漏注入；圖4d鎳雜質(zhì)以及磷注入；圖如為源漏結(jié)形成后的硅基N型低場(chǎng)電離碰撞 晶體管結(jié)構(gòu)圖。圖中I-TFET的多晶硅柵電極；2-TFET柵氧化層；3-TFET的源；4-TFET的襯底； 5-TFET的漏；6-IM0S多晶硅柵電極；7-IM0S柵介質(zhì)層，8-IM0S的源極，9-IM0S的襯底， 10-IM0S的漏極。11-本發(fā)明硅基N型低場(chǎng)電離碰撞晶體管氧化層，12-本發(fā)明硅基N型低 場(chǎng)電離碰撞晶體管源極，13-本發(fā)明硅基N型低場(chǎng)電離碰撞晶體管襯底，14-本發(fā)明硅基N 型低場(chǎng)電離碰撞晶體管漏極，15-本發(fā)明硅基N型低場(chǎng)電離碰撞晶體管漂移區(qū)，16-本發(fā)明 硅基N型低場(chǎng)電離碰撞晶體管柵電極，17-光刻膠。
具體實(shí)施例方式下面通過(guò)實(shí)例對(duì)本發(fā)明做進(jìn)一步說(shuō)明。需要注意的是，公布實(shí)施例的目的在于幫 助進(jìn)一步理解本發(fā)明，但是本領(lǐng)域的技術(shù)人員可以理解在不脫離本發(fā)明及所附權(quán)利要求 的精神和范圍內(nèi)，各種替換和修改都是可能的。因此，本發(fā)明不應(yīng)局限于實(shí)施例所公開(kāi)的內(nèi) 容，本發(fā)明要求保護(hù)的范圍以權(quán)利要求書(shū)界定的范圍為準(zhǔn)。
以N型低場(chǎng)電離碰撞晶體管為例，如圖4所示，具體實(shí)施步驟包括1、在硅襯底13上生長(zhǎng)柵氧化層11，柵厚度越小器件柵控能力就越好，理想數(shù)值大 約在4nm-20nm之間，然后淀積多晶硅16，如圖如所示；2、光刻出柵圖形16，其中源端預(yù)留源區(qū)注入與深能級(jí)雜質(zhì)注入窗口，漏端預(yù)留漏 注入窗口，如圖4b所示；3、淀積光刻膠17，光刻出源注入窗口，漏端一般預(yù)留多晶硅為硬掩膜的漏注入窗 口，然后進(jìn)行源漏N注入，如圖如所示；4、淀積光刻膠17并且光刻出鎳注入窗口，注入雜質(zhì)鎳(劑量以最終能形成激活雜 質(zhì)為準(zhǔn))，然后再注入同等劑量的磷或砷，如圖4d所示；5、進(jìn)行一次熱退火激活雜質(zhì)，形成源漏結(jié)(12，14)以及含有鎳雜質(zhì)的漂移區(qū)15， 如圖4e所示。對(duì)于P型硅基器件來(lái)說(shuō)，需要在漂移區(qū)中引入雜質(zhì)銦，雜質(zhì)銦的濃度上限不要超 過(guò)其在半導(dǎo)體中具有電活性的性濃度。銦會(huì)在價(jià)帶頂0. 16eV處引入一個(gè)受主能級(jí)，在常溫 條件下，銦中的受主能級(jí)并不電離，因此漂移區(qū)呈現(xiàn)高阻狀態(tài)。但是銦受主可以在一定電場(chǎng) 強(qiáng)度下電離，瞬間在價(jià)帶中引入大量空穴，為器件導(dǎo)通提供載流子。雖然本發(fā)明已以較佳實(shí)施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng) 域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi) 容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此， 凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單 修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種深能級(jí)雜質(zhì)電離碰撞晶體管，包括源、漏、控制柵和漂移區(qū)，漂移區(qū)靠近源區(qū)，控 制柵覆蓋漂移區(qū)邊緣與漏結(jié)邊緣，其特征在于，N型晶體管的源漏同為高摻雜的N型半導(dǎo) 體，漂移區(qū)摻雜有深能級(jí)施主雜質(zhì)或者被淺能級(jí)施主補(bǔ)償?shù)纳钅芗?jí)受主雜質(zhì)；P型晶體管 的源漏同為高摻雜的P型半導(dǎo)體，漂移區(qū)摻雜有深能級(jí)受主雜質(zhì)或者被淺能級(jí)受主補(bǔ)償?shù)?深能級(jí)施主雜質(zhì)。
2.如權(quán)利要求1所述的深能級(jí)雜質(zhì)電離碰撞晶體管，其特征在于，在硅基N型晶體管漂 移區(qū)摻雜淺能級(jí)施主磷或者淺能級(jí)施主砷補(bǔ)償?shù)纳钅芗?jí)受主鎳。
3.如權(quán)利要求1所述的深能級(jí)雜質(zhì)電離碰撞晶體管，其特征在于，所述硅基P型晶體管 漂移區(qū)摻雜深能級(jí)受主銦。
4.如權(quán)利要求1-3所述的深能級(jí)雜質(zhì)電離碰撞晶體管，其特征在于，所述深能級(jí)雜質(zhì) 采用離子注入方式引入，或采用具有深能級(jí)雜質(zhì)的基片實(shí)現(xiàn)。
5.如權(quán)利要求1所述的深能級(jí)雜質(zhì)電離碰撞晶體管，其特征在于，所述晶體管在體硅 上實(shí)現(xiàn)，或在S0I、納米線(xiàn)等材料上實(shí)現(xiàn)。
全文摘要
本發(fā)明提供了一種深能級(jí)雜質(zhì)電離碰撞晶體管，屬于CMOS超大集成電路(ULSI)中的場(chǎng)效應(yīng)晶體管邏輯器件與電路領(lǐng)域。本發(fā)明晶體管包括N型或者P型相同摻雜的源、漏，控制柵以及含有能在高場(chǎng)下電離出載流子的深能級(jí)雜質(zhì)的高阻漂移區(qū)。高阻漂移區(qū)在關(guān)態(tài)可以降低器件的漏泄電流，在器件導(dǎo)通的時(shí)候可以瞬間提供大量的載流子，促使器件導(dǎo)通。與現(xiàn)有的低功耗器件TFET相比，由于采用的是漂移擴(kuò)散電流，因此可以得到比較大的導(dǎo)通電流，以及更陡峭的亞閾值斜率。與現(xiàn)有低功耗器件IMOS相比，由于深能級(jí)雜質(zhì)電離的臨界電場(chǎng)遠(yuǎn)低于雪崩臨界電場(chǎng)，可以大大降低器件工作點(diǎn)同時(shí)增加器件的可靠性。
文檔編號(hào)H01L29/06GK102148254SQ20111002407
公開(kāi)日2011年8月10日 申請(qǐng)日期2011年1月21日 優(yōu)先權(quán)日2011年1月21日
發(fā)明者王陽(yáng)元, 詹瞻, 黃如, 黃芊芊 申請(qǐng)人:北京大學(xué)