專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件領域，特別是涉及一種改進外延邊緣的半導體器件結構及其制造方法。
背景技術：
當前通過單一縮減特征尺寸來降低成本的方法已經(jīng)遇到了瓶頸，特別是當特征尺寸降至150nm以下時，很多物理參數(shù)不能按比例變化，例如硅禁帶寬度Eg、費米勢CP F、界面態(tài)及氧化層電荷Qox、熱電勢Vt以及pn結自建勢等等，這些將影響按比例縮小的器件性能。為了進一步改進器件性能，人們將應力引入MOSFET溝道區(qū)，用來改善載流子的遷移率。例如在晶面為(100)的晶片上，溝道區(qū)晶向為〈110〉，在PMOS中沿著縱軸方向(沿源漏方向)的應力需要為壓力，沿著橫軸方向的應力需要為張力；而在NMOS中沿著縱軸方向的應力需要為張力，而沿著橫軸方向的應力為壓力。也即將沿著源(Source，簡稱S)-漏(Drain，簡稱D)方向的張力引入NMOS溝道；而將沿著S-D方向的壓力引入PMOS溝道。常用的對PMOS溝道施加壓應力的方法，是沿著S-D方向在源漏區(qū)上外延生長出SiGe應力層，由于SiGe晶格常數(shù)大于Si，故S/D的應力層會對于其之間的溝道區(qū)施加壓應力，增大了空穴的遷移率從而增大了 PMOS的驅(qū)動電流。同樣，在源漏區(qū)上外延生長晶格常數(shù)小于Si的Si : C應力層可對NMOS溝道提供張力。但是，由于SiGe是在Si上選擇性外延生長的,不同的晶面具有不同的外延生長速度，例如在(111)晶面上SiGe外延生長最慢，因此在源漏應變工藝集成中外延SiGe具有較大的邊緣效應。附圖1至6顯示了現(xiàn)有技術的在源漏區(qū)上外延生長SiGe的剖面示意圖。首先，如圖I所示，刻蝕形成淺溝槽。附圖IA為器件的側視剖面圖，附圖IB為器件的頂視圖，以下若無特殊說明，某圖A代表側視剖面圖而某圖B代表其相應的頂視圖。在襯底I上沉積墊氧化層或氮化硅層2，通過常規(guī)的掩模曝光刻蝕形成淺溝槽，其中，襯底晶面為(100)，溝道區(qū)晶向為〈110〉，墊氧化層或氮化硅層2通常為矩形，與有源區(qū)相對應，被淺溝槽包圍。其次，如圖2所示，沉積形成淺溝槽隔離。在刻蝕形成的淺溝槽中填充氧化物，例如CVD沉積或熱氧化法生成二氧化硅，隨后通過例如化學機械拋光(CMP)的方法平坦化氧化物層直至露出襯底1，從而形成淺溝槽隔離STI 3。在填充氧化物之前，還可以在淺溝槽中沉積STI襯墊層(未示出)，其材質(zhì)為氧化物或氮化硅，用作后續(xù)選擇性外延生長SiGe或SiC的應力襯墊層。再次，如圖3所示，形成柵極堆疊結構。在襯底I上沉積柵介質(zhì)層4，其材質(zhì)可為氧化硅或高k材料的氧化鉿等等；在柵介質(zhì)層4上沉積柵電極層5，其材質(zhì)為多晶硅或金屬；掩模曝光刻蝕形成柵堆疊結構；在整個結構上沉積例如為氮化硅的絕緣隔離層并刻蝕，只在柵堆疊結構周圍留下隔離側墻6。接著，如圖4所示，光刻形成源漏凹槽，位于STI3內(nèi)側且位于隔離側墻6兩側，對應于后續(xù)要形成的PMOS的源漏區(qū)域。 然后,如圖5所不,夕卜延生長SiGe應力層7。由于STI襯墊層材質(zhì)與外延層7不同或不相近，不能作為外延層7的晶種層，也即外延生長的SiGe或SiC層與襯墊層以及STI3之間仍然存在晶格不匹配。而由于SiGe在(111)面上生長最慢，因此在STI3的邊緣處也即與外延生長的SiGe的界面處會形成圖5A所示的傾斜的側面，該側面為(111)面。該側面形成的空隙會減小源漏區(qū)SiGe中的壓應力，使得空穴遷移率降低，PMOS驅(qū)動能力變?nèi)?。圖5C為圖5結構沿垂直于源漏的BB’方向的剖面圖，類似地，以下若無特別說明，某圖C即為相應結構沿垂直于源漏的BB’方向的剖面圖。最后，如圖6所示，在源漏區(qū)上形成硅化物。在外延生長的SiGe應力層7上沉積材質(zhì)為Ni、Ti或Co的金屬，退火以形成相應的金屬硅化物，剝除未反應的金屬，即在SiGe應力層7上留下接觸層8。由圖6可見，SiGe的厚度在淺溝槽隔離STI邊緣處要薄很多，因此源漏區(qū)中SiGe沿縱軸AA’方向以及橫軸BB’方向的應力均降低了 ；而在邊緣區(qū)域的硅化物的接觸層8可能接觸底部的硅區(qū)域，這很可能將增大結泄漏電流。與PMOS類似的，SiC在NMOS的STI邊緣處也將變薄，從而降低了驅(qū)動能力。有鑒于此，需要一種能有效提供應力以增強CMOS驅(qū)動能力且減小結泄漏電流的新型半導體器件及其制造方法。

發(fā)明內(nèi)容
本發(fā)明的目的在于防止半導體器件應力層與淺溝槽隔離之間出現(xiàn)空隙而使得應力減小。為此，本發(fā)明提供了一種半導體器件，包括襯底；淺溝槽隔離，嵌于所述襯底中，且形成至少一個開口區(qū)；溝道區(qū)，位于所述開口區(qū)內(nèi)；柵堆疊，包括柵介質(zhì)層和柵電極層，位于所述溝道區(qū)上方；源漏區(qū)，位于所述溝道區(qū)的兩側，包括為所述溝道區(qū)提供應變的應力層；其中，所述淺溝槽隔離和所述應力層之間具有襯墊層。其中，對于pMOSFET，所述應力層包括外延生長的Si^xGex,對于nMOSFET，所述應力層包括外延生長的SipyCy,其中xy均大于0小于I。所述襯墊層包括SihGex' Si1^yGexCy或SipyCy,其中xy均大于0小于1，X介于0. 15至0. 7范圍內(nèi)，y介于0. 002至0. 02范圍內(nèi)。所述襯墊層的厚度為l_20nm。所述應力區(qū)與所述淺溝槽隔離的頂部齊平。本發(fā)明還提供了一種用于制造半導體器件的方法，包括在襯底中形成淺溝槽；在所述淺溝槽中選擇性外延生長襯墊層；在所述淺溝槽中且在所述襯墊層上形成隔離材料，構成淺溝槽隔離，所述淺溝槽隔離包圍至少一個開口區(qū)；在所述開口區(qū)內(nèi)形成柵堆疊；在所述柵堆疊兩側形成源漏區(qū)，所述柵堆疊下方的所述源漏區(qū)之間形成為溝道區(qū)，所述源漏區(qū)包括為所述溝道區(qū)提供應變的應力層。其中，對于pMOSFET，所述應力層包括外延生長的Si^xGex,對于nMOSFET，所述應力層包括外延生長的SipyCy,其中xy均大于0小于I。所述襯墊層包括SihGex' Si1^yGexCy或SipyCy,其中xy均大于0小于1，X介于0. 15至0. 7范圍內(nèi)，y介于0. 002至0. 02范圍內(nèi)。所述襯墊層的厚度為l_20nm。其中，所述應力層與所述淺溝槽隔離的頂部齊平。所述隔離材料為二氧化硅。形成所述源漏區(qū)的步驟包括，在襯底中刻蝕形成源漏區(qū)溝槽，在源漏區(qū)溝槽中外延生長所述應力層。本發(fā)明在STI和源漏區(qū)應力層中間插入一個與源漏區(qū)應力層材質(zhì)相同或相近的襯墊層作為外延生長的晶種層或成核層，借此而消除了 STI邊緣效應，也即消除了 STI與源漏區(qū)應力層之間的空隙，防止了應力的減小，提高了 MOS器件的載流子遷移率從而提高了器件的驅(qū)動能力。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請獨立權利要求的范圍內(nèi)得以滿足。本發(fā)明的實施例限定在獨立權利要求中，具體特征限定在其從屬權利要求中。


以下參照附圖來詳細說明本發(fā)明的技術方案，其中圖I至6為現(xiàn)有技術的形成MOS源漏區(qū)應力層的步驟剖面圖；以及圖7至為11依照本發(fā)明的形成帶襯墊層的MOS源漏區(qū)應力層的步驟剖面圖。
具體實施例方式以下參照附圖并結合示意性的實施例來詳細說明本發(fā)明技術方案的特征及其技術效果。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結構。這些修飾除非特別說明并非暗示所修飾器件結構的空間、次序或?qū)蛹夑P系。附圖7至11顯示了現(xiàn)有技術的在源漏區(qū)上外延生長SiGe的剖面示意圖。首先，如圖7所示，刻蝕形成淺溝槽。在襯底10上沉積墊氧化層20，通過常規(guī)的掩模曝光刻蝕形成淺溝槽。其中，襯底10可為體硅或絕緣體上硅(301)，也可為3166、31(、藍寶石等常用的半導體襯底材料。襯底晶面為(100)，溝道區(qū)晶向為〈110〉，墊氧化層20通常為矩形，與有源區(qū)相對應，被淺溝槽包圍。以墊氧化層20為掩模，在淺溝槽中選擇性外延生長一薄層的襯墊層30，襯墊層30的材質(zhì)為SihGex' Si1^yGexCy或Si^Cy,其中xy均大于0小于1，X優(yōu)選為介于0. 15至0. 7范圍內(nèi)，y優(yōu)選地介于0. 002至0. 02范圍內(nèi)。對于PMOS而言，襯墊層30優(yōu)選為與PMOS源漏區(qū)應力層同材質(zhì)的SihGex ;對于NMOS而言，襯墊層30優(yōu)選為與NMOS源漏區(qū)應力層同材質(zhì)的SihCy。襯墊層30的作用是在后續(xù)外延生長源漏區(qū)應力層時，以襯墊層30為成核層或晶種層，完全填充因SiGe在(111)晶面上生長緩慢而引起的STI 40與源漏區(qū)應力層之間的空隙。該薄層的襯墊層30的厚度例如是I至20nm。其次，如圖8所示，沉積形成淺溝槽隔離。使用氫氟酸濕法刻蝕或者氟基氣體等離子干法刻蝕去除墊氧化層20。在刻蝕形成的淺溝槽中填充隔離材料，隔離材料可為氧化物，例如CVD沉積或熱氧化法生成二氧化硅，隨后通過例如化學機械拋光(CMP)的方法平坦化氧化物層直至露出襯底10，從而形成淺溝槽隔離(STI) 40。再次，如圖9所示，形成柵極堆疊結構。在襯底10上沉積柵介質(zhì)層50，其材質(zhì)可為氧化硅或高k材料的氧化鉿等等；在柵介質(zhì)層50上沉積柵電極層60，其材質(zhì)為多晶硅或金屬；掩模曝光刻蝕形成柵堆疊結構；在整個結構上沉積例如為氮化硅的絕緣隔離層并刻蝕，只在柵堆疊結構周圍留下隔離側墻70。接著，如圖10所示，掩模曝光并各向異性地刻蝕形成源漏凹槽，位于STI40內(nèi)側且位于隔離側墻6兩側，對應于后續(xù)要形成的PMOS的源漏區(qū)域。
然后，如圖11所示，外延生長應力層80，以作為器件的源漏區(qū)，也即應力層80也作為源漏區(qū)80。由于襯墊層30材質(zhì)與應力層80相近或相同，外延生長時消除了可能存在的空隙也即消除了 STI邊緣效應，防止了應力減小，保持或提高了載流子遷移率，提高了 MOS驅(qū)動能力。特別地，外延生長的應力層80的頂面雖然如圖11所示比STI40的頂面要高，但是，優(yōu)選地，應力層80的頂面與STI40的頂面大致齊平，以防止應力從應力層80高于STI40的地方泄漏而減小了實際施加的應力，從而防止了驅(qū)動能力降低。對于PMOS而言，應力層80優(yōu)選為SihGex ;對于NMOS而言，應力層80優(yōu)選為Si^Cy。其中xy均大于0小于1，x優(yōu)選為介于0. 15至0. 7范圍內(nèi)，y優(yōu)選地介于0. 002至0. 02范圍內(nèi)。最后，在源漏區(qū)應力層80上形成硅化物。在外延生長的SiGe應力層80上沉積材質(zhì)為Ni、Ti或Co的金屬，退火以形成相應的金屬硅化物，剝除未反應的金屬，即在SiGe應力層80上留下接觸層(圖11中未示出)。最后形成的器件結構如圖11所示淺溝槽隔離(STI) 40位于襯底10中，STI40包圍有半導體開口區(qū)，器件的溝道區(qū)位于該半導體開口區(qū)內(nèi)；柵介質(zhì)層50位于襯底10的溝道區(qū)上方，柵電極層60位于柵介質(zhì)層50上，柵介質(zhì)層50與柵電極層60構成柵極堆疊結構，隔離側墻70位于柵極堆疊結構周圍；源漏區(qū)80也即應力層80位于柵極堆疊結構兩側，由能增加應力的材料構成，對于PMOS而言，應力層80優(yōu)選為SihGex ;對于NMOS而言，應力層80優(yōu)選為SihyCy,其中xy均大于0小于I ;源漏區(qū)80或應力層80與STI40之間具有襯墊層30，襯墊層30的材質(zhì)與應力層80材質(zhì)相同或相近，例如為SihGepSi1IyGexCy或Si1Jy,其中xy均大于0小于1，X優(yōu)選為介于0. 15至0. 7范圍內(nèi)，y優(yōu)選地介于0. 002至0. 02范圍內(nèi)；應力層80頂部還可具有金屬硅化物(未示出)。特別地，應力層80頂部與STI40的頂部齊平。以上公開了 PMOS源漏區(qū)應力層80的形成工藝，對于NMOS而言，工藝步驟類似，區(qū)別僅在于襯墊層30的材質(zhì)對應于SiC的源漏應力層80而變?yōu)镾ihCy。本發(fā)明在STI和源漏區(qū)應力層中間插入一個與源漏區(qū)應力層材質(zhì)相同或相近的襯墊層作為外延生長的晶種層或成核層，借此而消除了 STI邊緣效應，也即消除了 STI與源漏區(qū)應力層之間的空隙，防止了應力的減小，提高了 MOS器件的載流子遷移率從而提高了器件的驅(qū)動能力。
盡管已參照一個或多個示例性實施例說明本發(fā)明，本領域技術人員可以知曉無需脫離本發(fā)明范圍而對形成器件結構的方法做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結構及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
權利要求
1.一種半導體器件，包括 襯底； 淺溝槽隔離，嵌于所述襯底中，且形成至少一個開口區(qū)； 溝道區(qū)，位于所述開口區(qū)內(nèi)； 柵堆疊，包括柵介質(zhì)層和柵電極層，位于所述溝道區(qū)上方； 源漏區(qū)，位于所述溝道區(qū)的兩側，包括為所述溝道區(qū)提供應變的應力層； 其中，所述淺溝槽隔離和所述應力層之間具有襯墊層，作為所述應力層的晶種層。
2.如權利要求I所述的半導體器件，其中，對于pMOSFET，所述應力層包括外延生長的SihGex，對于nMOSFET，所述應力層包括外延生長的SLyCy，其中xy均大于O小于I。
3.如權利要求I所述的半導體器件，其中，所述襯墊層包括SihGex'Si1^GexCy或SipyCy，其中xy均大于O小于I。
4.如權利要求3所述的半導體器件，其中，X介于O.15至O. 7范圍內(nèi)，y介于O. 002至O.02范圍內(nèi)。
5.如權利要求I所述的半導體器件，其中，所述襯墊層的厚度為l_20nm。
6.如權利要求I所述的半導體器件，其中，所述應力區(qū)與所述淺溝槽隔離的頂部齊平。
7.一種方法，用于制造如權利要求I所述的半導體器件，包括 在襯底中形成淺溝槽； 在所述淺溝槽中選擇性外延生長襯墊層，作為應力層的晶種層； 在所述淺溝槽中且在所述襯墊層上形成隔離材料，構成淺溝槽隔離，所述淺溝槽隔離包圍至少一個開口區(qū)； 在所述開口區(qū)內(nèi)形成柵堆疊； 在所述柵堆疊兩側形成源漏區(qū)，所述柵堆疊下方的所述源漏區(qū)之間形成為溝道區(qū)，所述源漏區(qū)包括為所述溝道區(qū)提供應變的應力層。
8.如權利要求7所述的方法，其中，對于pMOSFET，所述應力層包括外延生長的SihGex，對于nMOSFET，所述應力層包括外延生長的Si^yCy，其中xy均大于O小于I。
9.如權利要求7所述的方法，其中，所述襯墊層包括SihGex、Si1^yGexCy或Si^yCy，其中xy均大于O小于I。
10.如權利要求9所述的方法，其中，X介于O.15至O. 7范圍內(nèi)，y介于O. 002至O. 02范圍內(nèi)。
11.如權利要求7所述的方法，其中，所述襯墊層的厚度為l-20nm。
12.如權利要求7所述的方法，其中，所述應力層與所述淺溝槽隔離的頂部齊平。
13.如權利要求7所述的方法，其中，所述隔離材料為二氧化硅。
14.如權利要求7所述的方法，其中，形成所述源漏區(qū)的步驟包括，在襯底中刻蝕形成源漏區(qū)溝槽，在源漏區(qū)溝槽中外延生長所述應力層。
全文摘要
本發(fā)明提供了一種半導體器件，包括襯底；淺溝槽隔離，嵌于所述襯底中，且形成至少一個開口區(qū)；溝道區(qū)，位于所述開口區(qū)內(nèi)；柵堆疊，包括柵介質(zhì)層和柵電極層，位于所述溝道區(qū)上方；源漏區(qū)，位于所述溝道區(qū)的兩側，包括為所述溝道區(qū)提供應變的應力層；其中，所述淺溝槽隔離和所述應力層之間具有襯墊層。在STI和源漏區(qū)應力層中間插入一個與源漏區(qū)應力層材質(zhì)相同或相近的襯墊層作為外延生長的晶種層或成核層，借此而消除了在源漏應變工程中STI邊緣效應，也即消除了STI與源漏區(qū)應力層之間的空隙，防止了源漏應變對溝道應力的減小，提高了MOS器件的載流子遷移率從而提高了器件的驅(qū)動能力。
文檔編號H01L29/16GK102623487SQ20111002921
公開日2012年8月1日 申請日期2011年1月26日 優(yōu)先權日2011年1月26日
發(fā)明者尹海洲, 王桂磊 申請人:中國科學院微電子研究所