專利名稱：基于氧化分凝的埋溝結(jié)構(gòu)硅基圍柵晶體管及其制備方法
技術領域：
本發(fā)明關于微電子半導體器件領域中圍柵場效應晶體管，具體涉及一種基于氧化分凝技術的適合應用在高速低功耗電路中的埋溝結(jié)構(gòu)硅基圍柵晶體管。
背景技術：
隨著超大規(guī)模集成電路不斷降低成本、增加集成度、提高性能、CMOS器件特征尺寸不斷縮小，器件的泄漏電流不斷增加，短溝效應(SCE Jhort-Charmel-Effect)顯得越來越嚴重。為了克服阻礙器件尺寸縮小的主要問題，其中一個有效途徑就是用多柵結(jié)構(gòu)來提高柵對溝道的控制能力，改善器件特性，使得器件可以更好地適應小尺寸領域工作。多柵器件結(jié)構(gòu)例如雙柵 M0S(DGM0S :Double-Gate-MOSFET)、雙柵 FinFET (Fin-Field-Effect-Trans istor)、三柵Ω柵器件和圍柵器件。其中圍柵結(jié)構(gòu)具有最強的柵控能力，因為整個溝道區(qū)將被柵所包圍，這種圍柵結(jié)構(gòu)作為溝道區(qū)的硅膜呈圓柱形結(jié)構(gòu)，因此消除了拐角效應，有利于遷移率的提高和提高器件的可靠性。同時，硅基圍柵器件的工藝與傳統(tǒng)硅基CMOS工藝兼容，使得圍柵器件制造成本低，有利于大規(guī)模集成，適用于各種追求高性能電路芯片。然而，硅基圍柵器件的一個不可避免的問題是溝道多晶向，由于多晶向產(chǎn)生的懸掛鍵增加了陷阱(traps)密度的同時也加重了載流子散射(scattering)和隨機電報噪聲現(xiàn)象(RTN =Random-Telegraph-Noise)。當載流子流過表面溝道時，載流子會被陷阱電荷所吸引或排斥，改變輸運方向，降低了載流子的遷移率，從而降低了溝道方向的傳輸速度。同時，由于陷阱對載流子存在捕獲和釋放作用，多晶向帶來的陷阱對導通電流中的載流子進行捕獲或釋放，部分陷阱在這個過程中會對溝道電流有較大影響，形成隨機電報噪聲現(xiàn)象。 制作圍柵器件的工藝中不可避免地引入一定表面粗糙度(surface roughness)，這也會導致硅基圍柵器件的遷移率降低。因此，如何進一步優(yōu)化硅基圍柵器件，提高圍柵器件載流子遷移率，改善隨機電報噪聲現(xiàn)象，是圍柵器件領域研究的難點之一。

發(fā)明內(nèi)容
本發(fā)明針對現(xiàn)有技術，提供了一種基于氧化分凝技術的適合應用在高速電路中的埋溝結(jié)構(gòu)硅基圍柵晶體管。本發(fā)明的技術方案是一種埋溝結(jié)構(gòu)硅基圍柵晶體管(如圖1所示)，包括溝道區(qū)、溝道區(qū)下層、溝道區(qū)上層、柵介質(zhì)、柵區(qū)、源區(qū)、漏區(qū)、源漏端外延區(qū)。所述溝道區(qū)是場效應晶體管的核心部分(如圖2所示)，為硅納米線結(jié)構(gòu)，包括三層，內(nèi)部是圓柱形的溝道區(qū)下層，包裹在其外的兩層分別是溝道區(qū)和溝道區(qū)上層，溝道區(qū)上層和溝道區(qū)下層摻雜有類型相反的雜質(zhì)，溝道區(qū)上層外覆蓋一層柵介質(zhì)區(qū)，柵區(qū)位于柵介質(zhì)的外層，柵區(qū)和柵介質(zhì)完全包圍硅納米線。溝道區(qū)、 溝道區(qū)下層、溝道區(qū)上層、柵介質(zhì)、柵區(qū)的長度取值一致，范圍是10納米 10微米。溝道區(qū)圓環(huán)厚度取值范圍是10納米 1微米，不摻雜或等效于不摻雜。溝道區(qū)上層圓環(huán)厚度取值范圍是10納米 1微米，摻雜濃度范圍是IO"5 1018cm_3。溝道區(qū)下層圓柱結(jié)構(gòu)的直徑取值范圍是10納米 3微米，摻雜濃度范圍是IO"5 1018cm_3。溝道區(qū)上層和溝道區(qū)下層摻雜類型相反。所述溝道區(qū)、溝道區(qū)上層、溝道區(qū)下層的摻雜濃度是利用氧化分凝形成。所述柵介質(zhì)厚度取值范圍是1 10納米。柵區(qū)厚度范圍是10納米 5微米。所述源區(qū)和漏區(qū)上下表面齊平，分別連接源漏端外延區(qū)。采用高濃度摻雜，摻雜濃度取值范圍是102° 1021cnr3。所述源漏端外延區(qū)位于源區(qū)或漏區(qū)與溝道(溝道區(qū)、溝道區(qū)上層、溝道區(qū)下層)之間，其特征是其摻雜濃度與源區(qū)和漏區(qū)相同，以達到十分小的電阻。其長度取值范圍是20 納米 100納米。保持一定長度的原因是降低漏區(qū)與柵區(qū)的寄生電容。其摻雜濃度取值范圍是 102° IO21cm-3。本發(fā)明埋溝結(jié)構(gòu)硅基圍柵晶體管的制備方法是基于氧化分凝技術，具體包括以下步驟(1)選取體硅片，利用硬掩模定義源區(qū)，漏區(qū)，高濃度η型摻雜；(2)去掉(1)中硬掩模，利用另一片硬掩模對溝道進行兩種不同類型雜質(zhì)摻雜；(3)去掉O)中硬掩模，電子束定義細線條，進行氧化形成懸掛的硅條，氧化過程中雜質(zhì)進行氧化分凝，形成溝道區(qū)、溝道區(qū)上層、溝道區(qū)下層的三層結(jié)構(gòu)；(4)濕法腐蝕掉形成的二氧化硅，進行熱氧化形成一層二氧化硅柵介質(zhì)；(5)制作柵區(qū)；(6)最后進入常規(guī)CMOS后道工序。與現(xiàn)有技術相比，本發(fā)明的作用是基于氧化分凝技術的適合應用在高速電路中的埋溝結(jié)構(gòu)硅基圍柵晶體管，避免了圍柵器件多晶向帶來的遷移率下降，嚴重的隨機電報噪聲現(xiàn)象。溝道區(qū)上層、溝道區(qū)、溝道區(qū)下層的三層結(jié)構(gòu)溝道使得載流子流動區(qū)域被限定為溝道區(qū)，這樣載流子流動路徑原理圍柵器件表面，降低了多晶向引入的陷阱對載流子的影響，從而增大了載流子在溝道方向的傳輸速度，增大了載流子的遷移率。同時也會降低圍柵器件表面粗糙對載流子的影響。使得遷移率進一步提高，適用于高性能的各類應用。


圖1是本發(fā)明中介紹的基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管的俯視剖面示意圖。圖中1-溝道區(qū)下層，2-溝道區(qū)，3-溝道區(qū)上層，4-柵介質(zhì)，5-柵區(qū)，6_源漏端外延區(qū)， 7-源區(qū)，8-漏區(qū)。圖2是圍柵器件溝道部分結(jié)構(gòu)剖面示意圖，圖中1-溝道區(qū)下層，2-溝道區(qū)，3-溝道區(qū)上層，4-柵介質(zhì)，5-柵區(qū)。圖3為雜質(zhì)分凝示意圖。圖 3 中縱坐標是摻雜濃度。橫坐標是剖面圖厚度方向，箭頭指向圍柵結(jié)構(gòu)中心A。14， 17-由氧化過程得到的二氧化硅，15，18-氧化過程產(chǎn)生的等效為無摻雜的溝道區(qū)上層和溝道區(qū)，16，19-溝道區(qū)下層，20-氧化過程中，分凝系數(shù)小于1的雜質(zhì)在二氧化硅中的分布，21-氧化過程中，分凝系數(shù)小于1的雜質(zhì)在硅中的分布，22-氧化過程中，分凝系數(shù)大于1的雜質(zhì)在二氧化硅中的分布，22-氧化過程中，分凝系數(shù)大于1的雜質(zhì)在硅中的分布。20，21 為同種雜質(zhì)，22，23為同種雜質(zhì).20，21的雜質(zhì)類型與22，23的雜質(zhì)類型相反。圖4為雜質(zhì)分凝后等效總摻雜濃度示意圖。圖 4 中24-溝道區(qū)上層，25-溝道區(qū)，26-溝道區(qū)下層，27溝道區(qū)上層雜質(zhì)分布，28-溝道區(qū)下層雜志分布。其中27，觀雜質(zhì)類型不同。25溝道區(qū)中同時存在等量不同類型雜質(zhì)，等效為無摻雜。圖5-圖8為制備本發(fā)明基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管的流程圖；圖 5 中29-源區(qū)，30-漏區(qū)，31-溝道掩模版1，32-硅襯底。圖 6 中33-溝道掩模版2，34-兩種不同類型雜質(zhì)摻雜過的區(qū)域。圖 7 中35-包含溝道區(qū)上層、溝道區(qū)、溝道區(qū)下層的溝道。36-溝道懸空。圖 8 中37-柵區(qū)，38-柵介質(zhì)層。
具體實施例方式下面結(jié)合附圖和具體實施方式
對本發(fā)明作進一步詳細描述圖1結(jié)構(gòu)是本發(fā)明中介紹的基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管核心部分的俯視剖面示意圖。其結(jié)構(gòu)與一般的常規(guī)硅基圍柵晶體管區(qū)別在于溝道分為三層結(jié)構(gòu)溝道區(qū)，溝道區(qū)上層，溝道區(qū)下層。這三層形成了一個埋溝結(jié)構(gòu)，使載流子流動路徑遠離硅-二氧化硅界面。從而降低了硅-二氧化硅界面處的陷阱對載流子的影響。同時避免了表面粗糙度對遷移率的影響。其結(jié)構(gòu)與一般的常規(guī)平面結(jié)構(gòu)埋溝器件區(qū)別在于圍柵結(jié)構(gòu)，具有很強的柵控能力，因為整個溝道區(qū)將被柵所包圍，這種圍柵結(jié)構(gòu)作為溝道區(qū)的硅膜呈圓柱形結(jié)構(gòu)，因此消除了拐角效應，有利于遷移率的提高和提高器件的可靠性。減小各種短溝道效應的同時獲得了高性能。同時，埋溝工藝的區(qū)別在于本發(fā)明在氧化減薄硅形成圍柵器件之前，對硅進行兩種不同類型雜質(zhì)高摻雜。在氧化減薄硅條和形成圓柱形結(jié)構(gòu)時，利用氧化分凝現(xiàn)象自然形成三層摻雜結(jié)構(gòu)溝道區(qū)上層中高雜志濃度；溝道區(qū)等效為不摻雜；溝道區(qū)下層中高摻雜濃度。其中溝道區(qū)上層和溝道區(qū)下層的雜質(zhì)類型相反。從而自然形成埋溝，工藝簡單可靠。上述各種區(qū)別有利于提高基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管的輸運性能。本發(fā)明可以實現(xiàn)η型和ρ型基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管。下面以η型基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管為例說明主要制作流
(1)選取體硅片，利用硬掩模定義源區(qū)，漏區(qū)，高濃度η型摻雜。摻雜濃度取值范圍是102° 1021cm_3。源區(qū)，漏區(qū)深度為100納米 1微米。如圖5側(cè)面剖面圖所示。(2)去掉(1)中硬掩模，利用另一片硬掩模對溝道進行兩種不同類型雜質(zhì)摻雜，， 為形成溝道區(qū)上層、溝道區(qū)、溝道區(qū)下層做準備。對于η型基于氧化分凝技術的埋溝結(jié)構(gòu)硅基圍柵晶體管，兩種雜質(zhì)分別選擇硼和磷。其中硼的摻雜濃度范圍是IO17 IO18CnT3 ；磷的摻雜濃度范圍是IO"5 1017cm_3，保證溝道區(qū)下層硼為主要的雜質(zhì)，半導體類型為ρ型。如圖6側(cè)面剖面圖所示。(3)去掉O)中硬掩模，電子束定義細線條，進行氧化形成懸掛的硅條，氧化過程中雜質(zhì)進行氧化分凝，形成溝道區(qū)、溝道區(qū)上層、溝道區(qū)下層的三層結(jié)構(gòu)。如圖7所示。(4)濕法腐蝕掉形成的二氧化硅，進行熱氧化為溝道區(qū)形成一層環(huán)繞的二氧化硅柵介質(zhì)，厚度取值范圍1 10納米。(5)制作柵區(qū)，柵區(qū)厚度范圍是10納米 5微米。如圖8所示。后面的工藝流程和常規(guī)硅納米線MOS晶體管完全一樣。先后進行平坦化，淀積隔離層，光刻引線孔，淀積金屬，光刻引線，鈍化等等。以上通過詳細實例描述了本發(fā)明所提供的基于氧化分凝技術的適合應用在高速電路中的埋溝結(jié)構(gòu)硅基圍柵晶體管，上面描述的應用場景和實施例，并非用于限定本發(fā)明， 任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可以做各種的更動和潤飾，因此本發(fā)明的保護范圍視權利要求范圍界定。
權利要求
1.一種埋溝結(jié)構(gòu)硅基圍柵晶體管，包括溝道區(qū)、柵介質(zhì)、柵區(qū)、源區(qū)、漏區(qū)和源漏端外延區(qū)，其特征在于，所述溝道區(qū)為硅納米線結(jié)構(gòu)，包括三層，內(nèi)部是圓柱形的溝道區(qū)下層，包裹在其外的兩層分別是溝道區(qū)和溝道區(qū)上層，溝道區(qū)上層和溝道區(qū)下層摻雜有類型相反的雜質(zhì)，溝道區(qū)上層外覆蓋一層柵介質(zhì)區(qū)，柵區(qū)位于柵介質(zhì)的外層。
2.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，溝道區(qū)、柵介質(zhì)和柵區(qū)的長度取值范圍是10納米 10微米。
3.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，溝道區(qū)為圓環(huán)狀，其厚度取值范圍是10納米 1微米，不摻雜或等效于不摻雜。
4.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，溝道區(qū)上層為圓環(huán)狀， 其厚度取值范圍是10納米 1微米，摻雜濃度范圍是IO16 1018cm_3。
5.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，溝道區(qū)下層為圓柱結(jié)構(gòu)，其直徑取值范圍是10納米 3微米，摻雜濃度范圍是IO16 1018cm_3。
6.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，所述柵介質(zhì)厚度取值范圍是1 10納米，柵區(qū)厚度范圍是10納米 5微米。
7.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，所述源區(qū)和漏區(qū)采用高濃度摻雜，摻雜濃度取值范圍是 1021cm_3’，且源區(qū)和漏區(qū)上下表面齊平分別連接源漏端外延區(qū)。
8.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管，其特征在于，所述源、漏端外延區(qū)位于源區(qū)或漏區(qū)與溝道之間，其摻雜濃度與源區(qū)和漏區(qū)相同，其長度取值范圍是20納米 100納米，其摻雜濃度取值范圍是102° 1021cnT3。
9.如權利要求1所述的埋溝結(jié)構(gòu)硅基圍柵晶體管的制備方法，包括以下步驟(1)選取體硅片，利用硬掩模定義源區(qū)，漏區(qū)，高濃度η型摻雜；(2)去掉(1)中硬掩模，利用另一片硬掩模對溝道進行兩種不同類型雜質(zhì)摻雜；(3)去掉O)中硬掩模，電子束定義細線條，進行氧化形成懸掛的硅條，氧化過程中雜質(zhì)進行氧化分凝，形成溝道區(qū)、溝道區(qū)上層、溝道區(qū)下層的三層結(jié)構(gòu)；(4)濕法腐蝕掉形成的二氧化硅，進行熱氧化形成一層二氧化硅柵介質(zhì)；(5)制作柵區(qū)；(6)最后進入常規(guī)CMOS后道工序。
全文摘要
本發(fā)明提供了一種埋溝結(jié)構(gòu)硅基圍柵晶體管，屬于微電子半導體器件領域。該晶體管包括溝道區(qū)、柵介質(zhì)、柵區(qū)、源區(qū)、漏區(qū)和源漏端外延區(qū)，其中，溝道區(qū)為硅納米線結(jié)構(gòu)，包括三層，內(nèi)部是圓柱形的溝道區(qū)下層，包裹在其外的兩層分別是溝道區(qū)和溝道區(qū)上層，溝道區(qū)上層和溝道區(qū)下層摻雜有類型相反的雜質(zhì)，溝道區(qū)上層外覆蓋一層柵介質(zhì)區(qū)，柵區(qū)位于柵介質(zhì)的外層。本發(fā)明基于氧化分凝技術制備出適合應用在高速電路中的埋溝結(jié)構(gòu)硅基圍柵晶體管，避免了圍柵器件多晶向帶來的遷移率下降和嚴重的隨機電報噪聲現(xiàn)象。
文檔編號H01L21/336GK102157556SQ20111002960
公開日2011年8月17日 申請日期2011年1月27日 優(yōu)先權日2011年1月27日
發(fā)明者楊庚雨, 樊捷聞, 王潤聲, 艾玉潔, 鄒積彬, 黃如 申請人:北京大學