專利名稱：利用柵多晶硅提高晶體管載流子遷移率的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種改進(jìn)晶體管載流子遷移率的半導(dǎo)體器件及方法，更確切的說，本發(fā)明涉及一種利用柵多晶硅提高晶體管載流子遷移率的方法。
背景技術(shù)：
隨著半導(dǎo)體相關(guān)制造工藝的發(fā)展以及集成電路芯片按照比例尺寸縮小的趨勢，應(yīng)力工程在半導(dǎo)體工藝和半導(dǎo)體器件性能方面所起的作用越來越明顯，應(yīng)力工程廣泛適應(yīng)于改進(jìn)晶體管載流子遷移率的半導(dǎo)體器件上。在一些特殊的芯片類型上，如互補金屬氧化物
Complementary Metal-Oxide-Semiconductor) 牛。通常，在CMOS器件的復(fù)雜制備工藝流程中存在各種各樣的應(yīng)力，由于器件尺寸的逐步縮小，而最終留在器件溝道區(qū)中的應(yīng)力對器件的性能有著較大的影響。很多應(yīng)力對器件的性能是有改善的，不同種類的應(yīng)力對器件中的載流子(即電子和空穴)遷移率有著不同的影響作用。載流子的遷移率所受到的應(yīng)力層影響在當(dāng)前的半導(dǎo)體器件的應(yīng)力領(lǐng)域已經(jīng)有所披露，對P型MOS (PMOS)器件而言，如果在PMOS器件的溝道方向上施加壓應(yīng)力，則會對 PMOS器件中的空穴遷移率有較大的提高。圖1是一個P型的金屬氧化物半導(dǎo)體場效應(yīng)晶體管100的結(jié)構(gòu)示意圖，構(gòu)成晶體管100柵極101的材料一般為柵多晶硅，柵極101四周設(shè)置有側(cè)墻隔離層106，柵氧化物層105將柵極101與溝道區(qū)104及絕緣隔離，如果在溝道區(qū) 104施加沿溝道方向的壓應(yīng)力，則PMOS器件100的空穴遷移率有所提高，這一結(jié)果是我們所期望的。因此，在使整個生成器件的制備保持不復(fù)雜化的前提下，利用應(yīng)力工程來改善半導(dǎo)體器件的性能是我們所面臨的一個問題，尤其是利用應(yīng)力因素以施加PMOS器件的溝道方向上的壓應(yīng)力，來提高PMOS器件中的空穴遷移率，本申請正是基于改變構(gòu)成晶體管柵極的柵多晶硅沉積方式及最終結(jié)構(gòu)來獲取這一壓應(yīng)力。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明提供一種利用柵多晶硅提高晶體管載流子遷移率的方法， 包括以下步驟沉積不同層次的多層多晶硅層以構(gòu)成一半導(dǎo)體器件所包含的第一導(dǎo)電類型的晶體管的柵極，并且，在沉積多晶硅層的過程中，所沉積的任意一層多晶硅層的多晶硅晶粒大小與多層多晶硅層中其他多晶硅層的多晶硅晶粒大小均不相同，用以形成柵極的不同層次多晶硅層之間的多晶硅晶粒大小的梯度。上述的方法，利用快速熱化學(xué)氣相沉積法以沉積不同層次的多層多晶硅層，并且在沉積的多層多晶硅層的過程中，所沉積的自下而上的不同層次的多晶硅層的多晶硅晶粒大小依次由大到小。上述的方法，在生成不同層次的多層多晶硅層以構(gòu)成第一導(dǎo)電類型的晶體管的柵極之后，還形成有環(huán)繞在所述柵極側(cè)壁的側(cè)墻隔離層。上述的方法，在沉積多晶硅晶粒大小自下而上依次由大到小的多層多晶硅層過程
3中，通過改變沉積工藝條件以形成柵極的不同層次的多晶硅層之間的多晶硅晶粒大小的梯度。上述的方法，于沉積晶粒較大的多晶硅層之后，沉積晶粒較小的多晶硅層時的反應(yīng)溫度低于沉積晶粒較大的多晶硅層時的反應(yīng)溫度，并且在沉積晶粒較小的多晶硅層的工藝過程中通入氫氣。上述的方法，所述第一導(dǎo)電類型的晶體管為P型的金屬氧化物半導(dǎo)體場效應(yīng)管， 所述半導(dǎo)體器件還進(jìn)一步包含多個N型的金屬氧化物半導(dǎo)體場效應(yīng)管的第二導(dǎo)電類型的晶體管，并且該半導(dǎo)體器件為互補金屬氧化物半導(dǎo)體器件。另外，本發(fā)明還提供一種利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件， 包括
多個第一導(dǎo)電類型的晶體管以及第一導(dǎo)電類型的晶體管所包含的柵極；其中，所述柵極由不同層次的多層多晶硅層構(gòu)成，并且所述多層多晶硅層中任意一層多晶硅層的多晶硅晶粒大小與其他多晶硅層的多晶硅晶粒大小均不相同，以形成柵極的不同層次的多晶硅層之間的多晶硅晶粒大小的梯度。上述的利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，在所述柵極所包含的多層多晶硅層中，自下而上的不同層次的多晶硅層的多晶硅晶粒大小依次由大到小。上述的利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，所述半導(dǎo)體器件進(jìn)一步包含一種第二導(dǎo)電類型的晶體管，且第一導(dǎo)電類型的晶體管為P型的金屬氧化物半導(dǎo)體場效應(yīng)管，第二導(dǎo)電類型的晶體管為N型的金屬氧化物半導(dǎo)體場效應(yīng)管，并且該半導(dǎo)體器件為互補金屬氧化物半導(dǎo)體器件。上述的利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，不同層次的多晶硅層之間的多晶硅晶粒大小的梯度形成柵極內(nèi)部的張應(yīng)力并傳遞至第一導(dǎo)電類型的晶體管的溝道區(qū)，以形成第一導(dǎo)電類型的晶體管溝道區(qū)沿溝道方向的壓應(yīng)力。本領(lǐng)域的技術(shù)人員閱讀以下較佳實施例的詳細(xì)說明，并參照附圖之后，本發(fā)明的這些和其他方面的優(yōu)勢無疑將顯而易見。


參考所附附圖，以更加充分的描述本發(fā)明的實施例。然而，所附附圖僅用于說明和闡述，并不構(gòu)成對本發(fā)明范圍的限制。圖1是背景技術(shù)中P型金屬氧化物半導(dǎo)體器件的結(jié)構(gòu)示意圖。圖2是NMOS器件、PMOS器件構(gòu)成CMOS器件的示意圖。圖3是柵多晶硅的張應(yīng)力傳遞至PMOS器件溝道區(qū)形成溝道方向壓應(yīng)力的示意圖。圖4A-4K是形成構(gòu)成晶體管柵極的柵多晶硅沉積方式及最終結(jié)構(gòu)的流程示意圖。
具體實施例方式參見圖2所示，在互補金屬氧化物半導(dǎo)體器件200中，NMOS器件和PMOS器件共同形成在硅襯底上的外延層中，其中，NMOS器件的有源區(qū)如源區(qū)212、漏區(qū)213與PMOS器件的有源區(qū)如源區(qū)222、漏區(qū)223通過有源區(qū)周圍的淺溝槽隔離結(jié)構(gòu)(STI，Shallow trench isolation) 230進(jìn)行隔離。NMOS器件的柵氧化物層215位于柵極211與溝道區(qū)214之間，PMOS器件的柵氧化物層225位于柵極221溝道區(qū)2M之間，并且NMOS器件的柵極211、PM0S 器件的柵極221的側(cè)壁上還環(huán)繞有例如沒有摻雜的Si02等材料的側(cè)墻隔離層(Spacer) 234。其中，柵極211、柵極221各自均分別覆蓋有導(dǎo)電層235，并分別通過導(dǎo)電層235與外部電連接；并且源區(qū)212、漏區(qū)213以及源區(qū)222、漏區(qū)223均分別通過導(dǎo)電層232結(jié)構(gòu)與互連通孔233內(nèi)部填充的金屬電性接觸，導(dǎo)電層232用于將NMOS器件和PMOS器件的源區(qū) 212、漏區(qū)213以及源區(qū)222、漏區(qū)223分別電性導(dǎo)出，導(dǎo)電層232、235可選擇先沉積鎳層再進(jìn)行快速熱合金處理而形成NiSi。并且，覆蓋CMOS器件并起到絕緣和物理保護(hù)作用的介電層231 —般采用磷硅玻璃(PSG)，互連通孔233位于介電層231中，互連通孔233內(nèi)部的典型填充物一般為鎢。圖3中，是采用65納米的CMOS工藝制備互補金屬氧化物半導(dǎo)體器件300，CMOS器件300較于圖2中CMOS器件200而言，除了 CMOS器件300中PMOS器件的柵極221’與CMOS 器件200的PMOS器件的柵極221在結(jié)構(gòu)上有所區(qū)別以外，二者并無其他的差異。在一種優(yōu)選實施方式中，PMOS器件的柵極221’由兩層多晶硅層構(gòu)成，包括沉積在柵氧化物層225上的多晶硅層221a以及沉積在多晶硅層221a上的另一多晶硅層221b，導(dǎo)電層235與多晶硅層221b接觸。其中，多晶硅層221a的多晶硅晶粒大小大于多晶硅層221b的多晶硅晶粒大小，以形成柵極221’的不同層次的多晶硅層221a與多晶硅層221b之間的多晶硅晶粒大小的梯度，也即在柵極221’中，自下而上的多晶硅層221a與多晶硅層221b的各自多晶硅晶粒大小依次由大到小。其實，PMOS器件的柵極221’可以并不只限制于兩層多晶硅層，還可以由多層多晶硅組成(未示出)，例如在圖3中的多晶硅層221b上繼續(xù)沉積多晶硅顆粒大小小于多晶硅層221b的多晶硅顆粒大小的多晶硅層，并保持柵極221’中最上方的多晶硅層與導(dǎo)電層235接觸。在另外的實施方式中，如果PMOS器件的柵極由不同層次的多層多晶硅層構(gòu)成，為了形成柵極的不同層次的多晶硅層之間的多晶硅晶粒大小的梯度，多層多晶硅層中任意一層多晶硅層的多晶硅晶粒大小與其他多晶硅層的多晶硅晶粒大小均不相同，進(jìn)一步而言， 不同層次的多晶硅層的多晶硅晶粒大小自下而上依次由大到小，這就意味著任意一層多晶硅層的多晶硅晶粒大小總比位于該任意一層多晶硅層下方的一層多晶硅層的多晶硅晶粒大小要小一些。簡言之，就是自下而上的多層多晶硅層中，下方的多晶硅層的多晶硅晶粒大小要大于其上方的一層多晶硅層的多晶硅晶粒大小。如圖3所示，由于柵極221’是由不同層次的多晶硅層構(gòu)成，多晶硅層221a與多晶硅層221b之間的多晶硅晶粒大小的梯度形成柵極221’內(nèi)部的張應(yīng)力，該張應(yīng)力平行于區(qū)溝道224的溝道方向，并傳遞至PMOS器件的溝道區(qū)224，從而形成了 PMOS器件溝道區(qū)2 沿溝道方向的壓應(yīng)力，該壓應(yīng)力有助于提高溝道區(qū)224空穴的遷移率。為了獲得如圖3所示結(jié)構(gòu)的半導(dǎo)體器件，圖4A-4K的制備流程展示了實現(xiàn)該結(jié)構(gòu)的一種優(yōu)選實施方法。圖4A中，在P型硅片襯底401上生長有P型外延層402，并在外延層 402中形成有N型阱403，在N型阱403與其他類型阱如P型阱的接觸面附近形成有淺溝槽隔離結(jié)構(gòu)404，在N型阱403中形成有摻雜物調(diào)整性的摻雜層405，在摻雜層405上方覆蓋有柵氧化物層406。如圖4B所示，先在柵氧化物層406、淺溝槽隔離結(jié)構(gòu)404上方沉積一層多晶硅層407，并進(jìn)一步在多晶硅層407上沉積另一多晶硅層408，如圖4C所示。需要強調(diào)的是，在沉積多晶硅層407、408的過程中，由于多晶硅層407、408后期用于形成晶體管的柵極，所以所沉積的任意一層多晶硅層(如多晶硅層407)的多晶硅晶粒大小與多層多晶硅層中其他多晶硅層(如多晶硅層408)的多晶硅晶粒大小均不相同，以形成柵極所包含的不同層次多晶硅層之間(如多晶硅層407與多晶硅層408之間)的多晶硅晶粒大小的梯度。并且， 自下而上的不同層次的多晶硅層的多晶硅晶粒大小依次由大到小，如自下而上的多晶硅層 407至多晶硅層408，多晶硅層407的多晶硅晶粒大小是大于多晶硅層408的多晶硅晶粒大小的。如果再在多晶硅層408沉積另一層多晶硅(未示出)，則另一層多晶硅的多晶硅晶粒大小要比多晶硅層408的多晶硅晶粒大小要小，多晶硅層的層次可以不受限制的進(jìn)行沉積。為了實現(xiàn)自下而上的多層多晶硅層中，下方的多晶硅層的多晶硅晶粒大小大于其上方一層多晶硅層的多晶硅晶粒大小，可以利用快速熱化學(xué)氣相沉積法(Rapid Thermal Chemical Vapor D印osition)來沉積多晶硅層407、408甚至更多層的多晶硅層。并且可以通過改變沉積反應(yīng)溫度和改變通入氣體類型來改變多晶硅晶粒的大小。例如，首選采用較高反應(yīng)溫度來沉積多晶硅層407，以保持多晶硅層407的多晶硅晶粒較大；之后，降低沉積反應(yīng)溫度，同時通入一定量的氫氣到沉積環(huán)境中，來沉積多晶硅層408，以保持多晶硅層 408的多晶硅晶粒大小小于多晶硅層407的多晶硅晶粒的大小。在一個柵極包含二層多晶硅層的結(jié)構(gòu)中，例如圖4B-4C，可以選擇反應(yīng)溫度為730°的條件下沉積多晶硅層407，再用反應(yīng)溫度為690°的并通入氫氣在沉積環(huán)境中來沉積多晶硅層408，從而形成包含多層多晶硅層的柵極內(nèi)部的多晶硅層的晶粒自下而上越來越小的梯度。在圖4D中，以一層光刻膠409覆蓋最上方的一層多晶硅層408，然后對多晶硅層 407,408進(jìn)行刻蝕。圖4D-4E中，光刻膠409進(jìn)行曝光顯影完成圖案化之后，僅僅保留源于光刻膠409的掩模409’部分，然后對多晶硅層407、408進(jìn)行刻蝕。如圖4F所示，掩模409’ 的作用在于僅保留位于柵氧化物層406上方的部分多晶硅，例如圖4F中的位于柵氧化物層 409上方的經(jīng)刻蝕多晶硅層407、408所獲得的多晶硅層407’ ,408'，多晶硅層407’ ,408'堆疊構(gòu)成柵極410，之后移除掩模409’。如圖4G-4I所示，經(jīng)過上述步驟后，實施余下的步驟以完成CMOS器件的制作，CMOS 器件制作的過程在當(dāng)前有多種方案已為本領(lǐng)域的技術(shù)人員所熟知，例如沉積沒有摻雜的 Si02等材料的隔離層411覆蓋柵氧化物層406、淺溝槽隔離結(jié)構(gòu)404及柵極410，之后再刻蝕掉多余的隔離層411僅僅保留環(huán)繞柵極410側(cè)壁的側(cè)墻隔離層411’ ；然后進(jìn)行源區(qū) 41 、漏區(qū)412b的摻雜推進(jìn)，并對柵氧化物層406進(jìn)行刻蝕僅保留柵氧化物層406’部分， 并將源區(qū)412a、漏區(qū)412b予以暴露等，都屬于已知技術(shù)，因此不再贅述。圖4J-4K中，沉積一層金屬鎳413覆蓋源區(qū)412a、漏區(qū)412b、淺溝槽隔離結(jié)構(gòu)404及柵極410，再進(jìn)行快速熱合金(Rapid thermal alloy)工藝形成與柵極410接觸的導(dǎo)電層413c，以及分別與源區(qū) 41加、漏區(qū)412b接觸的導(dǎo)電層413a、413b，導(dǎo)電層413a、413b ,413c均屬于鎳硅合金，之后將除導(dǎo)電層413a、413b ,413c之外其他的金屬鎳剝離移除。圖4K示出的CMOS器件與圖3結(jié)構(gòu)完全一樣。在N型阱403中形成有PMOS器件的源區(qū)412a、漏區(qū)412b ;PM0S器件的柵氧化物層406’位于柵極410與其溝道區(qū)之間。其中，刻蝕柵氧化物層406形成PMOS器件的柵氧化物層406’，并且PMOS器件的柵極410由兩層多晶硅層構(gòu)成，包括沉積在柵氧化物層406’上的多晶硅層407’以及沉積在多晶硅層 407'上的另一多晶硅層408’(參考圖4F)，導(dǎo)電層413c與多晶硅層408’接觸。其中，多晶硅層407’的多晶硅晶粒大小大于多晶硅層408’的多晶硅晶粒大小，形成了柵極410的不同層次的多晶硅層407’與408’之間的多晶硅晶粒大小的梯度，自下而上的多晶硅層407’ 與多晶硅層408’的各自多晶硅晶粒大小依次由大到小。PMOS器件的柵極410可以并不只限制于兩層多晶硅層，還可以由多層多晶硅組成沬示出)，在圖4A-4C的過程中沉積更多的多晶硅可以實現(xiàn)獲得最終的柵極410具有更多層次的多晶硅層。通過說明和附圖，給出了具體實施方式
的特定結(jié)構(gòu)的典型實施例，例如，本案是以 CMOS器件進(jìn)行闡述，基于本發(fā)明精神，芯片還可作其他類型的轉(zhuǎn)換；另外，本案是一兩層多晶硅層構(gòu)成的柵極進(jìn)行說明敘述的，實質(zhì)上柵極的多晶硅層次可以不受限制。因此，盡管上述發(fā)明提出了現(xiàn)有的較佳實施例，然而，這些內(nèi)容并不作為局限。對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。 因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
權(quán)利要求
1.一種利用柵多晶硅提高晶體管載流子遷移率的方法，其特征在于，包括以下步驟沉積不同層次的多層多晶硅層以構(gòu)成一半導(dǎo)體器件所包含的第一導(dǎo)電類型的晶體管的柵極，并且，在沉積多晶硅層的過程中，所沉積的任意一層多晶硅層的多晶硅晶粒大小與多層多晶硅層中其他多晶硅層的多晶硅晶粒大小均不相同，用以形成柵極所包含的不同層次多晶硅層之間的多晶硅晶粒大小的梯度。
2.如權(quán)利要求1所述的方法，其特征在于，利用快速熱化學(xué)氣相沉積法以沉積不同層次的多層多晶硅層，并且在沉積的多層多晶硅層中，自下而上的不同層次的多晶硅層的多晶硅晶粒大小依次由大到小。
3.如權(quán)利要求1所述的方法，其特征在于，在生成不同層次的多層多晶硅層以構(gòu)成第一導(dǎo)電類型的晶體管的柵極之后，還形成有環(huán)繞在所述柵極側(cè)壁的側(cè)墻隔離層。
4.如權(quán)利要求2所述的方法，其特征在于，在沉積所述多晶硅晶粒大小自下而上依次由大到小的多層多晶硅層過程中，通過改變沉積反應(yīng)溫度和通入氣體類型以形成柵極的不同層次的多晶硅層之間的多晶硅晶粒大小的梯度。
5.如權(quán)利要求4所述的方法，其特征在于，于沉積晶粒較大的多晶硅層之后，沉積晶粒較小的多晶硅層時的反應(yīng)溫度低于沉積晶粒較大的多晶硅層時的反應(yīng)溫度，并且在沉積晶粒較小的多晶硅層的工藝過程中通入氫氣。
6.如權(quán)利要求1所述的方法，其特征在于，所述第一導(dǎo)電類型的晶體管為P型的金屬氧化物半導(dǎo)體場效應(yīng)管，所述半導(dǎo)體器件還進(jìn)一步包含多個N型的金屬氧化物半導(dǎo)體場效應(yīng)管的第二導(dǎo)電類型的晶體管，并且該半導(dǎo)體器件為互補金屬氧化物半導(dǎo)體器件。
7.一種利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，其特征在于，包括多個第一導(dǎo)電類型的晶體管以及第一導(dǎo)電類型的晶體管所包含的柵極；其中，所述柵極由不同層次的多層多晶硅層構(gòu)成，并且所述多層多晶硅層中任意一層多晶硅層的多晶硅晶粒大小與其他多晶硅層的多晶硅晶粒大小均不相同，以形成柵極的不同層次的多晶硅層之間的多晶硅晶粒大小的梯度。
8.如權(quán)利要求7所述的利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，其特征在于，在所述柵極所包含的多層多晶硅層中，自下而上的不同層次的多晶硅層的多晶硅晶粒大小依次由大到小。
9.如權(quán)利要求8所述的利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件進(jìn)一步包含一種第二導(dǎo)電類型的晶體管，且第一導(dǎo)電類型的晶體管為P型的金屬氧化物半導(dǎo)體場效應(yīng)管，第二導(dǎo)電類型的晶體管為N型的金屬氧化物半導(dǎo)體場效應(yīng)管，并且該半導(dǎo)體器件為互補金屬氧化物半導(dǎo)體器件。
10.如權(quán)利要求8所述的利用柵多晶硅提高晶體管載流子遷移率的半導(dǎo)體器件，其特征在于，不同層次的多晶硅層之間的多晶硅晶粒大小的梯度形成柵極內(nèi)部的張應(yīng)力并傳遞至第一導(dǎo)電類型的晶體管的溝道區(qū)，以形成第一導(dǎo)電類型的晶體管溝道區(qū)沿溝道方向的壓應(yīng)力。
全文摘要
本發(fā)明一般涉及一種改進(jìn)晶體管載流子遷移率的半導(dǎo)體器件及方法，更確切的說，本發(fā)明涉及一種利用柵多晶硅提高晶體管載流子遷移率的方法。CMOS器件中的PMOS器件的柵極由多晶硅晶粒大小不同的多層多晶硅層構(gòu)成，并且PMOS器件柵極中任意一層多晶硅層的多晶硅晶粒大小比位于該任意一層多晶硅層下方的一層多晶硅層的多晶硅晶粒大小要小一些，由多層多晶硅層構(gòu)成的柵極的內(nèi)部的張應(yīng)力傳遞至PMOS器件的溝道區(qū)，從而形成了PMOS器件溝道區(qū)沿溝道方向的壓應(yīng)力，該壓應(yīng)力有助于提高PMOS器件溝道區(qū)空穴的遷移率。
文檔編號H01L29/78GK102412130SQ201110078448
公開日2012年4月11日 申請日期2011年3月30日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者俞柳江, 鄧建寧 申請人:上海華力微電子有限公司