專利名稱：改進晶體管載流子遷移率的半導體器件及方法
技術領域：
本發(fā)明一般涉及一種改進晶體管載流子遷移率的半導體器件及方法，更確切的說，本發(fā)明涉及一種利用多晶硅的附加空置柵以改進晶體管載流子遷移率的半導體器件及方法。
背景技術：
隨著集成電路相關制造工藝的發(fā)展以及芯片按照比例尺寸縮小的趨勢，應力工程在半導體工藝和器件性能方面所起的作用越來越明顯。尤其是在一些特殊的芯片類型上， 如互補金屬氧化物半導體(CMOS，Complementary Metal-Oxide-Semiconductor)器件。通常，在互補金屬氧化物半導體器件的復雜制備工藝流程中存在各種各樣的應力，由于器件尺寸的逐步縮小，而最終留在器件溝道區(qū)中的應力對器件的穩(wěn)定性能有著較大的影響。很多應力對器件的性能是有改善的，不同種類的應力對器件中的載流子(即電子和空穴)遷移率有著不同的影響作用。圖1是一個金屬氧化物半導體場效應晶體管的結(jié)構示意圖，柵極101四周設置有側(cè)墻隔離層106，柵氧化物層105將柵極101與溝道區(qū)104及源區(qū)102、漏區(qū)103絕緣隔離。載流子的遷移率所受到的應力層影響在當前的半導體器件的應力領域已經(jīng)有所披露，例如在N型MOS (NMOS)器件100的溝道區(qū)104溝道方向上所施加的是張應力，則會對NMOS器件100中的電子遷移率有很大的提高；而對P型MOS (PMOS)器件來說，應力效果卻剛好相反，如果在PMOS器件的溝道方向上施加壓應力，則會對PMOS器件中的空穴遷移率有較大的提高。在現(xiàn)有技術中，接觸刻蝕停止層(Contact etch stop layer)通常作為應變材料用于應力工程，在溝道層中存在的應變使得在該層中的獨立硅原子與在無應變材料中的情況相比，被迫在晶格結(jié)構中更加分開或更加靠近，進一步而言，更大或更小的晶格間距致使器件的電子能帶結(jié)構發(fā)生改變，從而載流子在溝道層中具有發(fā)生改變的遷移率。所以在沉積接觸刻蝕停止層覆蓋器件的過程中會引入對半導體器件溝道的應力， 接觸刻蝕停止層的應力類型可以在制備工藝過程中進行調(diào)節(jié)，選擇不同的工藝制備條件下，最終留在器件溝道中的應力可以在張應力和壓應力之間進行選擇。另外，可以通過沿 (平行于)電流方向或垂直于電流方向施加張應力來改善電子遷移率；對于改善空穴遷移率，可以通過沿電流方向施加壓應力或通過垂直于電流的方向施加張應力。隨之而來的一個問題是，互補金屬氧化物半導體由NMOS器件和PMOS器件共同構成，接觸刻蝕停止層盡管被引入CMOS來改善器件的載流子遷移率，假定經(jīng)過工藝制程的調(diào)整，在器件溝道中留下張應力，雖然張應力可以提高NMOS器件的性能，但同時也會降低 PMOS器件中空穴的遷移率。反之亦然，如果留下了壓應力，提高PMOS器件的性能的同時也會降低NMOS器件中電子的遷移率。此外，如果在集成NMOS器件中引入張應力、PMOS器件中引入壓應力以同時提升兩種器件的性能，就需要在同一 CMOS器件中分別沉積不同性質(zhì)的接觸刻蝕停止層，這會使得整個接觸刻蝕停止層的生成及器件的制備變得復雜化。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明提供一種改進晶體管載流子遷移率的半導體器件，包括 一種第一導電類型的晶體管及一種第二導電類型的晶體管；以及位于第一、第二導電
類型晶體管有源區(qū)周圍的淺溝槽隔離結(jié)構，其中，在所述第一導電類型的晶體管的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成有附加空置柵，并且所述第一、第二導電類型晶體管及各自的柵極均被一層接觸刻蝕停止層所覆蓋；其中，所述接觸刻蝕停止層同時覆蓋在所述附加空置柵上以提供對第一類導電型晶體管溝道區(qū)的溝道方向上的壓應力，用于部分抵消所述接觸刻蝕停止層對第一導電類型晶體管溝道區(qū)的溝道方向上所產(chǎn)生的張應力。上述的改進晶體管載流子遷移率的半導體器件，所述的接觸刻蝕停止層進一步提供對第二導電類型晶體管溝道區(qū)的溝道方向上的張應力。上述的改進晶體管載流子遷移率的半導體器件，在一種實施例中，所述的第一導電類型的晶體管為P型的金屬氧化物半導體場效應管。上述的改進晶體管載流子遷移率的半導體器件，在一種實施例中，所述的第二導電類型的晶體管為N型的金屬氧化物半導體場效應管。上述的改進晶體管載流子遷移率的半導體器件，在一種實施例中，所述的半導體器件為互補金屬氧化物半導體器件。上述的改進晶體管載流子遷移率的半導體器件，在一種實施例中，所述的接觸刻蝕停止層為一層氮化硅薄膜應力層。上述的改進晶體管載流子遷移率的半導體器件，在一種實施例中，所述第一、第二導電類型晶體管各自的柵極以及附加空置柵均被一側(cè)墻隔離層所環(huán)繞，并且該側(cè)墻隔離層被接觸刻蝕停止層所覆蓋。本發(fā)明還提供一種改進晶體管載流子遷移率的方法，包括以下步驟
于一包含第一、第二導電類型的晶體管的半導體器件中以淺溝槽隔離結(jié)構隔離第一、 第二導電類型晶體管有源區(qū)，并在第一導電類型的晶體管的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成附加空置柵，以一層接觸刻蝕停止層覆蓋所述第一、第二導電類型晶體管及各自的柵極以及附加空置柵；所述接觸刻蝕停止層在附加空置柵上以提供對第一類導電型晶體管溝道區(qū)的溝道方向上的壓應力，用于部分抵消所述接觸刻蝕停止層對第一導電類型晶體管溝道區(qū)溝道方向上所產(chǎn)生的張應力；其中，所述附加空置柵與第一、第二導電類型晶體管各自的柵極通過刻蝕同一多晶硅層而同時生成。上述的方法，在一種實施例中，在以接觸刻蝕停止層覆蓋所述第一、第二導電類型晶體管及各自的柵極以及附加空置柵之前，還生成有環(huán)繞所述第一、第二導電類型晶體管各自的柵極以及附加空置柵的側(cè)墻隔離層。上述的方法，在一種實施例中，生成的所述接觸刻蝕停止層為一層氮化硅薄膜應力層并進一步提供對第二導電類型晶體管溝道區(qū)溝道方向上的張應力。上述的方法，在一種實施例中，所述的第一導電類型的晶體管為P型的金屬氧化物半導體場效應管，第二導電類型的晶體管為N型的金屬氧化物半導體場效應管，并且該半導體器件為互補金屬氧化物半導體器件。本領域的技術人員閱讀以下較佳實施例的詳細說明，并參照附圖之后，本發(fā)明的這些和其他方面的優(yōu)勢無疑將顯而易見。


參考所附附圖，以更加充分的描述本發(fā)明的實施例。然而，所附附圖僅用于說明和闡述，并不構成對本發(fā)明范圍的限制。圖1是背景技術中N型或P型金屬氧化物半導體器件的結(jié)構示意圖。圖2是接觸刻蝕停止層覆蓋NMOS器件、PMOS器件及其各自的柵極的示意圖。圖3是PMOS器件的俯視結(jié)構示意圖。圖4A是在本申請PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成附加空置柵的俯視結(jié)構示意圖。圖4B是在本申請PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成附加空置柵的截面結(jié)構示意圖。圖5A-5E是本申請形成附加空置柵的流程示意圖。
具體實施例方式參見圖2所示，在互補金屬氧化物半導體器件200中，NMOS器件和PMOS器件形成在硅襯底上的外延層中，其中，NMOS器件的有源區(qū)如源區(qū)20 、漏區(qū)203a與PMOS器件的有源區(qū)如源區(qū)202b、漏區(qū)20 通過有源區(qū)周圍的淺溝槽隔離結(jié)構(STI，Shallow trench isolation) 210進行隔離。NMOS器件的柵氧化層20 位于柵極201a與溝道區(qū)20 之間，PMOS器件的柵氧化層20 位于柵極201b與溝道區(qū)204b之間，并且NMOS器件的柵極 201a、PM0S器件的柵極201b的側(cè)壁上還環(huán)繞有側(cè)墻隔離層(Sidewall SpaCeiO206。其中， 源區(qū)202b、漏區(qū)20 以及源區(qū)20 、漏區(qū)203a均分別通過導電層207a結(jié)構與互連通孔 208內(nèi)部填充的金屬電性接觸，導電層207a可選擇先沉積鈦層再進行快速熱合金處理而形成TiSi2，導電層207a用于將源區(qū)202b、漏區(qū)20 以及源區(qū)202a、漏區(qū)203a分別電性導出，互連通孔208內(nèi)部的典型填充物為鎢。圖2中，采用65納米的CMOS工藝制備互補金屬氧化物半導體器件200。其中， NMOS器件、PMOS器件以及各自的柵極201a、柵極201b還有側(cè)墻隔離層206均被接觸刻蝕停止層209所覆蓋，而互連通孔208的填充金屬分別通過接觸刻蝕停止層209的不同的開口而及接觸源區(qū)20 、漏區(qū)20 以及源區(qū)20 、漏區(qū)203a，接觸刻蝕停止層209 —般采用氮化硅。覆蓋CMOS器件并起到絕緣和物理保護作用的介電層211 —般采用磷硅玻璃(PSG)， 互連通孔208位于介電層211中。針對圖2而言，圖3示出的是圖2中PMOS器件的部分版圖設計方案亦是PMOS器件俯視透視結(jié)構示意圖。圖3中互連通孔208及其填充金屬在PMOS器件的柵極201b的兩側(cè)，為了方便進行說明，在圖3中標注了淺溝槽隔離結(jié)構210。較于圖3，圖4A正是在本申請PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構210上形成附加空置柵201’的俯視結(jié)構示意圖。對應于圖4A，圖4B所示出的改進晶體管載流子遷移率的半導體器件300是在PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構210上形成附加空置柵(Dummy Gate) 201'的截面結(jié)構示意圖，圖4B的半導體器件300與圖2示意的互補金屬氧化物半導體器件200并無區(qū)別， 二者的差別在于在PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構210上形成有附加空置柵 201'，并且附加空置柵201'同時也被側(cè)墻隔離層206所環(huán)繞，以及該附加空置柵201'與側(cè)墻隔離層206 —起被接觸刻蝕停止層209所覆蓋。因此，在圖4B中我們可以很方便的對PMOS器件的溝道區(qū)204b的應力進行分析。首先，在圖2中，留在半導體器件200的溝道區(qū)中的應力在張引力和壓應力之間選擇，接觸刻蝕停止層209經(jīng)由工藝制程的調(diào)節(jié)后，接觸刻蝕停止層209作用于半導體器件200，在器件溝道區(qū)2(Ma、204b的溝道方向上產(chǎn)生張應力。該張應力可以提高NMOS器件溝道區(qū)20 的電子遷移率，因此改善了 NMOS器件的性能，但同時降低了 PMOS器件的性能，所以需要抵消PMOS器件的溝道區(qū)的溝道方向上的該部分張引力。而接觸刻蝕停止層209是同時覆蓋在附加空置柵201’上，可以提供對PMOS器件溝道區(qū)204b的溝道方向上的壓應力，則剛好能夠用于部分抵消接觸刻蝕停止層209對PMOS器件溝道區(qū)204b溝道方向上所產(chǎn)生的張應力。具體而言，該控制過程可在圖4B中示意的箭頭部分得到體現(xiàn)，由于淺溝槽隔離結(jié)構 210上添加了額外的附加空置柵201’，在接觸刻蝕停止層209制備工藝之后，接觸刻蝕停止層209會對淺溝槽隔離結(jié)構210產(chǎn)生平行于溝道方向的張應力的影響，而當這個在淺溝槽隔離結(jié)構210所產(chǎn)生的張應力傳遞到半導體器件300的溝道區(qū)中時，則會對溝道區(qū)在溝道方向上產(chǎn)生壓應力，由于附加空置柵201’是存在于PMOS器件有源區(qū)周圍的淺溝槽隔離結(jié)構210上，則會對PMOS器件的溝道區(qū)204b產(chǎn)生壓應力；另一方面，對PMOS器件的溝道區(qū) 204b溝道方向上所產(chǎn)生的壓應力則會部分抵消PMOS器件柵極201b上的接觸刻蝕停止層 209對PMOS器件溝道區(qū)204b溝道方向上所產(chǎn)生的張應力，換言之，該施加在PMOS器件溝道區(qū)204b中溝道方向上的壓應力會對PMOS器件中的空穴遷移率有較大的提高，所以可以間接減小具有引起溝道區(qū)張應力性質(zhì)的接觸刻蝕停止層209對PMOS器件的載流子的負面作用。如此，為了獲得圖4B所示的器件結(jié)構，圖5A-5E展示了在圖4B的PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構210上形成附加空置柵201’的制備流程。圖5A中，在P型硅片襯底401上生長有P型外延層402，并在外延層402中形成有N型阱403和P型阱404， 在N型阱403與P型阱404的接觸面附近形成有淺溝槽隔離結(jié)構405，在N型阱403、P型阱404中分別形成有摻雜層408、408’，在摻雜層408、408’上方覆蓋有柵氧化層409。并進一步在柵氧化層409、淺溝槽隔離結(jié)構405上方沉積有一層多晶硅層406，為了對多晶硅層 406進行刻蝕，還在多晶硅層406上方覆蓋有一層光刻膠407。如圖5B所示，光刻膠407進行曝光顯影之后，僅僅保留源于光刻膠407的掩模407’部分，然后對多晶硅層406進行刻蝕。如圖5C所示，掩模407’的作用在于僅保留位于柵氧化層409、淺溝槽隔離結(jié)構405上方的部分多晶硅，例如圖5C中的位于柵氧化層409、淺溝槽隔離結(jié)構405上方的經(jīng)刻蝕過的多晶硅406a、406b、406’。多晶硅層406完成刻蝕后移除掩模407’，如圖5D所示。如圖5E所示，經(jīng)過上述步驟后，在摻雜層408、408’中實施余下的步驟以完成CMOS 器件的制作，CMOS器件制作的過程在當前有多種方案已為本領域的技術人員所熟知，例如包括源區(qū)41 la、漏區(qū)41 lb、源區(qū)412a、漏區(qū)412b的摻雜推進，柵氧化層409的刻蝕，側(cè)墻隔離層410的沉積再刻蝕等都屬于已知技術，因此不再贅述。圖5E示出的CMOS器件與圖4B 結(jié)構完全一樣。在N型阱403中形成有PMOS器件的源區(qū)411a、漏區(qū)411b，在P型阱404中形成有NMOS器件的源區(qū)412a、漏區(qū)41 ；PMOS器件的柵氧化層409’位于柵極40 與其溝道區(qū)之間，NMOS器件的柵氧化層409"位于柵極406 a與其溝道區(qū)之間，并且NMOS器件的柵極406 a、PMOS器件的柵極406b的側(cè)壁上還環(huán)繞有側(cè)墻隔離層410。其中，NMOS器件的有源區(qū)如源區(qū)412a、漏區(qū)412b與PMOS器件的有源區(qū)如源區(qū)411a、漏區(qū)411b通過有源區(qū)周圍的淺溝槽隔離結(jié)構405進行隔離。在刻蝕柵氧化層409而分別形成PMOS器件的柵氧化層409’及NMOS器件的柵氧化層409〃之后，形成有分別電接觸源區(qū)411a、漏區(qū)411b、源區(qū)412a、漏區(qū)412b的導電層414。并在PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構405上形成附加空置柵406’，并且附加空置柵406’同時也被側(cè)墻隔離層410所環(huán)繞，以及該附加空置柵406’與側(cè)墻隔離層410 —起被接觸刻蝕停止層413所覆蓋。上述步驟中，附加空置柵406’與PMOS器件、NMOS器件各自的柵極406b、406a均是通過刻蝕同一多晶硅層406 而同時生成，因此，為了獲得上述附加空置柵406’在本技術方案中并不需要額外的制程工序，僅需要在曝光顯影光刻膠407時一并形成能硬掩模附加空置柵406’的掩模407’。通過說明和附圖，給出了具體實施方式
的特定結(jié)構的典型實施例，例如，本案是以 CMOS器件進行闡述，基于本發(fā)明精神，芯片還可作其他類型的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實施例，然而，這些內(nèi)容并不作為局限。對于本領域的技術人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。 因此，所附的權利要求書應看作是涵蓋本發(fā)明的真實意圖和范圍的全部變化和修正。在權利要求書范圍內(nèi)任何和所有等價的范圍與內(nèi)容，都應認為仍屬本發(fā)明的意圖和范圍內(nèi)。
權利要求
1.一種改進晶體管載流子遷移率的半導體器件，其特征在于，包括一種第一導電類型的晶體管及一種第二導電類型的晶體管；以及位于第一、第二導電類型晶體管有源區(qū)周圍的淺溝槽隔離結(jié)構，其中，在所述第一導電類型的晶體管的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成有附加空置柵，并且所述第一、第二導電類型晶體管及各自的柵極均被一層接觸刻蝕停止層所覆蓋；其中，所述接觸刻蝕停止層同時覆蓋在所述附加空置柵上以提供對第一類導電型晶體管溝道區(qū)溝道方向上的壓應力，用于部分抵消所述接觸刻蝕停止層對第一導電類型晶體管溝道區(qū)的溝道方向上所產(chǎn)生的張應力。
2.如權利要求1所述的改進晶體管載流子遷移率的半導體器件，其特征在于，所述的接觸刻蝕停止層進一步提供對第二導電類型晶體管溝道區(qū)溝道方向上的張應力。
3.如權利要求1所述的改進晶體管載流子遷移率的半導體器件，其特征在于，所述的第一導電類型的晶體管為P型的金屬氧化物半導體場效應管；所述的第二導電類型的晶體管為N型的金屬氧化物半導體場效應管。
4.如權利要求1所述的改進晶體管載流子遷移率的半導體器件，其特征在于，所述的半導體器件為互補金屬氧化物半導體器件。
5.如權利要求1所述的改進晶體管載流子遷移率的半導體器件，其特征在于，所述的接觸刻蝕停止層為一層氮化硅薄膜應力層。
6.如權利要求1所述的改進晶體管載流子遷移率的半導體器件，其特征在于，所述第一、第二導電類型晶體管各自的柵極以及附加空置柵均被一側(cè)墻隔離層所環(huán)繞，并且該側(cè)墻隔離層被接觸刻蝕停止層所覆蓋。
7.一種改進晶體管載流子遷移率的方法，其特征在于，包括以下步驟于一包含第一、第二導電類型的晶體管的半導體器件中以淺溝槽隔離結(jié)構隔離第一、 第二導電類型晶體管有源區(qū)，并在第一導電類型的晶體管的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成附加空置柵，以一層接觸刻蝕停止層覆蓋所述第一、第二導電類型晶體管及各自的柵極以及附加空置柵；所述接觸刻蝕停止層在附加空置柵上以提供對第一類導電型晶體管溝道區(qū)的溝道方向上的壓應力，用于部分抵消所述接觸刻蝕停止層對第一導電類型晶體管溝道區(qū)的溝道方向上所產(chǎn)生的張應力；其中，所述附加空置柵與第一、第二導電類型晶體管各自的柵極通過刻蝕同一多晶硅層而同時生成。
8.如權利要求7所述的方法，其特征在于，在以接觸刻蝕停止層覆蓋所述第一、第二導電類型晶體管及各自的柵極以及附加空置柵之前，還生成有環(huán)繞所述第一、第二導電類型晶體管各自的柵極以及附加空置柵的側(cè)墻隔離層。
9.如權利要求7所述的方法，其特征在于，生成的所述接觸刻蝕停止層為一層氮化硅薄膜應力層并進一步提供對第二導電類型晶體管溝道區(qū)的溝道方向上的張應力。
10.1如權利要求7所述的方法，其特征在于，所述的第一導電類型的晶體管為P型的金屬氧化物半導體場效應管，第二導電類型的晶體管為N型的金屬氧化物半導體場效應管， 并且該半導體器件為互補金屬氧化物半導體器件。
全文摘要
本發(fā)明一般涉及一種改進晶體管載流子遷移率的半導體器件及方法，更確切的說，本發(fā)明涉及一種利用多晶硅的附加空置柵以改進晶體管載流子遷移率的半導體器件及方法。在CMOS器件中位于NMOS器件、PMOS器件的有源區(qū)周圍的淺溝槽隔離結(jié)構上形成有附加空置柵，NMOS器件、PMOS器件各自的柵極及附加空置柵均被一層接觸刻蝕停止層所覆蓋，附加空置柵上的接觸刻蝕停止層提供對PMOS器件溝道區(qū)的壓應力，用于部分抵消接觸刻蝕停止層對PMOS器件溝道區(qū)的張應力。
文檔編號H01L21/8238GK102412251SQ20111007847
公開日2012年4月11日 申請日期2011年3月30日 優(yōu)先權日2011年3月30日
發(fā)明者俞柳江 申請人:上海華力微電子有限公司