專利名稱：半導體器件和半導體器件組件的制作方法
技術領域：
本發(fā)明涉及半導體器件和半導體器件組件并且具體地涉及并入磁阻元件的半導體器件和半導體器件組件。
背景技術：
作為比如用于存儲的半導體集成電路之類的半導體器件，已經(jīng)常規(guī)地廣泛使用 DRAM (動態(tài)隨機存取存儲器)和SRAM (靜態(tài)隨機存取存儲器)。MRAM (磁隨機存取存儲器) 是通過磁性來存儲信息的器件并且在高速操作、抗改寫性、非易失性等上優(yōu)于其它存儲器技術。MRAM并入利用TMR (隧道磁阻)效應的稱為MTJ (磁隧道結(jié))元件的磁阻元件并且通過磁阻元件的磁化狀態(tài)來存儲信息。磁阻元件布置于如下區(qū)域中，在這些區(qū)域中，例如在一個方向上延伸的數(shù)字線和在與之基本上正交的方向上延伸的位線彼此相交并且形成為陣列配置。在各磁阻元件中，在兩個磁層之間層疊有隧道絕緣膜。各磁阻元件包括如下層， 該層的磁化方向因經(jīng)過數(shù)字線和位線的電流所生成的磁場而變化。磁阻元件存儲這一磁化方向作為信息。磁阻元件的電阻根據(jù)這一層的磁化方向而變化。通過檢測經(jīng)過磁阻元件的電流因這一電阻變化所致的改變來檢測磁阻元件中存儲的信息。一般而言，包括導磁率高的如下膜的包層布置于如位線之類的布線的側(cè)表面和上表面之上，該膜包括由高導磁率材料形成的薄膜。這是為了在上文提到的半導體器件中向磁阻元件密集供應由經(jīng)過位線等的電流生成的磁場。還為了屏蔽向該磁阻元件供應的磁場以免受由經(jīng)過除了所需位線之外的位線等的電流生成的磁場。例如在日本待審專利公開No. 2009-38221 (專利文獻1)中描述的半導體器件中， 高導磁率膜形成于各磁存儲器元件的位線上方而其間有絕緣膜。如上文提到的布置于位線上方的高導磁率膜具有的作用在于阻擋由經(jīng)過除了相關位線之外的位線的電流生成的磁場(外部磁場)，從而實現(xiàn)如下效果抑制了在布置于位線之下的磁阻元件受外部磁場影響時出現(xiàn)的問題。例如在美國2004/0032010A1 (專利文獻幻中描述的半導體器件中，由非晶態(tài)軟磁材料形成的屏蔽層(等效于高導磁率膜)布置于MRAM器件上方。如上文提到的由非晶態(tài)軟磁材料形成的層具有的作用在于抑制由于渦電流或者鐵磁共振引起的導磁率的下降并且抑制MRAM器件功能的退化。[專利文獻1]日本待審專利公開No. 2009-38221[專利文獻2]
美國2004/0032010A1

發(fā)明內(nèi)容
在上文提到的半導體器件中，在平面中觀察形成兩個區(qū)域。一個區(qū)域是存儲器單元部分(存儲器單元區(qū)域)，其中布置多個磁阻元件，并且布置多個位線、數(shù)字線等使得它們彼此相交。另一區(qū)域是外圍電路部分(外圍區(qū)域)，該部分是除了存儲器單元部分之外的區(qū)域并且布置于存儲器單元部分的外區(qū)域中。存儲器單元部分是如下區(qū)域，其中向磁阻元件寫入信息并且讀取向各磁阻元件寫入的信息。外圍電路部分是用于進行以下處理的區(qū)域從布置于存儲器單元部分中的多個磁阻元件之中選擇將讀取或者寫入數(shù)據(jù)的所需磁阻元件；并且通過電極焊盤向外部負載供應電流或者存儲器單元部分中的電信息。如在日本待審專利公開No. 2009-38221中公開的那樣，例如在包括半導體器件的層的層疊方向(豎直方向)上采取以下措施與位線類似的布線按照與位線基本上相同的高度布置于外圍電路部分中。然而在日本待審專利公開No. 2009-38221中公開的半導體器件中，盡管高導磁率膜布置于存儲器單元部分中的位線上方，但是未采取以下措施高導磁率膜布置于外圍電路部分中的布線上方(高度與位線基本上相同)。參照US 2004/0032010A1中描述的半導體器件，僅公開了存儲器單元部分，而未公開外圍電路部分。然而在這一專利公開中明確指出屏蔽層布置于MRAM器件正上方和正下方及其鄰近處。還參照這一半導體器件，因此認為屏蔽層未布置于外圍電路部分中。在上文提到的情況下，高導磁率膜僅布置于存儲器單元部分中的布線上方，而高導磁率膜未布置于外圍電路部分中的布線上方。在這些情況下，如雜散磁場之類的外部磁場(來自半導體芯片外部的磁場)可能對儲存器單元部分的磁阻元件具有影響。更可能的是它尤其對在存儲器單元部分的存儲器單元端部鄰近的區(qū)域中布置的磁阻元件具有影響。已經(jīng)鑒于上述問題而作出本發(fā)明。本發(fā)明的一個目的在于提供一種對阻擋由如雜散磁場之類的外部磁場產(chǎn)生的磁場具有增強效果(磁屏蔽效果)的半導體器件。本發(fā)明的另一目的在于提供一種使用這一半導體器件的半導體器件組件。在本發(fā)明的一個實施例中的一種半導體器件包括以下組成元件半導體襯底；切換元件，形成于半導體襯底的主表面之上；層間絕緣膜，形成為覆蓋切換元件；平板狀引出布線，形成于層間絕緣膜之上；耦合布線，將引出布線和切換元件相互耦合；磁阻元件，包括磁化定向可變的磁化自由層并且形成于引出布線之上；以及布線，定位于磁阻元件之上并且向沿著半導體襯底的主表面的方向延伸，并且使得可以改變磁化自由層的磁化狀態(tài)。 在多個磁阻元件布置于其中的存儲器單元區(qū)域中，布置于磁阻元件上方的第一高導磁率膜從存儲器單元區(qū)域延伸到作為除了存儲器單元區(qū)域之外的區(qū)域的外圍區(qū)域。根據(jù)這一實施例，外圍區(qū)域中的布線也與存儲器單元區(qū)域中如位線之類的布線類似地從上方由第一高導磁率膜覆蓋。出于這一原因，來自半導體芯片外部的如雜散磁場之類的磁場被外圍區(qū)域中的布線上方布置的第一高導磁率膜阻擋。通過布置于外圍區(qū)域中的第一高導磁率膜所帶來的阻擋外部磁場的效果(磁屏蔽效果)實現(xiàn)如下效果從外部進入外圍區(qū)域中的第一高導磁率膜的磁通量一次集中于第一高導磁率膜中，然后再次引向外部。因此，可以減少如雜散磁場之類的外部磁場到達存儲器單元區(qū)域中的磁阻元件并且對磁阻元件具有影響的可能性。


圖1是圖示了在平面中觀察的本發(fā)明的半導體器件的配置的示意圖；圖2是圖示了在圖1中由虛線包圍的區(qū)域“II”、也就是在平面中觀察的本發(fā)明第一實施例中的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖3(A)是圖示了在本發(fā)明的第一實施例中的從上方覆蓋存儲器單元部分和外圍電路部分的包層的模式的放大示意圖；圖3(B)是圖示了在本發(fā)明的第一實施例中的在平面中觀察的從上方由圖3(A)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖4是圖示了在本發(fā)明的第一實施例的例子中的在平面中觀察的布置于存儲器單元部分中的磁阻元件的模式的示意圖；圖5是沿著圖4的線V-V取得的示意截面圖；圖6是沿著圖4的線VI-VI取得的示意截面圖；圖7是與圖5和圖6類似的在圖3(B)中由虛線包圍的外圍電路部分“VII ”的示意截面圖；圖8是圖示了包層的模式的例子的示意截面圖；圖9是圖示了與圖8中不同的對包層的模式的一種修改的示意截面圖；圖10是圖示了磁阻元件的配置的示意截面圖；圖11是圖示了與圖4中不同的、在對本發(fā)明的第一實施例的一種修改中在平面中觀察的布置于存儲器單元部分中的磁阻元件的模式的示意圖；圖12是沿著圖11的線XII-XII取得的示意截面圖；圖13是沿著圖11的線XIII-XIII取得的示意截面圖；圖14是與圖11中不同的、從與圖5中相同的方向觀察的、在對本發(fā)明的第一實施例的另一修改中的半導體器件的示意截面圖；圖15是從與圖6中相同的方向觀察的、在圖14中的半導體器件的示意截面圖；圖16是圖14中的半導體器件的與圖7中相同的外圍電路部分的示意截面圖；圖17是圖示了制造本發(fā)明第一實施例中的半導體器件的方法的第一制造工藝步驟的示意截面圖；圖18是圖示了在圖17中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖19是圖示了在圖18中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖20是圖示了在圖19中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖21是圖示了在圖20中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖22是圖示了在圖21中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖23是圖示了在圖22中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖M是圖示了在圖23中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖25是圖示了在圖M中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖沈是濺射器的圖解略圖；圖27是圖示了在圖M中所示制造工藝步驟之后的制造工藝步驟的示意截面圖觀是圖示了在與圖27中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖四是圖示了在圖27中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖30是圖示了在與圖四中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖31是圖示了將金屬布線部分和磁阻元件耦合在一起的平坦絕緣膜的示意截面圖；圖32是圖示了在圖四中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖33是圖示了在與圖32中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖34是圖示了在圖32中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖35是圖示了在與圖34中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖36是圖示了在圖34中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖37是圖示了在與圖36中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖38是圖示了在圖36中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖39是圖示了在與圖38中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖40是圖示了在圖38中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖41是圖示了在與圖40中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖42是圖示了在圖40中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖43是圖示了在與圖42中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖44是圖示了在圖42中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖45是沿著圖44的線XLV-XLV取得的示意截面圖；圖46是圖示了在與圖44中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖47是圖示了在圖44中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖48是沿著圖47的線XLVIII-XLVIII取得的示意截面圖；圖49是圖示了在與圖47中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖50是圖示了在圖47中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖51是沿著圖50的線LI-LI取得的示意截面圖；圖52是圖示了在與圖50中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖53是圖示了在圖50中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖M是沿著圖53的線LIV-LIV取得的示意截面圖55是圖示了在與圖53中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖56是圖示了在圖53中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖57是沿著圖56的線LVII-LVII取得的示意截面圖；圖58是圖示了在與圖56中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖59是圖示了在圖44中所示制造工藝步驟之后的制造工藝步驟(接觸部分的模式在該步驟不同于圖47中的模式)的示意截面圖；圖60是沿著圖59的線LX-LX取得的示意截面圖；圖61是圖示了在與圖59中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖62是圖示了在圖59中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖63是沿著圖62的線LXIII-LXIII取得的示意截面圖；圖64是圖示了在與圖62中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖65是圖示了在圖42中所示制造工藝步驟之后的制造工藝步驟的示意截面圖， 該圖說明了制造對本發(fā)明第一實施例的圖11至圖13中所示修改的方法；圖66是沿著圖65的線LXVI-LXVI取得的示意截面圖；圖67是圖示了在與圖65中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖68是圖示了在圖65中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖69是沿著圖68的線LXIX-LXIX取得的示意截面圖；圖70是圖示了在與圖68中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖71是圖示了在圖23中所示制造工藝步驟之后的制造工藝步驟的示意截面圖， 該圖說明了制造對本發(fā)明第一實施例的圖14至圖16中所示另一修改的方法；圖72是圖示了在與圖71中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖73是圖示了在圖71中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖74是圖示了在與圖73中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖75是圖示了在圖73中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖76是沿著圖75的線LXXVI-LXXVI取得的示意截面圖；圖77是圖示了在與圖75中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖78是圖示了在圖75中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖79是沿著圖78的線LXXIX-LXXIX取得的示意截面圖；圖80是圖示了在與圖78中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖81是圖示了在制造常規(guī)半導體器件的方法中的、在圖50中所示制造工藝步驟之后的制造工藝步驟的外圍電路部分的示意截面圖；圖82是圖示了在制造常規(guī)半導體器件的方法中的、在圖81中所示制造工藝步驟之后的制造工藝步驟的外圍電路部分的示意截面圖；圖83是圖示了在本發(fā)明的第一實施例中的半導體器件中的、在平面中觀察的在去除高導磁率膜的部分時虛圖案的形狀例子的示意圖；圖84是圖示了在本發(fā)明的第一實施例中的半導體器件中的、在平面中觀察的在去除高導磁率膜的部分時虛圖案的形狀的與圖83中的例子不同的另一例子的示意圖；圖85是圖示了在本發(fā)明的第一實施例中的半導體器件中的、在平面中觀察的在去除高導磁率膜的部分時虛圖案的形狀的與圖84中的例子不同的又一例子的示意圖；圖86是圖示了在本發(fā)明的第一實施例中的半導體器件中的、在高導磁率膜的部分作為虛圖案去除時過孔的模式的示意截面圖；圖87是圖示了如下模式的示意截面圖，在該模式中如圖58中形成電極焊盤PAD 使得填充圖86中的過孔VIA4的內(nèi)部；圖88是圖示了在本發(fā)明的第二實施例中的、在平面中觀察的與圖2中相同的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖89(A)是圖示了在本發(fā)明的第二實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的包層的模式的放大示意圖；圖89⑶是圖示了在本發(fā)明的第二實施例中的、在平面中觀察的從上方由圖 89(A)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖90是圖示了在本發(fā)明的第二實施例中的、從與圖6中相同的方向觀察的布置于存儲器單元部分中的磁阻元件的例子的模式的示意截面圖；圖91是圖示了在本發(fā)明的第二實施例中的、從與圖6中相同的方向觀察的對布置于存儲器單元部分中的磁阻元件的與圖90中不同的一種修改的模式的示意截面圖；圖92是圖示了在制造本發(fā)明的第二實施例中的半導體器件的方法中的、從與圖6 中相同的方向觀察的在圖53中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖93是圖示了在本發(fā)明的第三實施例中的、在平面中觀察的與圖2中相同的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖94是圖示了在本發(fā)明的第三實施例中的、從與圖5中相同的方向觀察的布置于存儲器單元部分中的磁阻元件的模式的示意截面圖；圖95是沿著圖94的線XCV-XCV取得的示意截面圖；圖96是圖示了在本發(fā)明的第三實施例中的、從與圖6中相同的方向觀察的對布置于存儲器單元部分中的磁阻元件的與圖95中不同的一種修改的模式的示意截面圖；圖97是圖示了在本發(fā)明的第三實施例中的、從與圖7中相同的方向觀察的布置于外圍電路部分中的磁阻元件的模式的示意截面圖；圖98是圖示了在制造本發(fā)明的第三實施例中的半導體器件的方法中的、從與圖5 中相同的方向觀察的在圖53中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖99是沿著圖98的線)(CIX-XCIX取得的示意截面圖；圖100是圖示了在與圖98中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖101是圖示了在本發(fā)明的第四實施例中的、在平面中觀察的與圖2中相同的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖102是圖示了在本發(fā)明的第五實施例中的、在平面中觀察的與圖2中相同的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖103(A)是圖示了在本發(fā)明的第五實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖103(B)是圖示了在本發(fā)明的第五實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的下包層的模式的放大示意圖；圖103(C)是圖示了在本發(fā)明的第五實施例中的、在平面中觀察的從上方由圖 103(A)和圖103(B)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖104是圖示了在本發(fā)明的第五實施例中的、從與圖5中相同的方向觀察的布置于存儲器單元部分中的磁阻元件的模式的示意截面圖；圖105是沿著圖104的線CV-CV取得的示意截面圖；圖106是圖示了在本發(fā)明的第五實施例中的、從與圖7中相同的方向觀察的布置于外圍電路部分中的磁阻元件的模式的示意截面圖；圖107(A)是圖示了在對本發(fā)明第五實施例的與圖103(A)至圖103(C)中不同的一種修改中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖107(B)是圖示了在對本發(fā)明第五實施例的與圖103(A)至圖103(C)中不同的修改中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的下包層的模式的放大示意圖；圖107(C)是圖示了在對本發(fā)明第五實施例的與圖103(A)至圖103(C)中不同的修改中的、在平面中觀察的從上方由圖107(A)和圖107(B)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖108是圖示了從與圖6中相同的方向觀察的布置于圖107(A)至圖107(C)中的存儲器單元部分中的磁阻元件的模式的示意截面圖；圖109是圖示了在制造本發(fā)明第五實施例中的半導體器件的方法中的、從與圖5 中相同的方向觀察的在圖53中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖110是沿著圖109的線CX-CX取得的示意截面圖；圖111是圖示了在與圖109中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖112是圖示了在圖109中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖113是沿著圖112的線CXIII-CXIII取得的示意截面圖；圖114是圖示了在與圖112中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖115是圖示了用于形成標記區(qū)域的第一制造工藝步驟的示意截面圖116是圖示了在圖115中的制造工藝步驟之后的制造工藝步驟的示意截面圖；圖117是圖示了在圖116中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖118(A)是圖示了用于通過與圖115至圖117中的方法不同的方法來形成標記區(qū)域的第一制造工藝步驟的示意截面圖；圖118(B)是圖示了在圖118(A)中的制造工藝步驟之后的制造工藝步驟的示意截面圖；圖119是圖示了在本發(fā)明的第六實施例中的、在平面中觀察的與圖2中相同的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖120(A)是在本發(fā)明的第六實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖120(B)是在本發(fā)明的第六實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的下包層的模式的放大示意圖；圖120(C)是圖示了在本發(fā)明的第六實施例中的、在平面中觀察的從上方由圖 120(A)和圖120(B)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖121是圖示了在本發(fā)明的第六實施例中的、從與圖5中相同的方向觀察的布置于存儲器單元部分中的磁阻元件的模式的示意截面圖；圖122是沿著圖121的線CXXII-CXXII取得的示意截面圖；圖123是在本發(fā)明的第六實施例中的、從與圖7中相同的方向觀察的布置于外圍電路部分中的磁阻元件的模式的示意截面圖；圖IM(A)是圖示了在對本發(fā)明第六實施例的與圖120㈧至圖120(C)中不同的一種修改中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖124(B)是圖示了在對本發(fā)明第六實施例的與圖120(A)至圖120(C)中不同的修改中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的下包層的模式的放大示意圖；圖124(C)是圖示了在對本發(fā)明第六實施例的與圖120(A)至圖120(C)中不同的修改中的、在平面中觀察的由圖IM(A)和圖124(B)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖125(A)是在對本發(fā)明第六實施例的與圖120㈧至圖120(C)和圖124(A)至圖 124(C)中不同的一種修改中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖125(B)是在對本發(fā)明第六實施例的與圖120㈧至圖120(C)和圖124(A)至圖 124(C)中不同的修改中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的下包層的模式的放大示意圖；圖125(C)是在對本發(fā)明第六實施例的與圖120㈧至圖120(C)和圖124(A)至圖 124(C)中不同的修改中的、在平面中觀察的從上方由圖125(A)和圖125(B)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意1
圖1 是圖示了在制造本發(fā)明第六實施例中的半導體器件的方法中的、從與圖5 中相同的方向觀察的在圖53中所示制造工藝步驟之后的制造工藝步驟的示意截面圖；圖127是沿著圖1 的線CXXVII-CXXVII取得的示意截面圖；圖1 是圖示了在與圖1 中相同的制造工藝步驟的外圍電路部分的模式的示意截面圖；圖129是圖示了在本發(fā)明的第七實施例中的、在平面中觀察的與圖2中相同的存儲器單元部分和外圍電路部分的配置的放大示意圖；圖130(A)是圖示了在本發(fā)明的第七實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖130(B)是圖示了在本發(fā)明的第七實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的下包層的模式的放大示意圖；圖130(C)是圖示了在本發(fā)明的第七實施例中的、在平面中觀察的從上方由圖 130(A)和圖130(B)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖131(A)是圖示了在本發(fā)明的第八實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的上包層的模式的放大示意圖；圖131(B)是圖示了在本發(fā)明的第八實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的位于圖131(A)中的包層之下的包層的模式的放大示意圖；圖131(C)是在本發(fā)明的第八實施例中的、在平面中觀察的從上方覆蓋存儲器單元部分和外圍電路部分的位于圖131(B)中的包層之下的包層的模式的放大示意圖；圖131(D)是在本發(fā)明的第八實施例中的、在平面中觀察的從上方由圖130㈧至圖130(C)中的包層覆蓋的存儲器單元部分和外圍電路部分的模式的放大示意圖；圖132是圖示了從與圖5中相同的方向觀察的布置于圖131 (A)至圖131 (D)中的存儲器單元部分中的磁阻元件的模式的示意截面圖；圖133是沿著圖132的線CXXXIII-CXXXIII取得的示意截面圖；圖134是圖示了在本發(fā)明的第八實施例中的、從與圖7中相同的方向觀察的布置于外圍電路部分中的磁阻元件的模式的示意截面圖；圖135是圖示了在本發(fā)明的第九實施例的例子中的、在平面中觀察的其中高導磁率材料粘附到第一實施例至第八實施例中的各半導體器件的半導體器件組件的配置的示意圖；圖136是沿著線135的線CXXXVI-CXXXVI取得的示意截面圖；圖137是圖示了其中以SOP密封圖135中的半導體器件組件的模式的示意截面圖；圖138是圖示了其中以BGA密封圖135中的半導體器件組件的模式的示意截面圖；圖139是在對本發(fā)明第九實施例的與圖135中不同的一種修改中的、在平面中觀察的其中高導磁率材料粘附到第一實施例至第八實施例中的各半導體器件的半導體器件組件的配置的示意圖140是沿著圖139的線CXL-CXL取得的示意截面圖；圖141是圖示了其中以SOP密封圖139中的半導體器件組件的模式的示意截面圖；圖142是圖示了其中以BGA密封圖139中的半導體器件組件的模式的示意截面圖；圖143是在對本發(fā)明第九實施例的與圖139中不同的另一修改中的、在平面中觀察的其中高導磁率材料粘附到第一實施例至第八實施例中的各半導體器件的半導體器件組件的配置的示意圖；圖144是沿著圖143的線CXLIV-CXLIV取得的示意截面圖；圖145是其中以SOP密封圖143中的半導體器件組件的模式的示意截面圖；圖146是圖示了其中以BGA密封圖143中的半導體器件組件的模式的示意截面圖；圖147是圖示了如下模式的示意截面圖，在該模式中，以SOP密封與圖143中相同的修改中的半導體器件組件，并且存儲器單元部分的布置不同于圖43中的布置；圖148是沿著圖137的線CXLVIII-CXLVIII取得的示意截面圖；圖149是圖示了在對本發(fā)明第九實施例的與圖143中不同的又一修改中的、在平面中觀察的其中高導磁率材料粘附到第一實施例至第八實施例中的各半導體器件的半導體器件組件的配置的示意圖；圖150是沿著圖149的線CL-CL取得的示意截面圖；圖151是圖示了其中以SOP密封圖149中的半導體器件組件的模式的示意截面圖；以及圖152是圖示了其中以BGA密封圖149中的半導體器件組件的模式的示意截面圖。
具體實施例方式下文將參照附圖給出對本發(fā)明實施例的描述。(第一實施例)如圖1中所示，在這一實施例中的半導體器件是其中元件形成于半導體襯底之上的用于存儲的集成電路，并且該半導體器件包括存儲器單元部分和外圍電路部分。在存儲器單元部分(存儲器單元區(qū)域)中布置多個存儲元件并且在此改寫或者讀取信息。存儲器單元部分例如是包括多個單元區(qū)域CELL的區(qū)域。外圍電路部分(外圍區(qū)域)是半導體器件中除了存儲器單元部分之外(在存儲器單元部分的外圍上)的區(qū)域。它用來將外部負載與電信號耦合并且選擇布置于存儲器單元部分中的元件。盡管在圖1中未示出，但是外圍電路部分與用于與外部負載電耦合的接觸部分華禹合。在這一實施例中的半導體器件中，如圖2中所示，存儲器單元部分和外圍電路部分均由包層CLAD覆蓋。如后文所述，包層CLAD包括高導磁率膜，并且此外例如金屬薄膜層疊于此。圖2示出了其中以下層相互疊加的模式圖1中的存儲器單元部分和部分的外圍電路(下層)；以及包層CLAD，布置于圖1中的存儲器單元部分和外圍電路部分中布置的布線上方(上層)。圖3(A)和圖3(B)更清楚地示出了圖2具有相互分離的上層和下層。也就是說，圖3(A)圖示了上層(覆蓋電路的包層CLAD)；并且圖3(B)圖示了由圖3(A)中的包層覆蓋的下層(存儲器單元部分和外圍電路部分)。在第一實施例中，如圖2和圖3(A)中所示，布置包層CLAD使得從上方基本上完全覆蓋存儲器單元部分和外圍電路部分。也就是說，作為第一高導磁率膜的包層CLAD從存儲器單元部分一直延伸到外圍電路部分。如圖4中所示，在這一實施例中的半導體器件的存儲器單元部分中布置的各存儲元件例如是包括磁阻元件TMR的MRAM。圖4僅圖示了磁阻元件TMR、用于向磁阻元件TMR 供應電信號的電極(下電極LEL)以及作為電耦合部分的接觸部分Cmi和接觸部分CTN2。如圖4中所示，磁阻元件TMR例如在形狀上接近橢圓。圖4中的金屬布線部分M 是共同地表明后文描述的接觸Ml以及塞M2、塞M3和塞M4的表達，各塞是過孔與填充于其中的金屬布線的組合。也就是說，稱為金屬布線部分M的區(qū)域并不實際地存在于接觸部分 CNTl之下。在附圖中示出了金屬布線部分M來說明塞M4、M3等布置于接觸部分CNTl之下。圖5和圖6是圖示了如下模式的截面圖，在該模式中，在半導體器件中提供單個磁阻元件TMR以及與磁阻元件TMR電耦合的布線、切換元件等。圖6是從與圖5中的方向正交的方向觀察的截面圖，并且在附圖中省略了定位于圖5中的絕緣膜113之下(半導體襯底SUB側(cè))的部分。通過組合圖5和圖6中所示單個磁阻元件TMR以及與這一磁阻元件MTR直接電耦合的布線和切換元件所獲得的單元將定義為(單個)MRAM。例如，包括圖5中所示磁阻元件TMR的多個MRAM按照間隔布置于這一實施例中的半導體器件的存儲器單元部分中(圖1或者圖2中的單元區(qū)域CELL內(nèi))。在存儲器單元部分(圖5和圖6中的上側(cè))上方提供以下線位線BL，作為在一個方向(圖5中的左右方向)上延伸的布線；以及數(shù)字線DL，形成為使得它們定位于位線BL之下(圖5和圖6中的下側(cè))并且與位線BL相交。在平面中觀察，多個磁阻元件TMR按照間隔形成。出于這一原因，在平面中觀察， 多個位線BL在一個方向上延伸并且按照間隔形成。多個數(shù)字線DL在位線BL的布置方向上排列并且按照間隔形成于位線BL的延伸方向上。在數(shù)字線DL與位線BL彼此相交的各部分處提供磁阻元件TMR。更具體而言，磁阻元件TMR形成于在平面中觀察數(shù)字線DL與位線BL彼此相交的各區(qū)域中。在存儲器單元部分中的各MRAM包括半導體襯底SUB ；MOS晶體管(切換元件)，形成于半導體襯底SUB的主表面之上(圖5中的上側(cè))；多個層間絕緣膜(層間絕緣膜1111、 III2等)和絕緣膜(絕緣膜IIl等)以及平坦絕緣膜FII，形成為使得覆蓋這一 MOS晶體管；以及下電極LEL，作為平板狀弓I出布線形成于層間絕緣膜之上(平坦絕緣膜FII之上)。半導體襯底SUB的主表面是指在其表面之中的面積最大的主要表面。具體而言， 它是指在與多層層疊的方向(圖5中的上下方向)相交的水平方向上延伸的表面。參照沿著半導體襯底SUB的主表面的方向按照間隔形成包括各MRAM的多個MOS 晶體管。各MOS晶體管具有溝道區(qū)域，形成于半導體襯底SUB的主表面中；雜質(zhì)區(qū)域IPR，形成于這一溝道區(qū)域的兩側(cè)上；柵極絕緣膜GI ；以及柵極電極GE，形成于柵極絕緣膜GI之上。MOS晶體管包括側(cè)壁SW，形成于柵極電極GE的側(cè)表面之上；金屬硅化物膜MF，形成于雜質(zhì)區(qū)域IPR的上表面之上；以及金屬硅化物膜MF，形成于柵極電極之上。金屬布線部分M耦合到作為漏極電極來工作的雜質(zhì)區(qū)域IPR，而另一雜質(zhì)區(qū)域IPR 作為源極電極來工作。未示出的接觸區(qū)域耦合到作為源極電極來工作的雜質(zhì)區(qū)域IPR，并且它耦合到形成于層間絕緣膜中的源極布線SCL。另外，MRAM具有將作為引出布線的下電極LEL與作為切換元件的MOS晶體管相互耦合的金屬布線部分M,并且磁阻元件TMR布置于下電極LEL之上。磁阻元件TMR的下電極LEL與MOS晶體管通過以下各項相互電耦合接觸Ml (包括填充于接觸Ml中的導電材料)、塞M2、M3、M4和接觸部分CNT1，形成為使得它們穿透多個層間絕緣膜IIIl等和絕緣膜IIl等。形成于磁阻元件TMR的上表面中的上電極UEL與位線BL通過接觸部分CNT2相互電耦合。磁阻元件TMR形成于下電極LEL的一個主表面(上側(cè))之上。磁阻元件TMR包括 磁化固定層MPL，形成于下電極LEL之上并且與下電極LEL耦合；隧道絕緣膜MTL，形成于這一磁化固定層MPL之上；以及磁化自由層MFL，形成于隧道絕緣膜MTL之上。磁化自由層MFL的磁化方向可能因磁場的作用而變化。磁化固定層MPL的磁化方向是固定的并且固定層MPL形成為使得即使從周圍施加磁場它的磁化方向仍然保持恒定。各位線BL包括作為布線的本體部分的銅布線本體部分CU和覆蓋銅布線本體部分 CU的側(cè)壁表面的包層CLADl。然而，本體部分與銅布線本體部分CU之上的襯墊膜LNF和其之上的包層CLAD2 —起可以視為位線BL。當電流在銅布線本體部分⑶的延伸方向上流動時，由此向磁阻元件TMR寫入數(shù)據(jù)或者由此從磁阻元件TMR讀取數(shù)據(jù)。位線BL使得可以按照流動于其中的電流的數(shù)量、方向等來改變磁化自由層MFL的磁化狀態(tài)。各數(shù)字線DL包括作為布線的本體部分的銅布線本體部分CU以及覆蓋銅布線本體部分CU的側(cè)壁表面和底表面(內(nèi)表面)的包層CLAD1。當電流也在數(shù)字線的銅布線本體部分⑶中流動時，由此向磁阻元件TMR寫入數(shù)據(jù)。具體而言，如后文所述，由經(jīng)過位線BL的電流所生成的磁場與經(jīng)過數(shù)字線DL的電流所生成的磁場的合成磁場向各磁阻元件TMR寫入數(shù)據(jù)。布置包層CLADl使得實現(xiàn)如下效果向位于銅布線本體部分⑶正下方的所需磁阻元件TMR密集施加由經(jīng)過該銅布線本體部分⑶的電流生成的磁場；由此使磁阻元件TMR更高效和更準確地操作。包層CLADl與上文提到的包層CLAD類似地包括高導磁率膜。也就是說，包層CLADl具有磁場屏蔽效果并且使得可以抑制由這一包層CLADl包圍的銅布線本體部分⑶所生成的磁場向外部泄漏。布置于位線BL上方(其上表面之上)的包層CLAD2也與各位線BL的側(cè)壁表面之上的包層CLADl類似地布置成使得實現(xiàn)如下效果向磁阻元件TMR更有效地施加由經(jīng)過銅布線本體部分CU的電流生成的磁場。作為第一高導磁率膜布置于各位線BL的上表面之上的包層CLAD2等效于在圖2或者圖3(A)中所示的上文提到的包層CLAD。因此如上文提到的那樣，包層CLAD2包括高導磁率膜并且形成為基本上完全覆蓋包括各個MRAM的存儲器單元部分。
如稍后提到的那樣，在各位線BL的上表面之上的包層CLAD2包括導體薄膜。出于這一原因，如果包層CLAD2直接形成于位線BL的上表面上(它的銅布線本體部分⑶的上表面上)，則將在位線BL與包層CLAD2之間建立連續(xù)性。然后將在它們之間發(fā)生短路。為了抑制這一點，將包括絕緣膜的襯墊膜LNF形成于各位線BL的上表面之上，使得它夾入于位線與包層CLAD2之間。襯墊膜LNF基本上完全覆蓋包括位線BL之間區(qū)域的多個排列的位線BL的上表面，并且由此電絕緣位線BL之間的區(qū)域。因此中斷鄰接MRAM之間的電連續(xù)性。此外，在存儲器單元部分(MRAM)中，鈍化膜PASF形成于包層CLAD2上方而其間有層間絕緣膜(圖5和圖6中的層間絕緣膜III8)。在這一實施例中的上文提到的半導體器件中，在外圍電路部分中排列的多個(單個)電路中的各電路的配置如圖7中的截面圖中所示。如圖7中所示，外圍電路部分是在與存儲器單元部分的同一半導體襯底SUB的主表面之上形成的電路部分。出于這一原因，以下各項與在存儲器單元部分中那樣形成于外圍電路部分中的半導體襯底SUB的主表面之上多個層間絕緣膜，比如層間絕緣膜IIIl ；以及多個絕緣膜，比如絕緣膜III。形成于半導體襯底SUB的主表面之上的MOS晶體管通過以下各項與電耦合到外部負載的電極焊盤PAD電耦合金屬布線部分M(也就是接觸Ml、塞 M2、M3、M4)，形成為使得它穿透層間絕緣膜IIIl等和絕緣膜IIl等；以及與位線BL同時形成的布線M5。在存儲器單元部分和外圍電路部分中的塞M4是與數(shù)字線DL類似地通過蝕刻層間絕緣膜III6的部分來形成的布線。與位線BL類似地通過蝕刻層間絕緣膜III7的部分來形成外圍電路部分中的布線M5。出于這一原因，希望的是布線M5應當與位線BL類似地讓它的側(cè)壁表面由包層CLADl覆蓋。如圖5至圖7中所示，希望的是接觸Ml、塞M2和塞M3的內(nèi)表面應當由阻擋層BRL 覆蓋；并且塞M4和數(shù)字線DL的內(nèi)表面應當由包層CLADl覆蓋。在圖5至圖7中，位線BL 和布線M5的側(cè)壁表面由包層CLADl覆蓋，并且它們的底表面未由薄膜覆蓋。然而，阻擋層 BRL可以形成于位線BL和布線M5的底表面之上。包層CLAD2形成于圖7中的外圍電路部分中的布線M5的上表面之上而其間有襯墊膜LNF。這一包層CLAD2與圖5和圖6中的位線BL之上的包層CLAD2是同一層并且通過將存儲器單元區(qū)域中的包層CLAD2 —直延伸到外圍電路部分來形成。如上文提到的那樣，包層CLAD(圖5至圖7中的包層CLAD2)(作為第一高導磁率膜)基本上完全覆蓋位線BL上方的存儲器單元部分和外圍電路部分。然而實際上，包層 CLAD2例如在如圖7中所示的、其中布置如電極焊盤PAD之類的布線部分的區(qū)域中不連續(xù)。 也就是說，包層CLAD2未覆蓋的區(qū)域盡管僅為少數(shù)、但是按照需要存在于各處。希望的是圖5至圖7中所示位于位線BL和布線M5上方的包層CLAD2(具體為包括包層CLAD2的高導磁率膜)的厚度W2應當大于以下厚度位于位線BL和布線M5的側(cè)壁表面之上的包層CLADl (具體為包括包層CLADl的高導磁率膜)的厚度Wl。具體而言，希望的是Wl應當例如不少于5nm且不多于IOOnm并且W2應當例如不少于IOnm且不多于lOOnm。更希望的是Wl應當不少于5nm且不多于40nm并且W2應當不少于IOnm且不多于400nm。
位于這一實施例中的半導體器件的最上層中的鈍化膜PASF包括如下層，該層包括如圖7中所示形成為將電極焊盤PAD與其它區(qū)域電隔離的絕緣膜。將給出對上文提到的半導體器件的主要組成元件的材料和尺度的描述。希望的是多個層疊的層間絕緣膜ΙΠ1、ΙΙΙ2等、絕緣膜II1、II2等和鈍化膜PASF應當例如由氮化硅膜(SiN)形成。希望的是如層間絕緣膜IIIl之類的層間絕緣膜應當比如絕緣膜IIl之類的絕緣膜更厚；并且鈍化膜PASF應當比層間絕緣膜更厚。希望的是襯墊膜11^應當由如5115比、51(^、510(和51(^之類的電介質(zhì)(絕緣體)材料形成。將如SiN之類的與SiO2F同的材料用于襯墊膜LNF等使得可以有利于層間絕緣膜III8和襯墊膜LNF與銅布線本體部分CU之間的粘合。布置于圖5至圖7中的磁阻元件TMR上方的包層CLAD2等效于圖2和圖3㈧中的包層CLAD。因此，通過層疊高導磁率膜和金屬薄膜來形成包層CLAD2。這同樣適用于包層 CLAD1。具體而言，如圖8中所示，例如包層CLADl為三層結(jié)構(gòu)并且通過依次層疊作為金屬材料薄膜的阻擋層BRL、高導磁率膜MAG和阻擋層BRL來形成。如圖9中所示，例如包層 CLAD2為兩層結(jié)構(gòu)并且通過層疊阻擋層BRL和高導磁率膜MAG來形成。希望的是非磁鉭薄膜或者通過向其添加氮來獲得的TaN(氮化鉭)應當用于阻擋層BRL。這同樣適用于覆蓋接觸Ml、塞M2和塞M3的內(nèi)表面的阻擋層BRL。希望的是導磁率高而剩磁很低的軟磁材料應當用于高導磁率膜MAG。具體而言，希望的是使用合金或者非晶態(tài)合金Nii^e (鎳鐵)、Nii^eMo、CoNb^ (鈷鈮鋯)、Cc^eNb、CoFeSiB、 CoNbRu, CoNbZrMoCr, CoZrCrMo等。如上文提到的那樣，希望的是位于位線BL上方的包層 CLAD2中的高導磁率膜MAG應當比位線BL側(cè)向上的包層CLADl中的高導磁率膜MAG更厚。其中布置包層的區(qū)域是其中由電流生成的磁場應當被阻擋的區(qū)域。因此即使當僅有單個高導磁率膜MAG而不是圖8或者圖9中所示層疊結(jié)構(gòu)時，仍然可以獲得與在使用具有如圖8和圖9中所示層疊結(jié)構(gòu)的包層的情況下那樣的相同磁場屏蔽效果。通過布置圖8和圖9中所示包層(其中阻擋層BRL例如層疊于(各位線BL的) 銅布線本體部分CU的上表面之上)，可以實現(xiàn)如下效果可以抑制原子在高導磁率膜MAG 與組成銅布線本體部分⑶的銅(Cu)之間相互擴散(圖8和圖9中的箭頭所示)。也就是說，布置阻擋層BRL使得可以抑制比如銅布線本體部分CU或者高導磁率膜MAG的性質(zhì)改變和功能下降這樣的問題。然而，在位線BL之上的包層CLAD2布置于作為絕緣膜的襯墊膜LNF之上。也就是說，原子的相互擴散更少地傾向于出現(xiàn)在銅布線本體部分CU與襯墊膜LNF之上的高導磁率膜MAG之間。出于這一原因，對于位線BL之上的包層，希望的是應當采取以下措施應當使用圖9中所示包層CLAD2 (其中高導磁率膜MAG直接形成于襯墊膜LNF上)而不是包層 CLAD1。在圖8和圖9中，作為例子，示出了與層間絕緣膜III6接觸的包層。上文提到的相互擴散更少地傾向于出現(xiàn)在包括層間絕緣膜的二氧化硅膜與高導磁率膜MAG之間。出于這一原因，即使布置層間絕緣膜和高導磁率膜MAG使得它們相互直接接觸(其間無阻擋層 BRL)，仍然不會出現(xiàn)功能問題。因此可接受以下配置在該配置中，例如在位線BL的側(cè)壁表面之上使用圖9中的包層CLAD2，并且單個高導磁率膜MAG布置于位線BL(襯墊膜LNF)的上表面之上。塞M4形成于圖5和圖7中所示層間絕緣膜II15中。圖8中的包層CLADl和圖9 中的包層CLAD2中的任一個也可以用于塞M4的內(nèi)表面之上的包層。在圖5中的半導體器件中，例如在平面中觀察的下電極LEL的面積大于在平面中觀察的上電極UEL的面積。在平面中觀察的上電極UEL的面積基本上等于例如在平面中觀察的磁阻元件TMR的面積。然而也可接受如下模式，在該模式中，在平面中觀察的上電極 UEL或者下電極LEL的面積并非如上文所述。例如，在平面中觀察的上電極UEL面積可以大于在平面中觀察的磁阻元件TMR面積。在這一例子中，希望的是下電極LEL和上電極UEL應當例如由Ta (鉭)、TaN(氮化鉭)、Ru (釕)和TiN(氮化鈦)形成。下電極LEL和上電極UEL可以是單層、但是也可以通過層疊由上文提到的不同材料形成的多個薄膜來形成。希望的是下電極LEL的厚度(在圖5和圖6中的上下方向上)應當例如不少于 IOnm且不多于lOOnm。更希望的是該厚度應當不少于20nm且不多于60nm(作為例子為 40nm)。希望的是上電極UEL的厚度應當例如不少于30nm且不多于lOOnm。更希望的是該厚度應當不少于40nm且不多于80nm(作為例子為60nm)。將給出對磁阻元件TMR的描述。在圖5和圖6中將磁化固定層MPL描繪為單層。 然而一般而言，將以下結(jié)構(gòu)用于磁化固定層MPL:兩層結(jié)構(gòu)，其中鐵磁層層疊于反鐵磁層之上；四層結(jié)構(gòu)，其中鐵磁層、非磁層和鐵磁層依次層疊于反鐵磁層之上；五層結(jié)構(gòu)；等等。然而層疊的層數(shù)或者層疊的層順序不限于前述。例如當磁化固定層MPL為五層結(jié)構(gòu)時，希望如圖10中所示配置它。也就是說，從下至上依次層疊籽晶層MPLp、反鐵磁層MPLq、鐵磁層MPLr、非磁層MPLs和鐵磁層MPLt。希望的是籽晶層MPLp應當包括由Ta、Ru或者Ni (鎳)和Fe (鐵)的合金形成的金屬膜。備選地，籽晶層MPLp可以是由Ni、狗和Cr (鉻)形成的金屬膜。備選地，可以通過層疊由各種類型的上文提到的合金形成的多個金屬膜來形成籽晶層MPLp。希望的是籽晶層MPLp的總厚度應當不少于0. 5nm且不多于lOnm，并且更希望的是該厚度應當不少于 1. Onm且不多于8. 5nm。希望的是反鐵磁層MPLq應當是由如下各項中的任一項形成的金屬膜Pt(鉬)和 Mn (錳)的合金、Ir (銥)和Mg (錳)的合金以及Ru和Mn的合金。希望的是其厚度不應少于IOnm且不多于30nm，并且更希望的是該厚度不應少于12nm且不多于25nm。希望的是鐵磁層MPLr應當是單種金屬或者包括從Ni、Co (鈷)、Fe和B (硼)中選擇的一種或者多種金屬的合金的膜。備選地，可以通過層疊通過適當組合這些材料而獲得的多個合金層來配置它。希望的是鐵磁層MPLr的總厚度應當不少于1. 2nm且不多于3. Onm, 并且更希望的是該厚度應當不少于1. 5nm且不多于2. 5nm。希望的是非磁層MPLs應當是厚度不少于0. 4nm且不多于1. Onm的由Ru形成的金屬膜。更希望的是非磁層MPLs的厚度應當不少于0. 6nm且不多于0. 9nm。希望的是鐵磁層MPLt應當由與鐵磁層MPLr的材料相同的材料形成。希望布置它的厚度使得它的磁化量基本上等于鐵磁層MPLr的磁化量。希望的是隧道絕緣膜MTL應當是由AlOx (氧化鋁),MgO (氧化鎂)和HfO (氧化鉿) 中的任一種形成的絕緣膜。希望的是它的厚度應當不少于0. 5nm且不多于2. Onm，并且更希望的是該厚度應當不少于0. 6nm且不多于1. 5nm。希望的是磁化自由層MFL應當是由鐵磁層組成的薄膜。具體而言，希望的是它應當是單種金屬或者包括從Ni、C0Je、B和Ru中選擇的一種或者多種金屬的合金的膜。備選地，可以通過層疊由上文提到的不同合金形成的多個薄膜來配置它。希望的是它的總厚度應不少于2. Onm且不多于10nm，并且更希望的是該厚度應當不少于3. Onm且不多于9. Onm0希望的是覆蓋磁阻元件TMR的側(cè)表面的保護層III應當例如由SiN(氮化硅)膜形成。然而，保護層III可以由Si02、A10x或者SiON而不是SiN形成。將給出關于在這一實施例中對半導體器件的修改的描述。這一實施例中的半導體器件的特征在于定位于磁阻元件TMR上方的包層(具體為位線BL)從存儲器單元部分一直延伸到外圍電路部分。在這一半導體器件中，如圖4至圖7中所示，位線BL與磁阻元件 TMR(上電極UEL)可以通過接觸部分CNT2相互電耦合。然而，半導體器件可以例如具有與圖11至圖13中所示半導體器件類似的配置在位線BL的下部(最下表面)與磁阻元件 TMR(上電極UEL)的上部(最上表面)之間不提供接觸部分CMT2 ；并且它們相互直接耦合。圖11至圖13中所示包括MRAM的半導體器件與圖4至圖7中所示半導體器件的不同僅在于上文提到的位線BL與磁阻元件TMR相互耦合的模式。圖11對應于圖4 ；圖12 對應于圖5 ；并且圖13對應于圖6。外圍電路部分的模式與圖7中的模式相同；因此省略其圖解表示。備選地，可以配置半導體器件使得與圖14至圖16中所示半導體器件類似地布置多個所謂的STT(自旋轉(zhuǎn)移力矩)_MRAM。圖14至圖16中所示半導體器件與圖4至圖7中所示半導體器件的不同僅在于未提供數(shù)字線DL，并且位線BL和塞M4的內(nèi)表面與接觸Ml 和塞M2、M3的內(nèi)表面類似地僅由阻擋層BRL覆蓋。例如，圖14至圖16中的STT-MRAM可以設置有如下模式，在該模式中，位線BL與磁阻元件TMR類似于圖11至圖13中的MRAM而相互直接耦合。將給出對具有上文提到的配置的半導體器件的操作原理的描述。首先將給出對多個在圖4至圖7和圖11至圖13中所示MRAM布置于其中的半導體器件的操作原理的描述。選擇所需MOS晶體管，并且接通開關以使電流經(jīng)過所需數(shù)字線DL和位線BL (銅布線本體部分Cu)。然后改變延續(xù)到數(shù)字線DL和位線BL的每個磁阻元件TMR的磁化自由層 MFL的磁化定向。當經(jīng)過數(shù)字線DL和位線BL的電流(或者這些電流所生成的磁場)小于這時磁化定向的反轉(zhuǎn)所需要的電流時，發(fā)生如下情況在關斷電流之后，延續(xù)到數(shù)字線DL或者位線 BL的每個磁阻元件TMR的磁化自由層MFL的磁化定向返回到在傳遞電流之前的狀態(tài)。這意味著電流所生成的磁場小于磁化自由層MFL的磁化定向的反轉(zhuǎn)所需要的磁場。然而當電流大于磁化自由層MFL的磁化定向的反轉(zhuǎn)所需要的電流時，發(fā)生如下情況在關斷電流之后，延續(xù)到數(shù)字線DL或者位線BL的每個磁阻元件TMR的磁化自由層MFL 的磁化定向被反轉(zhuǎn)。這意味著電流所生成的磁場大于磁化自由層MFL的磁化定向的反轉(zhuǎn)所需要的磁場。禾Ij用上文提到的特性，使比各磁化自由層MFL的磁化定向的反轉(zhuǎn)所需要的電流更小的電流(第一電流)經(jīng)過數(shù)字線DL和位線BL中的任一個。在這一狀態(tài)中，使適當電流 (第二電流)經(jīng)過數(shù)字線DL和位線BL中的另一個。
這里引用的適當電流是指為了僅在第一電流和第二電流所經(jīng)過的布線彼此相交的區(qū)域中實現(xiàn)如下效果而需要的電流值第一電流和第二電流所生成的合成磁場變得大于各磁阻元件TMR的磁化自由層MFL的磁化定向的反轉(zhuǎn)所需要的磁場。結(jié)果，磁化自由層MFL的磁化定向僅在位于電流所經(jīng)過的數(shù)字線DL和位線BL彼此相交的區(qū)域中反轉(zhuǎn)。由此改寫數(shù)據(jù)。也就是說，當改寫數(shù)據(jù)時，同時出現(xiàn)對待改寫的磁阻元件TMR的選擇和這一改寫。具體而言，磁化自由層MFL的磁化定向變得與磁化固定層MPL的磁化定向相同；或者磁化自由層MFL的磁化定向變得與磁化固定層MPL的磁化定向相反。磁阻元件TMR的電阻在以下場合之間不同當磁化自由層MFL的磁化定向與磁化固定層MPL的磁化定向相互一致時；以及當磁化自由層MFL的磁化定向與磁化固定層MPL的磁化定向彼此相反時。利用電阻值差異作為與“0”或者“ 1，，對應的信息。當讀取所選磁阻元件TMR中的信息時，接通接合到所選磁阻元件TMR的MOS晶體管。然后施加電壓使得它經(jīng)過MOS晶體管和位線BL。因此，可以檢測所選磁阻元件TMR 的電阻值以讀取存儲于磁阻元件TMR中的電信息。布置例如布置于位線BL上方和側(cè)面之上的包層中的高導磁率膜MAG使得實現(xiàn)如下效果向布置于位線BL正下方的磁阻元件TMR更高效地施加由經(jīng)過位線BL的電流生成的磁場。將給出更具體描述。磁場經(jīng)過高導磁率膜MAG的內(nèi)部。因此，防止這一磁場作用于高導磁率膜MAG以外、也就是附近的磁阻元件TMR。因此，抑制附近的磁阻元件TMR受外部電流所生成的磁場影響。對于布置于各數(shù)字線DL的內(nèi)表面之上的包層CLADl (其中的高導磁率膜MAG)也帶來相同效果。將給出對多個圖14至圖16中所示STT-MRAM布置于其中的半導體器件的操作原理的描述。改寫原理如下。選擇所需MOS晶體管并且接通開關。然后，電流流過定位于上方的金屬布線部分M到接觸部分CNTl到下電極LEL到磁阻元件TMR到上電極UEL到位線BL 的電流路徑。這時當由于從MOS晶體管側(cè)向位線BL側(cè)供應電子而使電流傳遞時發(fā)生如下情況。 僅自旋方向與磁化固定層MPL的磁化定向相同的電子注入到超出隧道絕緣膜MTL的磁化自由層MFL中。磁化固定層MPL反射自旋方向與磁化固定層MPL的磁化定向相反的電子。也就是說，這些電子不能到達磁化自由層MFL的內(nèi)部。因而，磁化自由層MFL的磁化定向變得與磁化固定層MPL的磁化定向相同。同時，當由于從位線BL側(cè)向MOS晶體管側(cè)供應電子而使電流傳遞時發(fā)生如下情況。自旋方向與磁化固定層MPL的磁化定向相同的電子經(jīng)過磁化固定層MPL。磁化固定層 MPL反射自旋方向與磁化固定層MPL的磁化定向相反的電子。也就是說，這些電子在相反方向上遷移并且注入磁化自由層MFL中。結(jié)果，磁化自由層MFL的磁化定向變得與磁化固定層MPL的磁化定向相反。因此，磁阻元件TMR的電阻如在標準MRAM中那樣變化。利用這一電阻值差異作為與“0”或者“1”對應的信息。
對其STT-MRAM被選擇的磁阻元件TMR中的信息進行讀取的原理與圖4至圖7和圖11至圖13中的標準MRAM中的原理相同。也就是說，同樣在STT-MRAM中，流過位線BL的電流如在標準MRAM中那樣按照流過磁化自由層MFL的電流的方向來改變該磁化自由層MFL的磁化狀態(tài)。根據(jù)上述操作原理，在MRAM中和在STT-MRAM中均采取以下措施流過位線BL的電流改變磁化自由層MFL的磁化狀態(tài)；并且利用磁阻元件TMR因這一磁化狀態(tài)改變而產(chǎn)生的電阻差異作為與“0”或者“ 1，，對應的信息。將給出對制造這一實施例中的半導體器件的方法的描述。首先將參照圖17至圖 64給出對制造具有圖4至圖7中所示MRAM的半導體器件的方法的描述。首先進行制備基礎布線的步驟。具體而言，進行制備具有主表面的半導體襯底的步驟以及在這一半導體襯底的主表面之上形成用于形成MRAM和外圍電路的基礎電路的步
馬聚ο圖17至圖23是圖示了從與圖5中相同的方向觀察的其中形成存儲器單元部分中的MRAM的模式的截面圖。在圖17至圖23中所示各步驟，也在外圍電路部分中進行相同處理；因此省略外圍電路部分的圖解表示。如圖17中所示，首先制備具有主表面的半導體襯底SUB。在半導體襯底SUB的主表面之上形成分離絕緣膜SPI。通過分離絕緣膜SPI在半導體襯底SUB的主表面之上形成有源區(qū)域。隨后通過離子注入技術等在有源區(qū)域中注入雜質(zhì)以依次形成阱區(qū)域TOL和溝道區(qū)域CHA。如圖18中所示，通過熱氧化方法在溝道區(qū)域CHA的主表面之上形成柵極絕緣膜 GI。隨后，沉積多晶硅膜等并且對多晶硅膜等進行構(gòu)圖以在柵極絕緣膜GI之上形成柵極電極GE。隨后，如圖19中所示，使用柵極電極GE作為掩膜在有源區(qū)域中注入預定導電類型的雜質(zhì)。另外，在柵極電極GE的側(cè)表面之上形成絕緣膜、比如二氧化硅膜，并且在形成這一絕緣膜之后，再次在有源區(qū)域中注入雜質(zhì)。在第二次注入雜質(zhì)之后，沉積絕緣膜，比如二氧化硅膜和氮化硅膜。干蝕刻沉積的絕緣膜以形成側(cè)壁SW。在形成側(cè)壁SW之后，再次在溝道區(qū)域CHA中注入雜質(zhì)。結(jié)果，形成作為源極或者漏極來工作的雜質(zhì)區(qū)域IPR。如圖20中所示，通過濺射來形成金屬膜，并且隨后進行熱處理。由此在雜質(zhì)區(qū)域 Ira的上表面和柵極電極GE的上表面中形成金屬硅化物膜MF，并且隨后去除不需要的金屬膜。結(jié)果，形成MOS晶體管TR。在形成MOS晶體管TR之后，如圖21中所示，例如形成由二氧化硅膜等形成的層間絕緣膜IIIl使得覆蓋MOS晶體管TR。使形成的層間絕緣膜IIIl經(jīng)受光刻和蝕刻以形成接觸孔。形成這一接觸孔使得它延伸到形成于雜質(zhì)區(qū)域IPR之上的金屬硅化物膜MF。隨后，通過濺射等在接觸孔的內(nèi)表面之上形成阻擋層BRL。在形成阻擋層BRL之后，用鎢等的導電膜TUN填充接觸孔。對這一導電膜TUN進行化學機械拋光(CMP)處理以形成接觸Ml。
希望例如使用CVD方法來填充導電膜TUN。隨后如圖22中所示，在層間絕緣膜 IIIl的上表面之上依次形成絕緣膜IIl和層間絕緣膜1112。在層間絕緣膜III2和絕緣膜 IIl中形成溝槽部分。在形成的溝槽部分中形成阻擋層BRL，并且利用導電膜CU填充這些溝槽部分。平坦化這一導電膜⑶以在層間絕緣膜III2和絕緣膜IIl中形成塞M2和源極布線SCL。希望例如使用鍍覆方法來填充導電膜CU。隨后如圖23中所示，依次形成絕緣膜112和層間絕緣膜1113、1114。隨后，在絕緣膜Π2和層間絕緣膜1113、III4中形成孔，并且在孔的內(nèi)表面之上形成阻擋層BRL。在阻擋層BRL之上填充導電膜⑶，并且平坦化這一導電膜⑶以形成塞M3。關于圖M至圖43中所示以下步驟中的各步驟，并行表示以下截面圖與圖17至圖23類似地圖示了從與圖5中相同的方向觀察的其中在存儲器單元部分中形成MRAM的模式的截面圖；以及圖示了從與圖7中相同的方向觀察的其中形成外圍電路的模式的截面圖。隨后如圖24(存儲器單元部分)中所示，在層間絕緣膜III4的上表面之上依次形成絕緣膜113和層間絕緣膜1115、1116。隨后，形成塞孔PLG，該塞孔PLG作為用于在絕緣膜Π3和層間絕緣膜1115、III6中形成塞M4的孔。另外，在層間絕緣膜III6中形成用于數(shù)字線的溝槽部分DLG。這時，如圖25(外圍電路部分)中所示，也在外圍電路部分中的絕緣膜113和層間絕緣膜1115、III6中形成塞孔PLG0在塞孔PLG中形成包層(例如包層CLAD1)，并且也在用于數(shù)字線的溝槽部分DLG 的內(nèi)表面之上形成類似包層(例如包層CLAD1)。使用圖沈中所示濺射器SPTR來形成這一包層CLADl (阻擋層BRL和高導磁率膜 MAG)。濺射器SPTR布置于室中并且包括制造工藝中的半導體襯底布置于其上表面之上的臺架STG、靶TAR、直流線圈COIL和高頻線圈。從直流線圈COIL和高頻線圈產(chǎn)生的磁力可以調(diào)節(jié)室中的粒子方向性。當形成阻擋層BRL時，向臺架STG施加例如200W至230W左右的交流功率。由此可以提高阻擋層BRL的側(cè)面覆蓋比率。這里引用的側(cè)面覆蓋比率是指與在圖M中所示層間絕緣膜III6的上表面之上形成膜的膜形成速度相關的以下比率在塞孔PLG和用于數(shù)字線的溝槽部分DLG中的側(cè)表面之上形成膜的膜形成速度與這一膜形成速度之比。在形成阻擋層BRL之后，形成高導磁率膜MAG。當形成高導磁率膜MAG時，向上文提到的高頻線圈例如施加2000W左右的功率。向直流線圈COIL施加例如OW至500W左右的功率。在室中的壓強布置為0.2 左右。此外，向靶TAR和臺架STG施加預定功率。當在上文提到的條件之下形成高導磁率膜MAG時實現(xiàn)如下效果使在阻擋層BRL 中的側(cè)表面之上形成膜的膜形成速度高于在阻擋層BRL的底部形成膜的膜形成速度。也就是說，在形成高導磁率膜MAG時所取的側(cè)面覆蓋比率高于在形成阻擋層BRL 時所取的側(cè)面覆蓋比率。在調(diào)節(jié)膜形成速度的同時，形成阻擋層BRL和高導磁率膜MAG。這使得可以例如抑制以下和其它問題這些膜變得過厚，并且在與數(shù)字線等的延伸方向相交的方向上的橫截面積減少。也就是說，可以抑制各數(shù)字線的電阻變得過高。
在如上文提到的那樣形成高導磁率膜MAG之后，在高導磁率膜MAG的上表面之上形成阻擋層BRL。對于用于這一阻擋層BRL的膜形成條件，采用形成上文提到的阻擋層 BRL (形成于形成高導磁率膜MAG之前)的膜形成條件。在形成阻擋層BRL之后，在阻擋層BRL之上填充銅等的導電膜⑶。這一填充的導電膜是用于形成塞M4的銅布線本體部分CU和數(shù)字線DL的銅布線本體部分CU。在填充導電膜之后，如圖27 (存儲器單元部分)中所示，通過CMP方法對層間絕緣膜III6的上表面進行平坦化以形成塞M4和數(shù)字線DL。在形成數(shù)字線DL的同時，可以如圖 28中所示形成外圍電路部分中的塞M4。因此，依次層疊層間絕緣膜1111、絕緣膜III、層間絕緣膜1112、絕緣膜112、層間絕緣膜1113、層間絕緣膜1114、絕緣膜113、層間絕緣膜III5和層間絕緣膜1116。另外，通過依次形成接觸Ml和塞M2、M3、M4來形成金屬布線部分M。隨后如圖29 (存儲器單元部分)和圖30 (外圍電路部分)中所示，在層間絕緣膜 III6的上表面之上形成絕緣膜FII。如圖31中所示，希望的是可以通過進行以下過程來形成絕緣膜FII 在由氮化硅(SiN)膜等形成的絕緣膜FIIl的上表面之上層疊由二氧化硅 (SiO2)膜等形成的絕緣膜FII2。如圖四中所示，在存儲器單元部分中的塞M4之上的絕緣膜FII中形成作為通孔的過孔VIA1。如圖32 (存儲器單元部分)和圖33 (外圍電路部分)中所示，在絕緣膜FII和過孔VIAl的內(nèi)圓周表面之上形成阻擋層BRLa。在這一阻擋層BRLa之上沉積導電膜CLla。隨后如圖34(存儲器單元部分)和圖35(外圍電路部分)中所示，使用絕緣膜FII 作為停止膜通過CMP方法來去除形成于絕緣膜FII之上的阻擋層BRLa和導電膜CLla。結(jié)果，形成包括阻擋層BRL和導電層CLl的接觸部分CNT1。同時，對絕緣膜FII2 的上表面進行平坦化，并且形成包括平坦的絕緣膜FIIl和平坦的絕緣膜FII2的平坦的絕緣膜FII。隨后如圖36 (存儲器單元部分)和圖37(外圍電路部分)中所示，在平坦的絕緣膜 FII (接觸部分CNT1)之上形成導電膜LELa ；并且在導電膜LELa之上依次形成導電膜MPLa、 絕緣膜MTLa、導電膜MFLa和導電膜UELa。導電膜LELa是將作為下電極LEL的層。導電膜 MPLa、絕緣膜MTLa、導電膜MFLa和導電膜UELa是分別將作為磁化固定層MPL、隧道絕緣膜 MTL、磁化自由層MFL和上電極UEL的層。因此希望的是包括上文提到的各層的材料及其厚度應當與待形成的下電極LEL、磁化固定層MPL等的材料及其厚度相同。如圖38(存儲器單元部分)和圖39(外圍電路部分)中所示，對導電膜MPLa、絕緣膜MTLa、導電膜MFLa和導電膜UELa進行構(gòu)圖。由此形成磁阻元件TMR和在這一磁阻元件TMR的上表面之上形成的上電極UEL。在平面中觀察的圖38中所示上電極UEL和下電極 LEL的面積僅為例子。例如，在平面中觀察的上電極UEL的面積可以大于磁阻元件TMR的面積。如圖40(存儲器單元部分)和圖41(外圍電路部分)中所示，在導電膜LELa之上形成由氮化硅膜等形成的絕緣膜Illa，使得以其覆蓋磁阻元件TMR。這一絕緣膜IIIa是將作為保護層III的層。保護層III用來抑制由于以下原因所致的問題(比如磁場泄漏) 具體為包括各磁阻元件TMR的磁化自由層MFL、磁化固定層MPL等的側(cè)表面氧化。希望使用 CVD(化學汽相沉積)方法等來形成絕緣膜Ilia。希望的是絕緣膜IIIa的膜厚度應當不少
23于IOnm且不多于80nm ；并且更希望的是膜厚度應當不少于40nm且不多于70nm。在這一絕緣膜IIIa之上形成抗蝕劑膜，并且為形成下電極LEL，對抗蝕劑膜進行構(gòu)圖以形成抗蝕劑圖案PHR。使用這一抗蝕劑圖案作為掩膜來對絕緣膜IIIa和導電膜LELa 進行構(gòu)圖。如圖42(存儲器單元部分)中所示，由此形成絕緣膜Inb和下電極LEL。這時的外圍電路部分的模式如圖43中所示。關于圖44至圖58中所示以下步驟中的各步驟，并行表示以下三幅視圖與圖17 至圖23類似地圖示了從與圖5中相同的方向觀察的其中形成存儲器單元部分中的MRAM的模式的截面圖；圖示了從與圖6中相同的方向觀察的其中形成存儲器單元部分中的MRAM的模式的截面圖；以及圖示了從與圖7中相同的方向觀察的其中形成外圍電路部分的模式的截面圖。在各附圖中省略位于絕緣膜113之下(半導體襯底SUB側(cè)上)的部分。如圖44和圖45 (存儲器單元部分)中所示，形成包括二氧化硅膜等的層間絕緣膜 1117。形成這一層間絕緣膜III7使得以其覆蓋在圖42中的磁阻元件TMR的絕緣膜Inb之上和周圍的區(qū)域以及同一附圖中的下電極LEL周圍的區(qū)域。對這一層間絕緣膜III7進行化學機械拋光(CMP)處理。然后，在層間絕緣膜III7中形成用于位線的溝槽部分BLG，這些溝槽部分BLG延伸使得它們耦合在圖44中的左右方向上布置的多個磁阻元件TMR。同時， 在平面中觀察與上電極UEL重疊的位置中形成作為通孔的過孔VIA2。在前述處理的同時，如圖46中所示，在外圍電路部分中的層間絕緣膜III7中形成塞孔PLG。形成這一塞孔PLG使得它延伸到平坦的絕緣膜FII的最下面(塞M4的最上表面)°隨后如圖47和圖48 (存儲器單元部分)以及圖49 (外圍電路部分)中所示，在以下內(nèi)表面之上形成與圖M和圖25中相同的包層CLADla 用于位線的溝槽部分BLG和過孔 VIA2的內(nèi)表面以及外圍電路部分中的塞孔PLG的內(nèi)表面。隨后如圖50和圖51 (存儲器單元部分)以及圖52(外圍電路部分)中所示，希望進行以下處理通過蝕刻來去除在圖47至圖49中所示工藝形成的包層CLADla之中的在底部BOTM處形成的部分，以將包層CLADla轉(zhuǎn)變成包層CLADl。隨后，在用于位線的溝槽部分BLG、過孔VIA2和塞孔PLG中填充銅等的導電膜⑶。 然后，對這一導電膜CU進行平坦化以形成位線BL、布線M5和接觸部分CNT2。隨后如圖53和圖M (存儲器單元部分)以及圖55(外圍電路部分)中所示，在位線BL和布線M5之上形成襯墊膜LNFa和包層CLAD2a。該膜和該層是分別將作為襯墊膜LNF 和包層CLAD2的層。希望的是應當通過CVD方法等來形成襯墊膜LNF。另外如圖56和圖57 (存儲器單元部分)以及圖58 (外圍電路部分)中所示，在包層CLADh之上形成層間絕緣膜1118。 隨后，去除在平面中觀察與布線M5重疊的區(qū)域中的層間絕緣膜1118、包層CLADh和襯墊膜 LNFa的部分以暴露布線M5。如上文提到的那樣形成過孔VIA3和過孔VIA4。這時，形成過孔VIA3使得在平面中觀察它的面積大于過孔VIA4的面積。這一點的原因如下由于在包層CLAD2中提供過孔 VIA3，所以需要將包層CLAD2與稍后形成為填充過孔VIA4的電極焊盤PAD相互電絕緣。隨后，形成電極焊盤PAD使得它填充過孔VIA4，并且形成鈍化膜PASF使得它將一個電極焊盤PAD與另一電極焊盤PAD去耦合。因此，形成圖5至圖7中所示這一實施例中的半導體器件。當形成電極焊盤PAD時，希望采取以下過程通過濺射在過孔VIA4的內(nèi)部側(cè)表面之上形成阻擋層BRL;并且然后于此填充鎢等的金屬膜。隨后，在過孔VIA4和層間絕緣膜 III8之上形成鈍化膜PASF ；并且在平面中觀察與過孔VIA4重疊的鈍化膜PASF的區(qū)域中形成用于電極焊盤PAD的溝槽。然后，用鎢等的金屬膜填充溝槽的內(nèi)部以形成電極焊盤PAD。將參照圖59至圖64給出對形成接觸部分CNT2的方法的一種修改的描述。同樣關于這些附圖，與圖44至圖58類似地并行呈現(xiàn)三幅視圖，并且省略位于絕緣膜113之下(半導體襯底sra側(cè)上)的部分。如圖59和圖60(存儲器單元部分)以及圖61(外圍電路部分)中所示，在圖44 至圖46中所示步驟之后進行以下處理僅在過孔VIA2和塞孔PLG的下部(在各截面圖中的寬度減少的區(qū)域)的側(cè)表面之上形成阻擋層BRL ；并且用導電膜CU填充它們的內(nèi)部。另外如圖62和圖63 (存儲器單元部分)以及圖64(外圍電路部分)中所示，進行以下處理在用于位線的溝槽部分BLG的內(nèi)部和塞孔PLG的上部(在各截面圖中的寬度增加的區(qū)域)的側(cè)表面之上形成包層CLADl ；隨后，用導電膜CU填充它們的內(nèi)部，并且對這一導電膜⑶進行平坦化。圖62至圖64與圖50至圖52的不同僅在于接觸部分CNT2的模式， 并且可以進行處理使得獲得這一配置。在圖62至圖64中所示步驟之后，進行與圖53至圖58中所示相同的處理。結(jié)果， 形成僅在接觸部分CNT2的模式上不同的半導體器件。將參照圖65至圖70給出對制造具有圖11至圖13中所示MRAM的半導體器件的方法的描述。同樣關于這些附圖，與圖44至圖58類似地并行呈現(xiàn)三幅視圖，并且省略位于絕緣膜113之下(半導體襯底SUB側(cè)上)的部分。如圖65和圖66 (存儲器單元部分)以及圖67 (外圍電路部分)中所示，在圖42至圖43中所示步驟之后進行以下處理形成層間絕緣膜III7使得它覆蓋在圖42中的磁阻元件TMR的絕緣膜Inb之上和周圍的區(qū)域、在上電極UEL之上的區(qū)域以及在下電極LEL周圍的區(qū)域。隨后，通過CMP工藝來去除上電極UEL之上的絕緣膜Inb和層間絕緣膜III7以形成保護層III。隨后，以與圖44至圖46中所示相同的方式形成用于位線的溝槽部分BLG 和塞孔PLG ；并且以與圖47至圖49中所示相同的方式形成包層CLADla。當形成用于位線的溝槽部分BLG時，希望的是它的底部(最下部)定位于與上電極UEL的最上表面基本上相同的高度。隨后如圖68和圖69 (存儲器單元部分)以及圖70 (外圍電路部分)中所示，如在圖50至圖52中所示步驟那樣進行以下處理在用于位線的溝槽部分BLG和塞孔PLG的內(nèi)表面之上形成包層CLADIa。然后，用導電膜CU填充它們的內(nèi)部，并且對導電膜CU進行平坦化。隨后，進行與上文參照圖53至圖58所述相同的步驟以形成鈍化膜PASF和電極焊盤PAD。因此，形成圖11至圖13中所示這一實施例中的半導體器件。將參照圖71至圖80給出制造具有圖14至圖16中所示STT-MRAM的半導體器件的方法的描述。同樣關于圖71至圖74，與圖M至圖25等類似地并行呈現(xiàn)兩幅視圖，并且關于圖75至圖80，與圖44至圖58類似地并行呈現(xiàn)三幅視圖。在圖75至圖80中，省略位于絕緣膜113之下(半導體襯底SUB上)的部分。
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如圖71 (存儲器單元部分)和圖72 (外圍電路部分)中所示，在圖23中所示步驟之后進行以下處理在層間絕緣膜III4的上表面之上依次形成絕緣膜113和層間絕緣膜 1115、1116。隨后，在絕緣膜113和層間絕緣膜1115、III6中形成塞孔PLG。然而，未形成如圖M中所示那樣用于數(shù)字線的溝槽部分DLG。在存儲器單元部分和外圍電路部分中的塞孔PLG的內(nèi)表面之上形成阻擋層BRL代
替包層。隨后如圖73 (存儲器單元部分)和圖74 (外圍電路部分)中所示，以與圖27和圖 28中所示相同的方式用銅等的導電膜CU填充塞孔PLG的內(nèi)部。然后，通過CMP方法對層間絕緣膜III6的上表面進行平坦化以形成塞M4。隨后如圖75和圖76 (存儲器單元部分)以及圖77 (外圍電路部分)中所示，進行與圖四至圖46中所示相同的處理。另外如圖78和圖79 (存儲器單元部分)以及圖80 (外圍電路部分)中所示，形成阻擋層BRL代替以下包層在圖47至圖49中所示步驟在用于位線的溝槽部分BLG的內(nèi)表面之上形成的包層CLADla。然后，以與圖50至圖52中所示相同的方式用⑶等填充用于位線的溝槽部分BLG的內(nèi)部。圖75至圖80圖示了如下配置，在該配置中以與圖4至圖7中所示相同的方式形成接觸部分CNT2并且位線BL與磁阻元件TMR由此相互耦合。然而備選地，可以形成如下 STT-MRAM,該STT-MRAM被配置成使得位線BL與磁阻元件TMR (上電極UEL)以與圖11至圖 13中所示相同的方式相互直接耦合。隨后，進行與圖53至圖58中所示相同的步驟以形成鈍化膜PASF和電極焊盤PAD。 因此，形成如下半導體器件，該半導體器件具有圖14至圖16中所示實施例中的存儲器單元部分中的STT-MRAM。將給出對這一實施例的操作和使用效果的描述。這里，將描述制造半導體器件的常規(guī)方法。在制造半導體器件的常規(guī)方法中，關于存儲器單元部分，在圖50至圖52中所示步驟之后進行與圖53和圖M中所示相同的處理。在外圍電路部分中，這時不同于圖55中所示處理、如圖81中所示去除包層CLADh。也就是說，除了去除包層CLADh之外，圖81中的處理與圖55中的相同。然后，如圖82中所示進行與圖58中所示相同的形成層間絕緣膜 III8和過孔VIA4的處理。在這一情況下，很可能的是如雜散磁場之類的外部磁場(去往相關半導體器件) 對磁阻元件TMR具有有害影響。在這一實施例中，同時如圖55中所示采取以下措施在圖58中所示步驟形成層間絕緣膜III8和過孔VIA3、VIA4而未從外圍電路部分去除包層CLAD^i。因此，如圖7和圖 16中所示，在這一實施例中的半導體器件的外圍電路部分中實現(xiàn)如下效果在與位線BL同時形成的布線M5的上部布置包括高導磁率膜MAG的包層CLAD2。出于這一原因，很可能的是外部磁場在外圍電路部分中的布線M5的上部一次集中于包層CLAD2中，然后再次離開。因此，當在外圍電路部分中布置包層CLAD2時，與未在外圍電路部分中布置包層 CLAD2的情況不同，可以實現(xiàn)如下效果由于在外圍電路部分中存在包層CLAD2，所以可增強相關半導體器件的磁屏蔽效果。也就是說，可以抑制外部磁場對存儲器單元部分中的磁阻元件TMR的影響。流過存儲器單元部分中的位線BL等的電流所生成的磁場很可能進入布置于外圍電路部分中的布線之上的包層CLAD2。出于這一原因，可以抑制由位線BL中的電流生成的磁場對除了所需磁阻元件TMR之外的磁阻元件TMR的影響。這一影響尤其在存儲器單元部分與外圍電路部分之間的邊界變得明顯。另外，可以使圖6中所示包層CLAD2的(具體為高導磁率膜MAG的)厚度W2大于包層CLADl的厚度W1。如上文提到的那樣，厚度Wl對由包層CLADl包圍的布線如位線BL 的銅布線本體部分CU的截面積具有影響。從防止干擾相鄰布線的觀點來看也不能使覆蓋布線側(cè)壁表面的包層的厚度Wl過厚。當使包層CLAD2的厚度W2更大時，可以增加包層CLAD2的體積。因而，可以進一步增強包層CLAD2的磁屏蔽效果。包層CLAD2的體積取決于在平面中觀察的包層CLAD2的尺寸及其厚度。在這一情況下，更希望增加包層CLAD2的厚度以增加包層CLAD2的體積。這一點的原因如下文所述。 通過增加包層CLAD2的厚度，包層CLAD2布置于具體與磁阻元件TMR相距更遠的區(qū)域中。出于這一原因，強調(diào)向與磁阻元件TMR相距更遠的區(qū)域感應外部額外磁場的效果。在這一實施例中的具體具有圖4至圖7和圖11至圖13中所示MRAM結(jié)構(gòu)的半導體器件中發(fā)生如下情況在僅用阻擋層BRL覆蓋接觸Ml、M2、M3的內(nèi)表面的同時，用包層 CLADl覆蓋塞M4、布線M5、位線BL和數(shù)字線DL的內(nèi)表面。因此，用包層CLADl覆蓋在上下方向上與磁阻元件TMR接近的區(qū)域中形成的塞M4等的內(nèi)表面。這使得可以進一步突出更高效地對磁阻元件TMR施加所需磁場并且阻擋其它磁場的效果。在這一實施例中的半導體器件中，未在數(shù)字線DL的內(nèi)表面的上表面(與磁阻元件 TMR相反的表面)之上布置包層。利用這一配置，可在磁阻元件TMR上集中由流過數(shù)字線 DL的電流生成的磁場。如上文提到的那樣，位于位線BL上方的包層CLAD2(作為第一高導磁率膜)基本上完全覆蓋存儲器單元部分和外圍電路部分。然而實際上，在外圍電路部分中的包層CLAD2 中形成電極焊盤PAD;因此，除了存在于包層中的作為過孔VIA4而去除的區(qū)域之外在平面中觀察的一些區(qū)域中也會去除它。具體而言，希望應當如圖83至圖85中所示去除位線BL之上的包層CLAD2中的高導磁率膜MAG。也就是說，希望的是應當去除高導磁率膜MAG中的一些區(qū)域，使得在外圍電路部分中形成具有以下形狀中的任何形狀的虛圖案DUMMY 基本上矩形形狀(圖83)；基本上方形形狀(圖84)；以及通過在矩形中鉆出多個小方形來獲得的形狀(圖85)。然而，各虛圖案的形狀并不限于這些形狀，并且它可以是包括圓形、橢圓形等的任何形狀。圖83至圖85圖示了其中包括包層CLAD2的高導磁率膜MAG(作為第一高導磁率膜)具有上文提到的虛圖案的模式。然而，包括阻擋層BRL的整個包層CLAD2可以具有與上述相同的虛圖案中的任何虛圖案。在如上文提到的那樣去除包層CLAD2在外圍電路部分中的部分的情況下，可以進一步增強包層CLAD2到例如襯墊膜LNF或者層間絕緣膜III8的粘合。這是因為包層CLAD2 用來緊密粘合到層間絕緣膜III8等的力比襯墊膜LNF緊密粘合到層間絕緣膜III7等的力弱。也就是說，可以通過減少包層CLAD2緊密粘合到層間絕緣膜III8的面積來抑制在包層 CLAD2與層間絕緣膜III8之間的脫離。如圖86或者圖87中所示，可以在未形成布線的區(qū)域中形成作為虛圖案的過孔 VIA5。在外圍電路部分中的包層CLAD2中，除了形成于布線M5正上方的用于形成電極焊盤 PAD的過孔VIA4之外，形成這一過孔VIA5。在這一情況下，過孔帶來與圖83至圖85中的虛圖案DUMMY相同的效果。(第二實施例)這一實施例與第一實施例的不同在于覆蓋存儲器單元部分和外圍電路部分的包層的配置。下文將給出對這一實施例的配置的描述。在第一實施例中，如圖2中所示，半導體器件的存儲器單元部分和外圍電路部分均由(在平面中觀察是連續(xù)的)相同包層CLAD覆蓋。而在第二實施例的半導體器件中，如圖88中所示，作為第一高導磁率膜的包層CLAD的以下包層相互不連續(xù)覆蓋存儲器單元部分的包層CLAD和覆蓋外圍電路部分的包層CLAD。圖88圖示了如圖2中那樣的、其中圖1中的存儲器單元部分和外圍電路部分的上層和下層相互疊加的模式。圖89(A)和圖89(B)更清楚地示出了其中上層和下層相互分離的圖88。圖89(A)圖示了上層而圖89(B)圖示了下層。(這些附圖分別等效于圖3 (A)和圖3⑶。)在第二實施例中，如圖88和圖89(A)中所示，在存儲器單元部分中的包層CLAD與在外圍電路部分中的包層CLAD相互分離。其中未布置包層CLAD的間隙GAP形成于從上方覆蓋存儲器單元部分的包層CLAD與從上方覆蓋外圍電路部分的包層CLAD之間。間隙GAP 的寬度、也就是在存儲器單元部分中的包層CLAD與在外圍電路部分中的包層CLAD之間的最短距離等于或者大于依據(jù)設計規(guī)則的最小尺度。在存儲器單元部分中的包層CLAD與在外圍電路部分中的包層CLAD相互分離而其間有這一間隙GAP。圖89(B)中的配置與圖3(B)中的配置相同。第一實施例中的包層CLAD均勻布置于存儲器單元部分和外圍電路部分的基本上整個表面之上。而在第二實施例的半導體器件中，覆蓋存儲器單元部分的包層CLAD可以基本上完全覆蓋存儲器單元部分。備選地，如圖90中所示，例如它可以僅從位線BL正上方覆蓋布置于存儲器單元部分中的多個磁阻元件TMR。備選地，當包層CLAD僅從位線BL正上方覆蓋它們時，例如可以如圖91中所示采用以下布置在該布置中，無襯墊膜LNF布置于位線 BL正上方，并且位于位線BL正上方的包層CLAD和周圍的襯墊膜LNF在平面中觀察布置成相互平行。這里引用的“在位線BL正上方”是指在位于位線BL上方的區(qū)域的平面中(在半導體襯底SUB相反的一側(cè)上)觀察與位線BL重疊的區(qū)域。然而，該區(qū)域包括不與位線BL 完全重疊但位置接近與位線BL重疊的區(qū)域(與位線BL基本上重疊的區(qū)域)的區(qū)域。
也就是說，包層CLAD (例如包層CLAD2)不形成于除了位于存儲器單元部分中的位線BL正上方的區(qū)域之外的區(qū)域，如間隙GAP中。 這一實施例的配置中的其它方面與第一實施例的配置基本上相同。因此，在圖88 至圖92中，與第一實施例中相同的元件將由相同標號標記，并且將不重復其描述。例如，從與圖5中相同的方向觀察的這一實施例中的器件配置及其與圖7等效的外圍電路圖分別與圖5和圖7相同；因此，省略這些附圖。將給出對制造這一實施例中的半導體器件的方法的描述。在制造上文提到的半導體器件的方法中，在圖53至圖55中所示第一實施例中的步驟之后形成以下圖案這樣的圖案使得包層CLADh基本上覆蓋整個外圍電路部分和在存儲器單元部分中的僅位于位線BL 正上方的區(qū)域。希望的是應當通過光刻和蝕刻來進行這一圖案形成。然后，進行與在圖56至圖58中所示步驟相同的處理。因此，獲得圖92中所示模式。除了襯墊膜LNF之上的包層CLAD2僅布置于位線BL正上方之外，圖92與圖57相同。在進行圖92中的步驟之后獲得的從與圖56和圖58中相同的方向觀察的截面圖分別與圖56和圖58中的截面圖相同；因此，這里省略這些附圖。在圖92中所示制造工藝步驟之后的制造工藝步驟與第一實施例中的相同。將給出對這一實施例的操作和使用效果的描述。如這一實施例中那樣將包層CLAD(包層CLAD2)布置為分離成存儲器單元部分中的包層CLAD和外圍電路部分中的包層CLAD使得可以比第一實施例中進一步增強磁屏蔽效果。這一點的原因如下文所述。外圍電路部分中的包層CLAD2與存儲器單元部分中的包層 CLAD2不連續(xù)。因此，外圍電路部分中的包層CLAD2中的磁場到達存儲器單元部分的可能性低。當包層CLAD2僅布置于例如存儲器單元部分中的位線BL正上方時，可以減少以下的可能性由流過一個磁阻元件TMR之上的位線BL的電流生成的磁場對與該磁阻元件TMR 相鄰的磁阻元件TMR的操作具有影響的可能性。這是因為以下可能性對于一個磁阻元件 TMR的位線BL之上的包層CLAD2中集中的磁場而言為低磁場向與該一個磁阻元件TMR相鄰的磁阻元件TMR泄漏的可能性。根據(jù)這一實施例，如上文提到的那樣，可以比第一實施例中更多地減少磁阻元件 TMR受外部磁場影響的可能性。本發(fā)明的第二實施例與本發(fā)明的第一實施例的不同僅在于上文提到的方面。也就是說，本發(fā)明第二實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明第一實施例的那些方面一致的。至此，已經(jīng)基于圖4至圖7中所示第一實施例中的具有接觸部分CNT2的MRAM來描述第二實施例。然而，第二實施例的特征可以與第一實施例中的其它半導體器件(具有圖11至圖13和圖14至圖16中所示MRAM的半導體器件)組合。另外，結(jié)合第一實施例描述的虛圖案DUMMY等可以用于第二實施例。(第三實施例)這一實施例與第一實施例的不同在于覆蓋存儲器單元部分和外圍電路部分的包層的配置。下文將給出對這一實施例的配置的描述。在第三實施例的半導體器件中，如圖93中所示采取以下措施位線BL和布線M5 上方的包層CLAD (例如包層CLA^)不形成在存儲器單元部分中；并且僅形成在外圍電路部分中。同樣在第三實施例中，包層CLAD可以如第一實施例和第二實施例中那樣布置于存儲器單元部分中。在外圍電路部分中，在半導體襯底的主表面延伸的第一方向上重復地布置以下區(qū)域其中布置包層CLAD的區(qū)域和其中未布置包層CLAD的區(qū)域。關于包層CLAD，具體而言，在作為圖93中的一個方向的左右方向上重復地且交替地布置以下區(qū)域其中布置包層CLAD的區(qū)域和其中未布置包層CLAD的區(qū)域。其中布置包層CLAD的各區(qū)域在與上述一個方向正交的圖93中的上下方向上連續(xù)延伸。其中未布置包層CLAD的各區(qū)域作為間隙GAP與其中布置包層CLAD的區(qū)域類似地在圖93中的上下方向上延伸。關于包層CLAD的布置，它可以在與圖93中的方向正交的方向上、也就是在與圖93 中的方向正交的左右方向上連續(xù)延伸。這同樣適用于間隙GAP。也就是說，在外圍電路部分中，將其中布置包層CLAD的區(qū)域和其中未布置包層 CLAD的區(qū)域二者形成為紙條形狀的L/S。希望的是在相鄰L/S之間的最短距離(各間隙GAP的寬度)應當?shù)扔诨蛘叽笥谠谠O計規(guī)則之下的最小尺度。上文提到的重復布置也包括如下情況，其中不按照恒定間隔布置有包層CLAD的區(qū)域和無包層CLAD的區(qū)域。也就是說，在平面中觀察的一個包層CLAD的寬度和在平面中觀察的一個間隙GAP的寬度可以隨著包層CLAD的不同或者隨著間隙GAP的不同而不同。可以配置半導體器件使得包層CLAD如圖93中所示在基本上整個外圍電路部分中形成L/S。取而代之，可以配置半導體器件使得僅在外圍電路部分中的一些區(qū)域中的包層 CLAD 形成 L/S。圖94和圖95分別圖示了從與圖5和圖6中相同的方向觀察的包括這一實施例中的半導體器件的MRAM。圖97圖示了從與圖7中相同的方向觀察的這一實施例中的半導體器件的外圍電路部分的配置。在圖94至圖97中，在任意位置描繪間隙GAP以示意地說明形成其中未布置包層CLAD2的間隙GAP。圖94和圖95與圖5和圖6的不同僅在于包層CLAD2不布置于位線BL上方。然而如上文提到的那樣，包層CLAD2也可以如圖5和圖6中所示布置于存儲器單元部分中(既在位線BL正上方也在其它區(qū)域中)。備選地，包層CLAD2可以如圖90和圖96中所示僅布置于位線BL正上方。圖97與圖7的不同僅在于其中未形成包層CLAD2的區(qū)域作為間隙GAP也存在于除了其中形成電極焊盤PAD的區(qū)域之外的區(qū)域中。圖97圖示了具有圖95和圖96中所示存儲器單元部分(位線BL)的半導體器件的外圍電路部分。這一實施例的配置中的其它方面與第一實施例的配置中的方面基本上相同。因此，在圖93至圖100中，與第一實施例中相同的元件將用相同標號標記，并且將不重復其描述。將參照圖98至圖100給出對制造這一實施例中的半導體器件的方法的描述。在制造上文提到的半導體器件的方法中，在圖53至圖55中所示第一實施例中的步驟之后進行以下處理例如進行光刻和蝕刻，使得在平面中觀察如圖93中所示對包層 CLAD2a進行構(gòu)圖。然后，進行與在圖56至圖58中所示步驟相同的處理。因此，獲得圖98和圖99 (存儲器單元部分)以及圖100(外圍電路部分)中所示的模式。除了包層CLAD2未布置于襯墊膜LNF之上以外，圖98和圖99分別與圖56和圖57相同。除了襯墊膜LNF之上的包層CLAD2的配置之外，圖100與圖58相同。在圖98至圖100中所示制造工藝步驟之后的制造工藝步驟與第一實施例中的制造工藝步驟相同。將給出對這一實施例的操作和使用效果的描述。這一實施例除了第一實施例中的半導體器件的效果之外還帶來以下效果在這一實施例中，按紙條形狀(L/幻形成外圍電路部分中的布線M5之上的包層 CLAD(包層CLAD》。這使得可以如第二實施例中那樣進一步增強針對存儲器單元部分的防范外部磁場的磁屏蔽效果。在這一實施例中，形成包層CLAD2使得形成L/S。出于這一原因，與以下粘合形成于基本上整個外圍電路部分中(例如第一實施例中的包層CLAD2中)的情況相比，可以增強該粘合包層CLAD2到襯墊膜LNF或者層間絕緣膜III8的粘合。這一點的原因與第一實施例中的虛圖案DUMMY等相同。在這一實施例中，包層CLAD2形成L/S。這例如與如下情況相比減少整個包層 CLAD2的體積，在該情況下形成包層CLAD2使得它如第一實施例中那樣覆蓋基本上整個外圍電路部分。這是因為當增加間隙GAP占用的區(qū)域時，相應減少其中布置包層CLAD2的區(qū)域。然而如上文提到的那樣，可以通過充分增加具體為包層CLAD2的厚度來保證足以實現(xiàn)包層CLAD2的功能的體積。本發(fā)明的第三實施例與本發(fā)明的第一實施例的不同僅在于上文提到的方面，也就是說，本發(fā)明第三實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明第一實施例的那些方面一致的。也就是說，第三實施例的特征可以與第一實施例中的各種類型的半導體器件組合。(第四實施例)這一實施例與第三實施例的不同在于覆蓋外圍電路部分的包層的配置。下文將給出對這一實施例的配置的描述。在第四實施例的半導體器件中，關于外圍電路部分中的(布線M5上方的)包層 CLAD，如圖101中所示采取以下措施不僅在半導體襯底的主表面延伸的第一方向上而且在與第一方向正交的第二方向上重復地布置以下區(qū)域其中布置包層CLAD的區(qū)域和其中未布置包層CLAD的區(qū)域。具體而言，關于包層CLAD采取以下措施在以下兩個方向上重復地且交替地布置其中布置包層CLAD的區(qū)域和其中未布置包層CLAD的區(qū)域作為圖101中的一個方向的左右方向和與該一個方向正交的上下方向。因此，在平面中觀察其中布置包層CLAD的區(qū)域形成網(wǎng)狀。將其中未布置包層CLAD的區(qū)域形成為間隙GAP，這些間隙GAP在平面中觀察是由包層CLAD包圍的矩形區(qū)域。可以配置半導體器件使得包層CLAD如圖101中所示在基本上整個外圍電路部分中形成L/S。取而代之，可以配置半導體器件使得僅在外圍電路部分中的一些區(qū)域中的包層 CLAD 形成 L/S。除了在平面中觀察的包層CLAD(包層CLAD2)的圖案不同于第三實施例中的圖案之外，制造這一實施例中的半導體器件的方法與第三實施例中的相同。也就是說，同樣在這一實施例中，包層CLAD2可以如圖5和圖6中那樣布置于存儲器單元部分中(既在位線BL 正上方也在其它區(qū)域中)。備選地，包層CLAD2可以如圖90和圖91中那樣僅布置于位線 BL正上方。在這一情況下，希望的是以下值應當?shù)扔诨虼笥谝罁?jù)設計規(guī)則的最小尺度圖 101中的各間隙GAP的寬度和在存儲器單元部分中的包層CLAD與在外圍電路部分中的包層 CLAD之間的最短距離。這一實施例的操作和使用效果也與第三實施例的操作和使用效果基本上相同。本發(fā)明的第四實施例與本發(fā)明的第三實施例的不同僅在于上文提到的方面。也就是說，本發(fā)明第四實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明的第三實施例一致的。也就是說，第四實施例的特征可以與第一實施例中的各種類型的半導體器件組合。(第五實施例)這一實施例與第一實施例的不同在于覆蓋存儲器單元部分和外圍電路部分的包層的數(shù)目。下文將給出對這一實施例的配置的描述。在這一實施例的半導體器件中，如圖102中所示，除了定位于位線BL和布線M5上方的作為第一高導磁率膜的包層CLAD (包層CLAM)之外，還布置(層疊)以下膜與第一高導磁率膜有一段距離地放置于第一高導磁率膜上方(與半導體襯底SUB相反的一側(cè)上) 的第二高導磁率膜。圖102圖示了其中以下各項相互疊加的模式圖1中的存儲器單元部分和部分的外圍電路部分(下層)；以及包層CLAD，作為上文提到的第二高導磁率膜，布置于圖1中的存儲器單元部分或者外圍電路部分中的布線上方(上層)。圖103(A)至圖103(C)更清楚地示出了圖102具有相互分離的上層、中層(第一高導磁率膜這一層)和下層。圖103(A)圖示了上層(覆蓋電路的上包層CLAD)而圖103(B) 圖示了中層(覆蓋電路的下包層CLAD)。圖103(C)圖示了由圖103(A)和130(B)中的包層覆蓋的下層(存儲器單元部分和外圍電路部分)。在第五實施例中，如圖102和圖103(A)中所示，包層CLAD布置于位線BL和布線 M5上方的CLAD上方使得它從上方覆蓋基本上整個存儲器單元部分和外圍電路部分。也就是說，作為第二高導磁率膜的包層CLAD(下文稱為“第二包層”)從存儲器單元部分一直延伸到外圍電路部分。如圖103(B)中所示，布置下包層CLAD使得它與第一實施例中的包層類似地基本上覆蓋整個存儲器單元部分和外圍電路部分。下包層CLAD是與第一實施例至第四實施例中的布置于位線BL和布線M5上方的包層CLAD類似的包層CLAD (作為第一高導磁率膜) (下文稱為“第一包層”)。圖104和圖105分別圖示了從與圖5和圖6中相同的方向觀察的包括這一實施例中的半導體器件的MRAM的配置。圖106圖示了從與圖7中相同的方向觀察的這一實施例中的半導體器件的外圍電路部分的配置。圖104、圖105和圖106分別與圖5、圖6和圖7的不同僅在于包層CLAD 1 (第二包層)布置于位線BL上方的包層CLAD2 (第一包層)之上而其間有層間絕緣膜III8 ；并且層間絕緣膜III9布置于包層CLADl之上。圖104至圖106中的例子使用包層CLADl (參照圖8)作為第二包層。然而，配置第二包層使得它在層疊方向(上下方向)上夾入于包括二氧化硅膜等的層間絕緣膜1118、 III9之間。出于這一原因，包括第二包層的高導磁率膜MAG與銅布線本體部分⑶等相互擴散的可能性低。因此，可以使用具有兩層結(jié)構(gòu)或者單層高導磁率膜MAG的包層CLAD2(參照圖9)而不是具有三層結(jié)構(gòu)的包層CLADl作為第二包層。如上文提到的那樣，作為第二包層的包層CLADl覆蓋位線BL上方的基本上整個存儲器單元部分和外圍電路部分。然而實際上，關于第二包層以及第一包層采取以下措施包層CLADl在其中布置如電極焊盤PAD之類的布線部分的區(qū)域中不連續(xù)。也就是說，未覆蓋有包層CLADl的區(qū)域盡管僅為少數(shù)，但是按照需要存在于各處。如圖105中所示，希望的是第二包層(具體為包括第二包層的高導磁率膜)的厚度W3應當與第一包層的厚度W2類似地大于圖105中的厚度Wl。將給出對這一實施例中的半導體器件的一種修改的描述。在這一實施例中，如圖 107(A)至圖107(C)中所示，可以使用第二實施例至第四實施例中的任何實施例中的包層而不是第一實施例中的包層作為第一包層。作為例子，圖107(A)至圖107(C)與圖103(A)至圖103(C)類似地圖示了在使用第二實施例中的包層CLAD作為第一包層的半導體器件中的在平面中觀察的各層。因此，圖 107 (A)與圖103 (A)相同；圖107(B)與圖89(A)相同；并且圖107(C)與圖103(C)相同。作為另一修改，以下模式盡管在附圖中未示出，但是也可接受其中第一包層僅形成于存儲器單元部分中而未形成于外圍電路部分中的模式。同樣在這一情況下，在這一實施例中，作為第二包層的包層CLAD與圖103(A)和圖107(A)類似地形成于整個存儲器單元部分和外圍電路部分中。當?shù)谝话鼘尤缭诹硪恍薷闹心菢觾H形成于存儲器單元部分中時，可以采取以下措施包層CLAD2可以如圖5和圖6中所示布置于存儲器單元部分中(既在位線BL正上方也在其它區(qū)域中)；或者包層CLAD2可以如圖90和圖91中那樣僅布置于位線BL正上方。圖108是圖示了從與圖6中相同的方向觀察的在圖107的修改中的半導體器件的示意截面圖。如圖108中所示，在這一情況下作為第二包層的包層CLADl具有與圖90中所示第二實施例中的在位線BL正上方的包層CLAD2相同的模式。圖107和圖108的修改中的半導體器件在從與圖5中相同的方向觀察的器件配置和圖7中的外圍電路部分方面與圖5和圖7相同；因此，將省略其描述。這一實施例的配置中的其它方面除了前述之外與第一實施例的方面基本上相同。 因此，在圖102至圖114中，與第一實施例中相同的元件將由相同標號標記，并且將不重復其描述。將給出對制造這一實施例中的半導體器件的方法的描述。這里，將參照圖109至圖114描述制造以下半導體器件的方法作為例子在該半導體器件中，第一包層是結(jié)合如圖107(A)至圖108中所示第二實施例描述的包層CLAD2。在進行圖53至圖55中所示第一實施例中的步驟之后，如圖109和圖110(存儲器單元部分)以及圖111(外圍電路部分)中所示進行以下處理在襯墊膜LM^a之上形成包層。于此形成圖111中所示過孔VIA3以獲得包層CLAD2(第一包層)。隨后，在包層CLAD2之上依次形成層間絕緣膜IIISa和包層。在這一包層中形成與第一包層中的過孔類似的過孔VIA3以獲得包層CLADl (第二包層)。
隨后如圖112和圖113(存儲器單元部分)以及圖114(外圍電路部分)中所示， 在圖109至圖111中的包層CLADl之上形成層間絕緣膜1119。隨后，與圖58類似地去除在平面中觀察與布線M5重疊的層間絕緣膜1119、層間絕緣膜III8和襯墊膜LM^a的部分以形成用于暴露布線M5的VIA4。隨后，形成電極焊盤PAD使得填充過孔VIA4。這時，可以如圖114中所示在通過用鎢等填充過孔VIA4的內(nèi)部之后采取以下過程來形成電極焊盤PAD 在層間絕緣膜III9的上側(cè)上的層中將形成電極焊盤PAD的區(qū)域中對鎢等進行構(gòu)圖。備選地，可以通過采取以下過程來形成電極焊盤PAD 在層間絕緣膜III9之上形成鈍化膜PASF ；然后去除鈍化膜PASF的部分(在其中將形成電極焊盤PAD的區(qū)域中)；并且用鎢等的金屬膜填充其中鈍化膜PASF被去除的區(qū)域。通過上文提到的過程來形成圖104、圖106、圖107(A)至圖107(C)和圖108中所
示這一實施例中的半導體器件。將給出對這一實施例的操作和使用效果的描述。當位線BL和布線M5上方的包層如這一實施例中那樣設置有兩層結(jié)構(gòu)時，除了第一實施例中的半導體器件的效果之外還帶來以下效果形成兩個包層。因此例如以下外部磁場受第二包層和第一包層這兩層阻擋沿著圖104至圖106中的上下方向(從第二包層上方)進入存儲器單元部分中的磁阻元件TMR 的外部磁場。這與其中提供單個包層的情況相比增強防范從圖104至圖106中的上下方向進入的磁場的磁屏蔽效果。沿著圖104至圖106中的左右方向進入的外部磁場可以經(jīng)過存儲器單元部分中的位線BL上方的第一包層和第二包層兩者。出于這一原因，增加與通過將第一包層和第二包層的體積相加來獲得的體積等效的包層體積，因此可以增強防范外部磁場的磁屏蔽效果。 因此，可以更可靠地減少外部磁場的影響。從不同觀點來看，這一實施例中的第二包層布置于比第一包層更遠離磁阻元件 TMR的位置。出于這一原因，可以向與磁阻元件TMR相距更遠的位置感應上文提到的外部磁場。因此，可以通過提供第二包層來更可靠地減少外部磁場的影響。當使圖105中的厚度W3和厚度W2大于厚度Wl時獲得的效果與當在第一實施例中使厚度W2大于厚度Wl時獲得的效果基本上相同。然而由于提供兩個包層并且增加包層的總體積，所以可以相應地使更多的磁通量經(jīng)過包層。這增加包層的飽和磁通量密度，因此抑制磁通量向包層外部泄漏。希望的是在平面中觀察的通過去除包層的部分所獲得的標記區(qū)域應當布置于上文提到的第一包層或者第二包層中。標記區(qū)域是指用于在進行光刻時進行對準以在所需位置布置標記的標記形成區(qū)域。希望的是這一標記區(qū)域應當形成于例如外圍電路部分中的布線M5正上方形成的第一包層中。然而，標記區(qū)域可以形成于以下包層中沿著布置于位線BL上方的半導體襯底SUB 的主表面(從位線BL觀察的與半導體襯底SUB相反的一側(cè)上)的任何包層，比如第二包層。希望的是形成于第一包層中的各標記是在平面中觀察具有如矩形或者十字形之類的任意形狀的通過部分地去除第一包層來獲得的區(qū)域。如圖115中所示，例如將假設與銅布線本體部分CU類似地由銅材料等形成的標記MARK形成于層間絕緣膜III7在外圍電路部分中的部分中。標記MARK是形成為與各位線 BL的銅布線本體部分CU相同的層的包括銅薄膜的圖案。圖106中所示襯墊膜LNF和包層CLAD2 (CLAD2a)例如形成于包括這一標記MARK 的層間絕緣膜III7之上。當對包層CLADh進行構(gòu)圖時，上文提到的標記MARK用于光刻技術中的曝光對準。 然而由于不透明包層CLADh形成于標記MARK之上，所以出現(xiàn)標記MARK的可見性問題。為了應對這一點，采取以下措施。如圖116中所示，對用于在與其中形成有標記 MARK的區(qū)域相對的區(qū)域中蝕刻并去除包層CLADh的抗蝕劑圖案PHR進行構(gòu)圖。如圖117 中所示，隨后去除其中形成有標記的區(qū)域(標記區(qū)域MAR)中的包層CLADh以獲得包層 CLAD2。這使得可以減少因存在不透明包層而使標記MARK不可見的可能性。因此，提高在光刻技術中的曝光對準中的可用性。備選地，可以使用以下方法而不是上文提到的方法來保證標記MARK的可見性如圖118(A)中所示，例如各標記MARK的寬度(在圖118(A)中的左右方向上)通常為Iym左右。在這一狀態(tài)中，如在圖115中的情況下那樣，由于存在包層CLADh而難以使標記MARK可見。為了應對這一點，如圖118(B)中所示，將各標記MARK的寬度增加至4 μ m左右，并且例如通過CMP處理將各標記MARK從上表面拋光至某一深度。增加各標記MARK的寬度的原因是為了有助于這一 CMP處理。因此，如圖118(B)中所示，各標記MARK的上表面設置有這樣的形狀使得它向沿著半導體襯底SUB的主表面的方向(向凹入方向)彎曲。襯墊膜LNF和包層CLAD2 (CLAD2a) 形成于其之上。結(jié)果，形成于標記MARK之上的襯墊膜LNF和包層CLAD2(CLAD2a)也設置有與定位于其之下的標記MARK類似的以下形狀這樣的形狀使得它們向沿著半導體襯底SUB 的主表面的方向(向凹入方向)彎曲。如上文提到的那樣，在標記區(qū)域MAR中的襯墊膜LNF和包層CLAD2 (CLAD2a)設置有圖案PATN，該圖案具有彎曲形狀，比如凹入形狀。因此，可以容易地使標記區(qū)域MAR中的圖案PATN可見。本發(fā)明的第五實施例與本發(fā)明的第一實施例的不同僅在于上文提到的方面。也就是說，本發(fā)明第五實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明第一實施例的那些方面一致的。將給出更具體描述。已經(jīng)使用圖4至圖7中所示第一實施例中的具有接觸部分 CNT2的MRAM來描述第五實施例。然而，第五實施例的特征可以與第一實施例中的其它半導體器件(具有圖11至圖13和圖14至圖16中所示MRAM的半導體器件)組合。另外，結(jié)合第一實施例描述的虛圖案DUMMY等可以用于第五實施例。(第六實施例)這一實施例與第五實施例的不同在于第二包層的配置。下文將給出對這一實施例的配置的描述。在第六實施例的半導體器件中，配置第五實施例中的第二高導磁率膜使得以下區(qū)域重復地布置于半導體襯底的主表面延伸的第一方向上其中布置第二高導磁率膜的區(qū)域和其中未布置第二高導磁率膜的區(qū)域。將給出更具體描述。在第六實施例的半導體器件中，如圖119中所示，在平面中觀察第二包層(包層CLAD)按照紙條形狀形成為L/S。這例如類似于第三實施例中的位線BL 和布線M5上方的包層CLAD (參照圖93)。然而關于第三實施例中的包層CLAD (包層CLAD2)，紙條形狀的L/S僅布置于外圍電路部分中而未布置于存儲器單元部分中。同時，這一實施例中的第二包層也可以如外圍電路部分中那樣形成于存儲器單元部分中。這一點的原因如下文所述。第二包層布置于比第一包層更遠離磁阻元件TMR的位置；因此，第二包層存在/未存在于存儲器單元部分中的影響相對小。然而同樣在這一實施例中，L/S形式的第二包層可以與第三實施例中的包層 CLAD類似地僅布置于外圍電路部分中。圖120㈧至圖120(C)更清楚地示出了圖119具有相互分離的上層、中層(第一高磁導率膜這一層)和下層。圖120(A)圖示了如上文提到的具有L/S形式的第二包層。作為例子，圖120(B)中的中層使用第二實施例中的包層作為第一包層。在圖120(B)中的例子中，第一包層可以如圖5和圖6中那樣布置于存儲器單元部分中(既在位線BL正上方也在其它區(qū)域中)。備選地，第一包層可以如圖90和圖91中那樣僅布置于位線BL正上方。圖121和圖122分別圖示了從與圖5和圖6中相同的方向觀察的包括圖120 00 至圖120(C)中所示這一實施例中的半導體器件的MRAM的配置。圖123圖示了從與圖7中相同的方向觀察的圖120㈧至圖120(C)中所示這一實施例中的半導體器件的外圍電路部分的配置。在圖121至圖123中，在任意位置描繪間隙GAP以示意地說明形成其中未布置第二包層的間隙GAP。作為對這一實施例中的半導體器件的一種修改，例如可以如圖IM(A)中所示采取以下措施第二包層CLAD既在外圍電路部分中也在存儲器單元部分中具有與圖120(A) 中相同的L/S形式；并且布置第二包層CLAD使得覆蓋整個存儲器單元部分。這時，第一包層可以如圖124(B)中所示與圖120(B)中的包層相同(與圖89㈧中的第二實施例中的包層相同)。備選地，第一包層可以僅布置于存儲器單元部分中。對于如何在圖124(B)中所示存儲器單元部分中布置第一包層，圖5和圖6中的配置以及圖90和圖91中的配置都是可能的。另外，圖125(A)至圖125(C)中所示的圖120(A)中所示第二包層與圖103(B)中所示第一包層(完全如第一實施例中那樣布置)的組合也是可能的。這一實施例的配置的其它方面與第五實施例的那些方面基本上相同。因此，在圖 119至圖1 中，與第五實施例中相同的元件將由相同標號標記，并且將不重復其描述。將給出對制造這一實施例中的半導體器件的方法的描述。這里，將描述制造以下半導體器件的方法作為例子其中如圖120(A)至圖123中所示第一包層是結(jié)合第二實施例描述的包層CLAD2的半導體器件。在制造圖120㈧至圖123中的半導體器件的方法中，如圖1 和圖127(存儲器單元部分)以及圖128(外圍電路部分)中所示進行以下處理除了過孔VIA3之外，在圖109 至圖111中所示用于半導體器件的制造工藝步驟形成的第二包層(包層CLAD1)中形成間隙GAP。這一制造方法與制造第五實施例中的半導體器件的方法的不同僅在于這一點。
將給出對這一實施例的操作和使用效果的描述。這一實施例的半導體器件除了第五實施例中的半導體器件的效果之外還帶來以下效果在這一實施例中，按照紙條形狀(L/幻形成第二包層CLAD(包層CLAD1)。這使得可以與其中按照紙條形狀形成包層CLAD2的第三實施例類似地進一步增強存儲器單元部分的防范外部磁場的磁屏蔽效果。此外，可以進一步增強第二包層到層間絕緣膜III8或者層間絕緣膜III9的粘合。本發(fā)明的第六實施例與本發(fā)明的第五實施例的不同僅在于上文提到的方面。也就是說，本發(fā)明第六實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明的第五實施例一致的。換而言之，具有上文提到的各配置的半導體器件及其特征可以與這一實施例組合。(第七實施例)這一實施例與第六實施例的不同在于第二包層的配置。下文將給出對這一實施例的配置的描述。在第七實施例的半導體器件中，關于第六實施例中的第二高導磁率膜采取以下措施不僅在半導體襯底的主表面延伸的第一方向上而且在與第一方向正交的第二方向上重復地布置以下區(qū)域其中布置包層CLAD的區(qū)域和其中未布置包層CLAD的區(qū)域。具體而言，如圖129中所示，在第七實施例的半導體器件中采取以下措施第二包層(包層CLAD)例如與第四實施例中的位線BL和布線M5上方的包層CLAD(參照圖101) 類似地在平面中觀察形成網(wǎng)狀。第四實施例中的包層CLAD(包層CLAD2)僅布置于外圍電路部分中而未布置于存儲器單元部分中。同時，這一實施例中的第二包層也可以如外圍電路部分中那樣形成于存儲器單元部分中。然而，這一實施例中的網(wǎng)狀的第二包層可以與第四實施例中的包層CLAD 類似地僅布置于外圍電路部分中。圖130㈧至圖130(C)更清楚地示出了圖1 具有相互分離的上層、中層(第一高導磁率膜這一層)和下層。作為例子，圖130(B)中的中層使用第二實施例中的包層作為第一包層?？梢匀鐖D130(B)中所示既在存儲器單元部分中也在外圍電路部分中布置第一包層CLAD。備選地，第一包層例如可以僅布置于存儲器單元部分之上。在圖130(B)中的例子中，第一包層可如圖5和圖6中那樣布置于存儲器單元部分中(既在位線BL正上方也在其它區(qū)域中)。備選地，第一包層可以如圖90和圖91中那樣僅布置于位線BL正上方。另外，也可以與圖IM㈧中的例子類似地在這一實施例中采取以下措施第二包層CLAD布置于整個存儲器單元部分中，并且圖130(A)中所示網(wǎng)狀的第二包層布置于外圍電路部分中。除了在平面中觀察的第二包層的圖案不同于第六實施例中的圖案之外，制造這一實施例中的半導體器件的方法與第六實施例中的方法相同。這一實施例的操作和使用效果也與第六實施例的操作和使用效果基本上相同。本發(fā)明的第七實施例與本發(fā)明的第六實施例的不同僅在于上文提到的方面。也就是說，本發(fā)明第七實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明的第六實施例一致的。換而言之，具有上文提到的各配置的半導體器件及其特征可以與這一實施例組合。(第八實施例)這一實施例與第一實施例和第五實施例的不同在于覆蓋存儲器單元部分和外圍電路部分的包層的數(shù)目。下文將給出對這一實施例的配置的描述。在第八實施例的半導體器件中，在第二高導磁率膜上方與第二高導磁率膜有一段距離地附加布置(層疊)以下膜與第一高導磁率膜和第二高導磁率膜不同的高導磁率膜 (在這一情況下為第三高導磁率膜)。圖131(A)至圖131(D)與圖3(A)和圖3(B)以及圖103 (A)至圖103(B)類似地圖示了這一實施例中的半導體器件具有在逐層基礎上分離的各高導磁率膜。將給出更具體描述。圖131(A)圖示了在覆蓋電路的包層CLAD的最上級(與半導體襯底SUB相反的一側(cè)上)布置的第三高導磁率膜(下文稱為“第三包層”)。圖131(B)圖示了如第五實施例至第七實施例中那樣作為第二高導磁率膜的包層CLAD。圖131(C)圖示了如第五實施例至第七實施例中那樣作為第一高導磁率膜的包層CLAD。圖131(D)圖示了由圖131(A)、131(B) 和131 (C)中的包層覆蓋的下層(存儲器單元部分和外圍電路部分)。在圖131(A)至圖131(C)中，第一包層、第二包層和第三包層分別(完全)布置于存儲器單元部分中和外圍電路部分中。然而，例如第一包層可以僅布置于存儲器單元部分中。在這一情況下，對于第一包層如何布置于存儲器單元部分中，它可以如圖5和圖6中所示完全布置或者可以如圖90和圖91中所示僅布置于位線BL正上方。布置第二包層或者第三包層的方式并不限于圖131 (A)至圖131⑶中所示模式。 可以選擇上文結(jié)合上述實施例描述的布置包層的任何方式。圖132和圖133分別圖示了從與圖5和圖6中相同的方向觀察的包括圖131(A) 至圖131(D)中所示這一實施例中的半導體器件的MRAM的配置。圖134圖示了從與圖7中相同的方向觀察的圖131(A)至圖131(D)中所示這一實施例中的半導體器件的外圍電路部分的配置。關于圖131(A)至圖134中所示的半導體器件，第一包層與第一實施例中的包層 CLAD2相同；并且第二包層和第三包層與第五實施例中的包層CLADl相同。也就是說，形成所有這些包層使得覆蓋基本上整個存儲器單元部分和外圍電路部分。然而，可以通過適當組合上文提到的實施例中的包層來獲得這些包層。圖131(A)至圖134示出了其中層疊三個包層的三層配置的半導體器件。取而代之，可以配置半導體器件使得層疊四個或者更多包層。第三包層夾入于層間絕緣膜III9與層間絕緣膜IIIlO之間。它可以與夾入于層間絕緣膜III8與層間絕緣膜III9之間的第二包層類似地配置。因此，具有三層結(jié)構(gòu)的包層CLADl與第二包層類似地用于第三包層。然而取而代之，具有兩層結(jié)構(gòu)或者單層高導磁率膜MAG的包層CLAD2可以用于第三包層。同樣關于第三包層，如圖133中所示，希望的是它的厚度W4應當與第一包層的厚度W2和第二包層的厚度W3類似地大于厚度Wl。這一實施例中的半導體器件的操作和使用效果基本上等效于通過使第五實施例中的半導體器件的操作和使用效果更明顯來獲得的操作和使用效果。將給出更具體描述。 當位線BL和布線M5之上的包層的數(shù)目從二增加至三時，包層的總體積增加。因此，可以更可靠地減少外部磁場的影響。具體而言，第三包層布置于比第一包層和第二包層更遠離磁阻元件TMR的位置。 出于這一原因，可以通過提供第三包層來進一步增強向遠離磁阻元件TMR的地點感應外部磁場的效果。本發(fā)明的第八實施例與本發(fā)明的第一實施例和第五實施例的不同僅在于上文提到的方面。也就是說，本發(fā)明第八實施例的上文尚未描述的所有方面(包括配置、條件、過程、效果等)是與根據(jù)本發(fā)明的第一實施例和第五實施例一致的。換而言之，具有上文提到的各配置的半導體器件及其特征可以與這一實施例組合。(第九實施例)在上述第一實施例至第八實施例中的各半導體器件中，形成帶來磁屏蔽效果的高導磁率膜(包層)如下通過比如濺射這樣的技術將它們配置為在包括半導體器件的層疊結(jié)構(gòu)中包括的一個薄膜。半導體器件可以設置有這樣的結(jié)構(gòu)，即除了在用于半導體器件本身的工藝處形成的高導磁率膜(包層)之外疊加以下結(jié)構(gòu)預先制備的并且由與高導磁率膜的材料相同的材料形成的結(jié)構(gòu)。從成品半導體器件(包括多個元件如MRAM的半導體芯片)外部疊加這一結(jié)構(gòu)。通過從半導體芯片外部疊加由與高導磁率膜的材料相同的材料形成的結(jié)構(gòu)來獲得的結(jié)構(gòu)在這里將稱為半導體器件組件。在這一實施例的半導體器件組件中，如圖135和圖136中所示，粘附由與上文提到的高導磁率膜MAG的材料相同的材料形成的平板狀高導磁率材料MAG。平板狀高導磁率材料MAG粘附到以下半導體襯底SUB上方(上主表面之上)和下方(下主表面之上)第一實施例至第八實施例中的任何實施例中的半導體器件(半導體芯片SCC)形成于其中的半導體襯底SUB。希望的是在圖136中的上下方向上的高導磁率材料MAG的厚度應當大于上文提到的包層CLAD(第一包層、第二包層等)的厚度。具體而言，希望的是高導磁率材料MAG的厚度應當不少于10 μ m且不多于500 μ m ；并且更希望的是該厚度應當不少于50 μ m且不多于 200 μ m。希望的是應當使用通過將由這樣的高導磁率材料MAG形成的襯底切割成所需尺寸來獲得的材料作為鍵合到半導體芯片SCC的高導磁率材料MAG。例如通過在完成半導體器件(半導體芯片SCC)之后的組裝步驟用膏粘附高導磁率材料MAG來將它粘附到半導體芯片SCC的上主表面和下主表面。高導磁率材料MAG由此與半導體芯片SCC集成。將其上方布置有高導磁率材料MAG的半導體芯片SCC放置在裸片焊盤DIE之上并且然后對其進行使用。裸片焊盤DIE是用于將半導體芯片SCC固定在所需位置的構(gòu)件。裸片焊盤DIE工作用以高效地輻射由半導體芯片SCC產(chǎn)生的熱。出于這一原因，希望的是裸片焊盤DIE應當由如銅(Cu)之類的導熱率高的材料形成。為了在裸片焊盤DIE之上放置其上方布置有高導磁率材料MAG的半導體芯片SCC， 希望使用由環(huán)氧樹脂或者如銀(Ag)之類的導電材料組成的粘合劑。在圖135和圖136中，在半導體芯片SCC的上側(cè)上的高導磁率材料MAG在平面中觀察在面積上與半導體芯片SCC的上側(cè)基本上相同。也就是說，這一高導磁率材料MAG布置成使得覆蓋半導體芯片SCC的基本上整個存儲器單元部分和外圍電路部分。同時，在半導體芯片SCC的下側(cè)上的高導磁率材料MAG在平面中觀察在面積上略大于半導體芯片see。這是因為在平面中觀察的裸片焊盤DIE的面積大于半導體芯片的面積。因此，也可以使半導體芯片SCC的下側(cè)上的高導磁率材料MAG在平面中觀察在面積上與半導體芯片SCC相同。將給出對上文提到的半導體器件組件的操作和使用效果的描述。半導體器件組件除了第一實施例至第八實施例中的半導體器件的效果之外還帶來以下效果半導體器件組件的高導磁率材料MAG具有與上文提到的高導磁率膜(包層)的磁屏蔽效果相同的磁屏蔽效果。因此，可以通過將外部高導磁率材料MAG鍵合到半導體器件 (半導體芯片SCC)來實現(xiàn)如下效果與單個地存在包層的情況相比可以進一步增強磁屏蔽效果。一般而言，高導磁率材料MAG在厚度上大于高導磁率膜MAG。出于這一原因，高導磁率材料MAG —般在體積上大于高導磁率膜MAG。提供厚的高導磁率材料MAG使得可以進一步增強向與半導體器件組件中的磁阻元件TMR更向上遠離的區(qū)域感應外部磁場的效果。 也就是說，可以進一步增強高導磁率材料MAG帶來的磁屏蔽效果。與高導磁率膜MAG不同，高導磁率材料MAG不通過濺射來形成。出于這一原因，高導磁率材料MAG在機械強度上高于作為薄膜的高導磁率膜MAG。因此，可以通過提供高導磁率材料MAG來進一步使磁屏蔽效果穩(wěn)定。裸片焊盤DIE可以具有依賴于組成裸片焊盤DIE的材料的磁屏蔽效果。在這一情況下，可以進一步增強半導體器件組件的磁屏蔽效果。將給出如何密封上文提到的半導體器件組件的描述。希望的是應當使用密封于封裝等中的半導體器件組件。這使得可以抑制比如并入于形成的半導體器件(半導體芯片)中的精細電路由于如粒子和潮氣之類的雜質(zhì)的影響而出故障這樣的問題。另外，可以抑制比如電路在光的影響之下異常操作這樣的問題?？赡艿姆庋b配置包括圖137中所示的SOP(小外形封裝)和圖138中所示的 BGA(球柵陣列封裝)。圖137和圖138圖示了從圖135的左側(cè)上的箭頭方向觀察的半導體器件組件。圖137中所示例如由環(huán)氧樹脂形成的封裝SOP設置有引線框FRAME。引線框FRAME 是用來將半導體芯片SCC與外部板等的布線耦合的布線。引線框FRAME包括例如鐵-鎳 (Fe-Ni)合金、銅等的金屬板。引線框FRAME和半導體芯片SCC通過例如由鋁(Al)或者金(Au)組成的鍵合布線 WIRE相互耦合。布置于封裝SOP內(nèi)部的各構(gòu)件用密封樹脂RESIN密封。同時，圖138中所示例如由環(huán)氧樹脂形成的封裝BGA包括布置于其之下(裸片焊盤DIE側(cè)上)的封裝襯底PSUB、端子部分EE、接合部分CON和焊料球BALL。端子部分EE布置于封裝襯底PSUB的上主表面之上。焊料球BALL布置于封裝襯底PSUB之下并且用于與封裝SOP的引線框FRAME類似地與外部板等耦合。多個接合部分CON布置于封裝襯底PSUB的下主表面之上，使得在平面中觀察它們并置。接合部分CON將端子部分EE與焊料球BALL相互電耦合。半導體芯片SCC和端子部分EE通過鍵合布線WIRING相互電耦合。其上方放置有半導體器件組件的裸片焊盤PE固定于封裝襯底PSUB的上主表面之上。同樣對于這一固定，希望使用由環(huán)氧樹脂或者導電材料如銀(Ag)組成的粘合劑。布置于封裝BGA內(nèi)部的各構(gòu)件用密封樹脂RESIN密封?？梢匀缟衔奶岬降陌雽w器件組件中那樣布置高導磁率材料MAG。備選地，可以如下文所述布置它們。下文將給出對這一實施例的各種修改的描述。如圖139和圖140中所示，在對這一實施例中的一種修改的半導體器件中采取以下措施在沿著半導體襯底的主表面的方向上布置于半導體芯片SCC上方的第一高導磁率材料(高導磁率材料MAG)的面積(在平面中觀察)小于以下面積在沿著半導體襯底的主表面的方向上布置于半導體芯片SCC之下的第二高導磁率材料(高導磁率材料MAG)的面積。將給出更具體描述。例如，布置第一高導磁率材料MAG使得從上方僅覆蓋基本上整個存儲器單元部分(單元區(qū)域CELL)。如圖139和圖140中所示，外圍電路部分、具體為它與存儲器單元部分接近的區(qū)域也可以由第一高導磁率材料MAG覆蓋。在圖139中，存儲器單元部分中的各單元區(qū)域CELL在平面中觀察為矩形形狀；然而，它可以具有任何形狀，比如圓形或者橢圓形。因而，例如第一高導磁率材料MAG在平面中觀察也可以具有任何形狀。圖139和圖140中的半導體器件組件如何密封于圖137和圖138中的相應封裝中如圖141和圖142中所示。圖141和圖142也示出了從圖139中的箭頭方向觀察的半導體器件組件。這一修改的配置中的其它方面與圖135至圖138中的半導體器件組件的那些方面基本上相同。因此，在圖139至圖142中，與圖135至圖138中相同的元件將由相同標號標記，并且將不重復其描述。將給出對圖139至圖142中的半導體器件組件的操作和使用效果的描述。圖139 至圖142中的半導體器件組件除了圖135至圖138中的半導體器件組件的效果之外還帶來以下效果第一高導磁率材料MAG僅布置于存儲器單元部分(單元區(qū)域CELL)上方。因此， 與第二實施例和第三實施例中的包層CLAD類似地在存儲器單元部分與外圍電路部分之間分離高導磁率材料MAG。因此，可以進一步增強針對存儲器單元部分的防范由流過外圍電路部分中的布線的電流生成的磁場的磁屏蔽效果。另外，在平面中觀察的存儲器單元部分或者各單元區(qū)域CELL的形狀可以從矩形例如改變成接近方形的矩形或者圓形。在這一情況下，第一高導磁率材料MAG的形狀也變成縱橫比小于長方形的形狀，例如接近方形的矩形或者圓形。因此，在平面中觀察的不必要長的區(qū)域未存在于第一高導磁率材料MAG中。出于這一原因，可減少第一高導磁率材料MAG 從沿著長區(qū)域的外圍電路部分等吸收額外磁通量的可能性。也就是說，可以通過改變在平面中觀察的第一高導磁率材料MAG的形狀來進一步增強第一高導磁率材料MAG的磁屏蔽效果。另外，對半導體器件組件的以下修改是可能的。如圖143和圖144中所示，在對這一實施例中的半導體器件組件的另一修改中采取以下措施半導體器件的多個存儲器單元部分在沿著半導體襯底的主表面的方向上按照間隔并置(在平面中觀察)。在上文提到的各實施例和對第九實施例的各修改中，多個單元區(qū)域CELL在平面中觀察接連形成一個存儲器單元部分。同時在這一修改中，多個單元區(qū)域CELL在平面中觀察相互分離，并且也相應地劃分存儲器單元部分。同樣在圖143至圖144中的例子中，如圖139至圖142中的例子那樣，布置第一高導磁率材料MAG使得它從上方僅覆蓋存儲器單元部分。因此，也劃分第一高導磁率材料 MAG,使得多個第一高導磁率材料MAG在平面中觀察與單元區(qū)域CELL類似地并置。圖143和圖144中的半導體器件組件如何密封于圖137和圖138中的相應封裝中如圖145和圖146中所示。關于如何布置劃分的存儲器單元部分，除了圖143和圖144中所示布置之外，例如圖147和圖148中所示布置也是可能的。這一修改的配置中的其它方面與圖135至圖138中的半導體器件組件的方面基本上相同。因此，在圖143至圖148中，與圖135至圖138中相同的元件將由相同標號標記， 并且將不重復其描述。將給出對圖143至圖148中的半導體器件的操作和使用效果的描述。圖143至圖 148中的半導體器件組件除了圖139至圖142中所示對這一實施例的一種修改中的半導體器件組件的效果之外還帶來以下效果當劃分存儲器單元部分使得多個單元區(qū)域CELL如這些修改中那樣在平面中觀察布置于相互有一段距離的區(qū)域中時實現(xiàn)如下效果抑制將對多個單元區(qū)域CELL中的一個單元區(qū)域CELL施加的磁場對形成于不同單元區(qū)域CELL中的磁阻元件TMR如MRAM的影響。也就是說，可以與例如第二實施例中由于包層CLAD2僅形成于位線BL正上方所致的磁屏蔽效果類似地實現(xiàn)如下效果可以進一步增強第一高導磁率材料MAG在存儲器單元部分之間防范外部磁場的磁屏蔽效果。從不同觀點來看，在平面中觀察夾入于多個單元區(qū)域CELL(存儲器單元區(qū)域)之間的區(qū)域是其中未布置比如MRAM這樣的元件的區(qū)域。也就是說，在這些區(qū)域中，例如即使泄漏的外部磁場流入，仍然不會出現(xiàn)在各磁阻元件TMR的操作方面的問題。也就是說，可以通過有意地形成如下區(qū)域來更可靠地抑制外部磁場向存儲器單元部分的流入，在平面中觀察，在該區(qū)域中，在盡可能窄的各范圍中可允許外部磁場的流入。在圖135至圖148中所示上文提到的半導體器件組件中，例如可以省略提供如圖 136中的截面圖中所示這樣低的高導磁率膜MAG。例如，對半導體器件組件的以下修改是可能的。如圖149和圖150中所示，在對這一實施例中的半導體器件組件的又一修改中采取以下措施第一高導磁率材料MAG和第二高導磁率材料MAG通過布置于半導體器件的外區(qū)域中的第三高導磁率材料MAG相互耦合。這里引用的半導體器件的外區(qū)域是指在平面中觀察的半導體襯底的外區(qū)域(外邊緣部分)。也就是說，如圖149和圖150中所示，除了以下高導磁率材料MAG之外還布置第三高導磁率材料MAG 從上方覆蓋半導體芯片SCC的上主表面的第一高導磁率材料MAG ； 以及從下方覆蓋半導體芯片SCC的下主表面的第二高導磁率材料MAG。第三高導磁率材料 MAG在半導體器芯片SCC的厚度方向(圖150中的上下方向)上延伸。它被布置成將第一高導磁率材料MAG與第二高導磁率材料MAG相互耦合。布置第三高導磁率材料MAG使得它與第一高導磁率材料MAG和第二高導磁率材料MAG均相交。布置第一高導磁率材料MAG、第二高導磁率材料MAG和第三高導磁率材料MAG 使得它們覆蓋半導體芯片SCC、具體為半導體芯片SCC位于圖149的左側(cè)上的區(qū)域。布置第一高導磁率材料MAG使得從上方基本上僅覆蓋存儲器單元部分。圖149和圖150中所示半導體器件組件如何密封于圖137和圖138中的相應封裝中如圖151和圖152中所示。這一修改的配置中的其它方面與圖135至圖138中的半導體器件組件的那些方面基本上相同。因此，在圖149至圖152中，與圖135至圖138中相同的元件將由相同標號標記，并且將不重復其描述。將給出對圖149至圖152中的半導體器件組件的操作和使用效果的描述。在圖 149至圖152中所示半導體器件組件中，布置高導磁率材料MAG使得從兩個方向包圍存儲器單元部分沿著半導體芯片SCC的主表面的方向和半導體芯片SCC的厚度方向。出于這一原因，與其中高導磁率材料MAG僅布置于半導體芯片SCC的主表面之上的情況相比可進一步增強防范外部磁場的磁屏蔽效果。至此，已經(jīng)給出對第九實施例的各種修改的描述。然而，可以適當組合這里描述的多個修改。對第九實施例的各種修改的組合可以與第一實施例至第八實施例中的各種半導體器件中的任何半導體器件適當組合。這里公開的實施例在每個方面上都僅為例子，并且它們不應被視為限制性的。本發(fā)明的范圍由權利要求表明而不是由上文描述表明。本意在于在本發(fā)明中包括含義和范圍與權利要求等同的所有修改。本發(fā)明可以尤其有利地應用于包括存儲元件如MRAM的半導體器件和使用這一半導體器件的組件。
權利要求
1.一種半導體器件，包括半導體襯底；切換元件，形成于所述半導體襯底的主表面之上；層間絕緣膜，形成為覆蓋所述切換元件；平板狀引出布線，形成于所述層間絕緣膜之上；耦合布線，將所述引出布線與所述切換元件相互耦合；磁阻元件，包括磁化定向可變的磁化自由層，并且形成于所述引出布線之上；以及布線，定位于所述磁阻元件上方、向沿著所述主表面的方向延伸，并且能夠改變所述磁化自由層的磁化狀態(tài)，其中在多個所述磁阻元件布置于其中的存儲器單元區(qū)域中，布置于所述磁阻元件上方的第一高導磁率膜從所述存儲器單元區(qū)域延伸到作為除了所述存儲器單元區(qū)域之外的區(qū)域的外圍區(qū)域。
2.根據(jù)權利要求1所述的半導體器件，其中在平面中觀察所述第一高導磁率膜在所述外圍區(qū)域上方的部分被去除。
3.根據(jù)權利要求1所述的半導體器件，其中布置于所述存儲器單元區(qū)域上方的所述第一高導磁率膜與布置于所述外圍區(qū)域上方的所述第一高導磁率膜分離。
4.根據(jù)權利要求1所述的半導體器件，其中關于所述第一高導磁率膜，其中布置所述第一高導磁率膜的區(qū)域和其中未布置所述第一高導磁率膜的區(qū)域交替地布置于所述主表面延伸的第一方向上。
5.根據(jù)權利要求4所述的半導體器件，其中關于所述第一高導磁率膜，其中布置所述第一高導磁率膜的區(qū)域和其中未布置所述第一高導磁率膜的區(qū)域交替地布置于與所述第一方向正交的第二方向上。
6.根據(jù)權利要求1所述的半導體器件，其中與所述第一高導磁率膜有一段距離地在所述第一高導磁率膜上方，附加地提供第二高導磁率膜。
7.根據(jù)權利要求6所述的半導體器件，其中關于所述第二高導磁率膜，其中布置所述第二高導磁率膜的區(qū)域和其中未布置所述第二高導磁率膜的區(qū)域重復地布置于所述主表面延伸的第一方向上。
8.根據(jù)權利要求7所述的半導體器件，其中關于所述第二高導磁率膜，其中布置所述第二高導磁率膜的區(qū)域和其中未布置所述第二高導磁率膜的區(qū)域交替地布置于與所述第一方向正交的第二方向上。
9.根據(jù)權利要求6所述的半導體器件，其中與所述第二高導磁率膜有一段距離地在所述第二高導磁率膜上方，提供與所述第一高導磁率膜和所述第二高導磁率膜不同的一個或者更多高導磁率膜。
10.根據(jù)權利要求9所述的半導體器件，其中在平面中觀察通過去除所述第一高導磁率膜、所述第二高導磁率膜或者所述高導磁率膜的部分所獲得的標記區(qū)域布置于所述第一高導磁率膜、所述第二高導磁率膜或者所述高導磁率膜中。
11.根據(jù)權利要求9所述的半導體器件，其中標記區(qū)域布置于所述第一高導磁率膜、所述第二高導磁率膜或者所述高導磁率膜中，并且其中形成于所述標記區(qū)域中的圖案關于沿著所述主表面的方向具有彎曲形狀。
12.—種半導體器件組件，包括平板狀高導磁率材料，布置于根據(jù)權利要求1所述的半導體器件上方和下方，使得與所述半導體器件的主表面相對。
13.根據(jù)權利要求12所述的半導體器件組件，其中所述高導磁率材料之中的在沿著所述主表面的方向上布置于所述半導體器件上方的第一高導磁率材料的面積小于沿著所述主表面的方向布置于所述半導體器件下方的第二高導磁率膜的面積。
14.根據(jù)權利要求13所述的半導體器件組件，其中所述第一高導磁率材料具有足以在沿著所述主表面的方向從上方覆蓋整個所述存儲器單元區(qū)域的面積。
15.根據(jù)權利要求14所述的半導體器件組件，其中多個所述存儲器單元區(qū)域在沿著所述主表面的方向上按照間隔并置。
16.根據(jù)權利要求13所述的半導體器件組件，其中所述第一高導磁率材料和所述第二高導磁率材料通過布置于所述半導體器件的外區(qū)域中的第三高導磁率材料相互耦合。
全文摘要
提供一種阻擋外部磁場的磁屏蔽效果優(yōu)良的半導體器件和半導體器件組件。該半導體器件包括層間絕緣膜，形成為覆蓋半導體襯底的主表面之上形成的切換元件；平板狀引出布線；耦合布線，將引出布線與切換元件相互耦合；以及磁阻元件，包括磁化定向可變的磁化自由層并且形成于引出布線之上。該半導體器件具有可以用來改變磁化自由層的磁化狀態(tài)的布線和另一布線。在多個磁阻元件布置于其中的存儲器單元區(qū)域中，布置于磁阻元件上方的第一高導磁率膜從存儲器單元區(qū)域一直延伸到作為除了存儲器單元區(qū)域之外的區(qū)域的外圍區(qū)域。
文檔編號H01L43/12GK102208429SQ20111008250
公開日2011年10月5日 申請日期2011年3月30日 優(yōu)先權日2010年3月31日
發(fā)明者多留谷政良, 竹內(nèi)陽介, 辻內(nèi)干夫 申請人:瑞薩電子株式會社