專利名稱：用于制造淺且窄溝槽fet以及相關(guān)結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體領(lǐng)域。更具體地，本發(fā)明涉及晶體管制造領(lǐng)域。
背景技術(shù)：
功率半導(dǎo)體器件比如場(chǎng)效應(yīng)晶體管(FET)被廣泛地用在各種電子器件和系統(tǒng)中。 這些電子器件和系統(tǒng)的例子是功率變換器，比如DC-DC變換器，其中垂直導(dǎo)電的溝槽型硅 FET例如可被實(shí)現(xiàn)為功率開關(guān)。在功率變換器中，功率開關(guān)中的功率損耗以及影響開關(guān)速度的因素正變得日益重要。例如，為了得到最佳性能，降低功率開關(guān)的總柵極電荷％、柵極電阻艮以及接通電阻是合乎需要的。優(yōu)化在垂直溝槽FET中的如可能要求小心地控制溝道的長(zhǎng)度。也就是說(shuō)，實(shí)現(xiàn)具有短溝道的垂直溝槽FET可提高器件的Rds。n特性。然而，形成垂直溝槽FET的常規(guī)方法可能不良地影響溝道長(zhǎng)度，使得不能夠?qū)崿F(xiàn)短溝道，并且不能夠控制溝道長(zhǎng)度。例如，常規(guī)方法可將被用來(lái)形成溝道的摻雜物暴露于高溫過(guò)程，由此不可控制地增加了溝道長(zhǎng)度。 此外，常規(guī)的垂直溝槽FET要求深溝槽，例如以對(duì)抗對(duì)溝道長(zhǎng)度的控制的缺乏。因此，存在對(duì)一種能夠提供溝槽FET同時(shí)克服現(xiàn)有技術(shù)的缺點(diǎn)和不足的方法的需要。發(fā)明概述一種用于制造淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)以及相關(guān)結(jié)構(gòu)的方法，其實(shí)質(zhì)上如結(jié)合附圖中的至少一個(gè)顯示和/或描述的，正如在權(quán)利要求中更完全地描述的。附圖的簡(jiǎn)要說(shuō)明

圖1是示出使用常規(guī)的制造方法所制造的溝槽場(chǎng)效應(yīng)晶體管的橫截面視圖。圖2是示出根據(jù)本發(fā)明的一個(gè)實(shí)施方式的、用于制造淺且窄溝槽場(chǎng)效應(yīng)晶體管的方法的流程圖。圖3是顯示了根據(jù)本發(fā)明的一個(gè)實(shí)施方式制造的淺且窄溝槽場(chǎng)效應(yīng)晶體管的橫截面視圖。圖4是顯示了根據(jù)本發(fā)明的一個(gè)實(shí)施方式制造的淺且窄溝槽場(chǎng)效應(yīng)晶體管的橫截面視圖。發(fā)明詳述本發(fā)明目的在于一種用于制造淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)以及相關(guān)結(jié)構(gòu)的方法。雖然本發(fā)明是關(guān)于具體實(shí)施方式
描述的，但是如此處所附的權(quán)利要求所限定的本發(fā)明的原理很明顯能夠被應(yīng)用到此處所描述的發(fā)明的被具體描述的實(shí)施方式以外。此外，在對(duì)本發(fā)明的描述中，已忽略了某些細(xì)節(jié)，以便不使得本發(fā)明的創(chuàng)造性方面變得模糊不清。被忽略的細(xì)節(jié)是在本領(lǐng)域中普通技術(shù)人員的知識(shí)范圍內(nèi)的。本申請(qǐng)中的附圖以及其附隨的詳細(xì)描述目的僅僅在于本發(fā)明的示例性實(shí)施方式。 為了保持簡(jiǎn)潔，運(yùn)用了本發(fā)明的原理的、本發(fā)明的其他實(shí)施方式未在本申請(qǐng)中被具體描述， 并且未由現(xiàn)有附圖具體顯示。應(yīng)當(dāng)牢記的是，除非另有說(shuō)明，在這些附圖中，相似的或者相應(yīng)的元件可通過(guò)相似的或者相應(yīng)的參考數(shù)字來(lái)指示。此外，在本申請(qǐng)中的附圖和圖示一般不是按比例的，并且沒有被規(guī)定為相應(yīng)于實(shí)際的相對(duì)尺寸。圖1顯示了包括常規(guī)溝槽場(chǎng)效應(yīng)晶體管(FET)的半導(dǎo)體器件的橫截面視圖。如圖 1中所示，半導(dǎo)體器件100包括晶體管10 和102b，這些晶體管例如用硅實(shí)現(xiàn)，并且是垂直溝槽型晶體管。在本例中，在半導(dǎo)體器件100中，晶體管10 和102b彼此相對(duì)應(yīng)，并且包括類似的元件和尺寸，且一般是相同的，以及可包括相同晶體管的多個(gè)指狀物或段。如圖1中所示，晶體管10 包括漂移區(qū)域104、溝道區(qū)域106和源極區(qū)域108。如圖ι中所示，溝道區(qū)域106在漂移區(qū)域104上方形成，并且源極區(qū)域108在溝道區(qū)域106上方形成。在本例中，漂移區(qū)域104包括N型半導(dǎo)體材料，溝道區(qū)域106包括P型半導(dǎo)體材料， 并且源極區(qū)域108包括N型半導(dǎo)體材料。因此，在本例中，晶體管10 是N型溝槽FET。圖1中還顯示，晶體管10 具有溝槽110，其包括側(cè)壁112和底部部分114。溝槽 110位于源極區(qū)域108和溝道區(qū)域106之間。另外，在本例中，溝槽110從源極區(qū)域108的頂面延伸到漂移區(qū)域104中，使得溝槽110的底部部分114在漂移區(qū)域104中。如圖1中所示，溝槽110還包括柵極絕緣層116和在該柵極絕緣層116中形成的柵電極118。柵極絕緣層116包括給溝槽110的側(cè)壁112做襯里的部分以及在溝槽110的底部部分114上形成的厚的底部氧化物140。柵電極118在柵極絕緣層116的厚底部氧化物140上形成。柵極絕緣層116的厚底部氧化物140能夠降低在半導(dǎo)體器件100中的柵極到漏極電荷Qgd。如圖1中所示，在本例中，柵電極118從溝槽110的頂面以及源極區(qū)域108 的頂面凹入，由此形成了凹處117。電介質(zhì)材料1 在源極區(qū)域108上形成，并且填充凹處 117。如上所述，在本例中，晶體管10 和102b具有相類似的尺寸。因此，如圖1中所示，晶體管10 具有溝槽寬度122、源極深度119以及溝道長(zhǎng)度120。在晶體管10 中，溝槽側(cè)壁112實(shí)質(zhì)上是平行的，因此，溝槽110具有一致的溝槽寬度122，僅作為具體例子，該溝槽寬度122可近似為0. 5至0. 6微米。此外，作為一個(gè)例子，在晶體管10 中，源極深度 119可近似為0. 3至0. 35微米，并且溝道長(zhǎng)度120可近似為0. 7微米。因此，晶體管10 具有相對(duì)長(zhǎng)的溝道長(zhǎng)度，其由相對(duì)深的溝槽110容納。例如，溝槽110可近似為1. 2微米長(zhǎng)。半導(dǎo)體器件100的形成受到明顯的限制，該限制能夠降低器件性能和特性。例如， 在形成晶體管10 時(shí)，源極深度119和溝道長(zhǎng)度120受到明顯的限制，該限制妨礙了短溝道器件的形成。因此，在半導(dǎo)體器件100中I ds。n的降低被明顯地限制。在形成晶體管10 時(shí)，半導(dǎo)體基底被摻雜有例如P型摻雜物以便形成溝道區(qū)域 106。N型源極區(qū)域108能夠在晶體管柵極形成之前或之后形成。當(dāng)溝槽110、柵極絕緣層 116和柵電極118在半導(dǎo)體基底中形成時(shí)，半導(dǎo)體基底被暴露于相當(dāng)高的高溫，該溫度可不良地驅(qū)動(dòng)摻雜物，并且可在半導(dǎo)體器件100中使溝道長(zhǎng)度120不可控。例如，溝道長(zhǎng)度 120 (以及源極深度119，如果源極區(qū)域108在柵極形成之前被形成)能夠被驅(qū)動(dòng)至不希望有的深度，妨礙相對(duì)短的溝道長(zhǎng)度120，并且需要深溝槽110。形成柵極絕緣層可包括高溫過(guò)程。此外，包括厚底部氧化物例如厚底部氧化物140 要求額外的處理步驟，其能夠增加摻雜物對(duì)高溫的暴露。因此，由于柵極絕緣層116包括厚底部氧化物140，半導(dǎo)體基底可能被暴露于額外的高溫，進(jìn)一步增加了在半導(dǎo)體器件100中的溝道長(zhǎng)度120，由此阻礙短溝道長(zhǎng)度120和淺溝槽110的形成。形成厚底部氧化物140可例如通過(guò)要求額外的處理步驟以及提高制造成本而進(jìn)一步使半導(dǎo)體器件100的形成復(fù)雜化。形成帶有凹處117的晶體管10 也可能在形成半導(dǎo)體器件100時(shí)引入明顯的限制。在晶體管10 中，凹處117防止在柵電極118與源極區(qū)域108之間的短路，并且可具有近似為0. 15微米的深度。在形成半導(dǎo)體器件100時(shí)，凹處117的深度可能很難被控制。 因此，減少源極深度119引入了柵電極118落到源極區(qū)域108以下的相當(dāng)大的風(fēng)險(xiǎn)，這將明顯地降低器件性能。因此，為了防止柵電極118落到源極區(qū)域108以下，不能明顯地減少源極深度119，由此妨礙了短溝道長(zhǎng)度120和淺溝槽110的形成。本發(fā)明提供了溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)以及一種用于制造該溝槽場(chǎng)效應(yīng)晶體管的方法。通過(guò)降低或消除由常規(guī)的方法所強(qiáng)加的明顯限制，上述方法能夠被用于形成淺且窄的溝槽FET，該FET具有提高的器件性能特性，比如Rds。n，這些性能特性在常規(guī)的半導(dǎo)體器件中是不能實(shí)現(xiàn)的。圖2顯示了流程圖200，其描述了用于制造淺且窄溝槽FET例如圖3中的溝槽FET 302a和302b和圖4中的溝槽FET 402a和402b的方法的示例性實(shí)施方式。將認(rèn)識(shí)到，圖2 中的流程圖200所示出的方法不限于在圖3和4中所示的半導(dǎo)體器件。此外，已從流程圖 200中忽略某些細(xì)節(jié)和特征，這些細(xì)節(jié)和特征對(duì)于本領(lǐng)域中普通技術(shù)人員而言是明顯的。例如，一個(gè)步驟可包括一個(gè)或多個(gè)子步驟，或者可牽涉本領(lǐng)域中公知的專用裝置或材料。要注意的是，在流程圖200中所示的處理步驟是在晶片的一部分上執(zhí)行的，該晶片在步驟210之前包括半導(dǎo)體基底，例如N型半導(dǎo)體基底。雖然在流程圖200中示出的步驟210至250足以描述本發(fā)明的實(shí)施方式，本發(fā)明的其他實(shí)施方式可利用不同于流程圖200中所示步驟的步驟，或者可以包括或多或少的步驟。例如，雖然流程圖200的方法是用于N溝道器件的，但是將認(rèn)識(shí)到，本發(fā)明也能夠提供P 溝道器件。此外，步驟210到250的順序不受流程圖200的限制。例如，雖然流程圖200顯示了步驟250發(fā)生在步驟240之后，但是在其他實(shí)施方式中，步驟250能夠發(fā)生在步驟240
> . 、r -能夠根據(jù)本發(fā)明來(lái)制造的、示例性的淺且窄溝槽FET將關(guān)于圖3和4被描述。因此，圖3顯示了示例性的淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)的橫截面視圖，該場(chǎng)效應(yīng)晶體管能夠根據(jù)本發(fā)明的實(shí)施方式制造。例如，圖3顯示彼此相應(yīng)的示例性的溝槽FET 302a 和302b，其包括相似的元件和尺寸；一般是相同的；以及可包括相同晶體管的多個(gè)指狀物或段。相類似地，圖4顯示了示例性的淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)的橫截面視圖， 該場(chǎng)效應(yīng)晶體管能夠根據(jù)本發(fā)明的一個(gè)實(shí)施方式制造。圖3包括半導(dǎo)體器件300，其可對(duì)應(yīng)于圖4中的半導(dǎo)體器件400。因此，半導(dǎo)體器件 300包括與半導(dǎo)體器件400相似的元件。例如，半導(dǎo)體器件300包括溝槽FET 302a和302b、 漂移區(qū)域304、溝道區(qū)域306、源極區(qū)域308、溝槽310、溝槽底部314以及溝道長(zhǎng)度320，它們可分別對(duì)應(yīng)于圖4中的溝槽FET 402a和402b、漂移區(qū)域404、溝道區(qū)域406、源極區(qū)域408、 溝槽410、溝槽底部414和溝道長(zhǎng)度420。要注意的是，圖4中未作標(biāo)記以進(jìn)行參考的其他元件同樣可相應(yīng)于圖3中相似的元件。圖4中的半導(dǎo)體器件400特別包括底部注入?yún)^(qū)域 430，其不包括在圖3中的半導(dǎo)體器件300內(nèi)。雖然步驟410、430、440和450將關(guān)于半導(dǎo)體器件300被描述，但將認(rèn)識(shí)到，這些步驟能夠?qū)τ诎雽?dǎo)體器件400被相類似地執(zhí)行。例如，半導(dǎo)體器件400中的元件能夠與半導(dǎo)體器件300中相應(yīng)的元件類似地形成?，F(xiàn)在參考圖2和圖3中的步驟210，流程圖200中的步驟210包括在N型半導(dǎo)體基底內(nèi)形成溝槽，溝槽包括側(cè)壁和底部部分。例如，在步驟210中，溝槽310能夠在半導(dǎo)體基底中(未在圖3中示出)形成。半導(dǎo)體基底例如可為N型半導(dǎo)體基底，其具有與漂移區(qū)域 304相同的摻雜濃度，漂移區(qū)域304在步驟210之后在半導(dǎo)體基底中形成。在一些實(shí)施方式中，半導(dǎo)體基底可以是支撐基底。在一些實(shí)施方式中，半導(dǎo)體基底能夠在支撐基底上形成。可相應(yīng)于在步驟210中形成的溝槽的溝槽310包括側(cè)壁312和底部部分314。如圖3中所示，與圖1中的側(cè)壁112大不相同，側(cè)壁312逐漸變細(xì)成為窄底部部分314。因此， 在側(cè)壁312之間最上面的寬度例如可近似為0. 3微米，并且底部溝槽寬度322例如可近似為0.19微米。當(dāng)完成了步驟210時(shí)，溝槽310不包括柵極絕緣層316和柵電極318。還要注意的是，在步驟210之后，例如通過(guò)對(duì)半導(dǎo)體基底進(jìn)行摻雜來(lái)形成源極區(qū)域308和溝道區(qū)域306。被摻雜的半導(dǎo)體基底最后能夠被蝕刻以形成蝕刻區(qū)域332、334和336。現(xiàn)在參考圖2和圖4中的步驟220，流程圖200中的步驟220包括形成N型底部注入?yún)^(qū)域，該N型底部注入?yún)^(qū)域包圍溝槽的底部部分，并且具有大于半導(dǎo)體基底的摻雜濃度的摻雜濃度。要注意的是，步驟220并不是必要的。因此，在其他實(shí)施方式中，流程圖200能夠從步驟210過(guò)渡到步驟230而不執(zhí)行步驟220。例如，圖3顯示了在不執(zhí)行步驟220的情況下形成的溝槽FET 30 和302b。相反地，圖4顯示在執(zhí)行了步驟220后形成的溝槽FET 402a 和 402b。如圖4中所示，半導(dǎo)體器件400包括底部注入?yún)^(qū)域430，其可相應(yīng)于在步驟220中形成的N型底部注入?yún)^(qū)域。因此，底部注入?yún)^(qū)域430能夠包圍溝槽410的底部部分，并且具有大于半導(dǎo)體基底(未在圖4中示出)的摻雜濃度的摻雜濃度。因此，底部注入?yún)^(qū)域430 的摻雜濃度也可大于圖4中漂移區(qū)域404的摻雜濃度。在本例中，溝槽410的底部部分414 在底部注入?yún)^(qū)域430中形成，底部注入?yún)^(qū)域430本身在漂移區(qū)域404中形成。然而，在圖3 所示的例子中，溝槽310的底部部分314在漂移區(qū)域304中形成。在半導(dǎo)體器件400中，底部注入?yún)^(qū)域430能夠?qū)е逻^(guò)程變化，其可形成比所需更淺的溝槽410。例如，在沒有底部注入?yún)^(qū)域430的情況下，底部部分414可能被形成得過(guò)淺而不能充分接觸漂移區(qū)域404。因此，底部注入?yún)^(qū)域430能夠使用過(guò)程變化通過(guò)維持在底部部分414與漂移區(qū)域404之間的接觸來(lái)實(shí)現(xiàn)較淺的溝槽410。此外，因?yàn)闇喜跢ET 402a包括在沒有厚底部氧化物的情況下形成的柵極絕緣層 416，底部注入?yún)^(qū)域430不會(huì)暴露于用于形成厚底部氧化物的額外的處理溫度。這些額外的處理溫度可例如在半導(dǎo)體器件100中通過(guò)明顯地將摻雜物驅(qū)動(dòng)得更深來(lái)妨礙有效的和可控制的底部注入?yún)^(qū)域的形成，所述摻雜物被用于形成底部注入?yún)^(qū)域。當(dāng)器件的尺寸被減小時(shí)，例如在形成淺且窄溝槽FET 402a和402b時(shí)，控制摻雜物變得越來(lái)越重要。參考圖2和圖3的步驟230，流程圖200的步驟230包括在溝槽中形成實(shí)質(zhì)上一致的柵極絕緣層。如上所述，在一個(gè)實(shí)施方式中，步驟230能夠在步驟210之后執(zhí)行，同時(shí)跳過(guò)步驟220，例如導(dǎo)致圖3中的半導(dǎo)體器件300。在另一個(gè)實(shí)施方式中，步驟230能夠在步驟220之后執(zhí)行，例如導(dǎo)致圖4中的半導(dǎo)體器件400。因此，在步驟230中形成的、實(shí)質(zhì)上一致的柵極絕緣層可相應(yīng)于圖3中的柵極絕緣層316以及圖4中的柵極絕緣層416。柵極絕緣層316可包括例如熱生長(zhǎng)的二氧化硅(SiO2)，并且在本例中，該柵極絕緣層316在溝槽310中形成，給溝槽310的側(cè)壁312以及底部部分314做襯里。與圖1中的晶體管10 相反，給溝槽310的底部部分314做襯里的柵極絕緣層316的部分的厚度可實(shí)質(zhì)上等于給溝槽310的相應(yīng)側(cè)壁212做襯里的柵極絕緣層316的部分的厚度。柵極絕緣層316能夠在溝槽310中形成而沒有厚底部氧化物。如上所討論的，包括具有厚底部氧化物140的柵極絕緣層116能夠降低柵極到漏極電荷(igd。然而，同樣如以上所討論的，形成厚底部氧化物140能夠在器件制造中尤其是制造淺且窄溝槽FET中引入明顯的限制。因此，在半導(dǎo)體器件300中，溝槽310的側(cè)壁312逐漸變細(xì)成為較窄的底部部分314?？蛇x地，整個(gè)溝槽310可從頂?shù)降鬃冋匦纬?具有實(shí)質(zhì)上相同小的寬度)，或者具有略微逐漸變細(xì)的底部部分。然而，根據(jù)本發(fā)明，在形成溝槽FET30M時(shí)包括較窄的底部部分314能夠?qū)嵸|(zhì)上降低柵極到漏極電荷Qgd以及總柵極電荷％，由此明顯地增強(qiáng)器件性能。 因此，溝槽FET 302a和40 例如能夠在沒有在相應(yīng)溝槽310和410中的厚底部氧化物的情況下形成，同時(shí)實(shí)現(xiàn)低的柵極到漏極電荷(igd?，F(xiàn)在參考圖2和圖3的步驟MO，流程圖200的步驟240包括在溝槽內(nèi)和在柵極絕緣層上形成柵電極。柵電極可相應(yīng)于圖3中的溝槽FET 30 的柵電極318，并且可包括例如導(dǎo)電多晶硅。柵電極可被制造成與半導(dǎo)體基底的頂面共面。因此，在本例中，在圖3中示出的柵電極318包括平面表面317，其與源極區(qū)域308的頂面共面。例如，通過(guò)將多晶硅沉淀在半導(dǎo)體基底上并且執(zhí)行化學(xué)機(jī)械拋光可將柵電極318制造成共面的。使柵電極318形成為與半導(dǎo)體基底的頂面共面能夠防止在溝槽FET30M中在柵電極318與源極區(qū)域308之間的短路。因此，如圖3中所示，柵電極318能夠被形成，而沒有凹處，比如圖1中的凹處117。在本例中，通過(guò)形成沒有凹處的柵電極318，可減小源極深度 319，而沒有柵電極318落到源極區(qū)域308以下的風(fēng)險(xiǎn)。因此，溝道長(zhǎng)度320和溝槽310的深度可被進(jìn)一步降低。參考圖2和圖3的步驟250，流程圖200的步驟250包括對(duì)半導(dǎo)體基底進(jìn)行摻雜以形成P型溝道區(qū)域。該P(yáng)型溝道區(qū)域可相應(yīng)于例如半導(dǎo)體器件300中的溝道區(qū)域306的任何一個(gè)。溝道區(qū)域因此在漂移區(qū)域304之上形成。此外，在所示實(shí)施方式中，能夠例如使用摻雜物注入對(duì)半導(dǎo)體基底進(jìn)行摻雜，以便形成N型源極區(qū)域，其可相應(yīng)于例如圖3的源極區(qū)域308中的任何一個(gè)。如本例中所示，相應(yīng)的源極區(qū)域308和相應(yīng)的溝道區(qū)域306相鄰于溝槽310。同樣在圖3中所示，在半導(dǎo)體器件300中，溝道區(qū)域306在漂移區(qū)域304之上形成，并且源極區(qū)域308在溝道區(qū)域306之上形成。與常規(guī)方法相反，在形成例如源極區(qū)域308和溝道區(qū)域306時(shí)，被摻雜的半導(dǎo)體區(qū)域暴露于明顯較低的溫度，而免于較高溫度過(guò)程，該較高溫度過(guò)程與在常規(guī)流程中的溝槽形成以及相關(guān)絕緣層生長(zhǎng)和沉淀相關(guān)。因此，本發(fā)明防止了原本將會(huì)由常規(guī)方法中的較高溫度過(guò)程產(chǎn)生的源極區(qū)域308和溝道區(qū)域306的深度的增加。因此，本發(fā)明提供了被降低的源極深度319和溝道長(zhǎng)度320，在半導(dǎo)體器件300中實(shí)現(xiàn)較短的溝道長(zhǎng)度320和較淺的溝槽 310。例如，在一個(gè)實(shí)施方式中，在形成柵極絕緣層316之后，對(duì)半導(dǎo)體基底進(jìn)行摻雜以便形成溝道區(qū)域306。因此，被摻雜的半導(dǎo)體基底可以不暴露于例如高熱氧化溫度。如前所述，在一個(gè)實(shí)施方式中，可在流程圖200的步驟230之后但在步驟240之前執(zhí)行步驟250。 然而，在圖2所示的實(shí)施方式中，在形成柵極絕緣層316和柵電極318之后，對(duì)半導(dǎo)體基底進(jìn)行摻雜以便形成溝道區(qū)域306，即，步驟250在步驟230和240之后執(zhí)行。以這種方式，被摻雜的半導(dǎo)體基底可以不暴露于用于形成柵電極318的額外的相當(dāng)高的處理溫度。因此，在一個(gè)具體的例子中，在溝槽FET 302a中，源極深度319例如可為0. 15微米，并且溝道長(zhǎng)度320例如可近似為0. 3至0. 45微米。作為例子，溝槽310的深度可近似為0. 6至0. 8微米。因此，與例如圖1中的晶體管10 相比較，接通電阻Rds。n能夠被明顯降低。在完成了步驟250之后，為了形成圖3中的半導(dǎo)體器件300或者圖4中的半導(dǎo)體器件400，可執(zhí)行額外的步驟。例如，可在半導(dǎo)體基底上形成額外的層。此外，在一些實(shí)施方式中，電介質(zhì)部分324、3沈和3 能夠通過(guò)執(zhí)行蝕刻步驟以形成蝕刻區(qū)域332、334和336 來(lái)在源極區(qū)域308和溝槽310上形成。電介質(zhì)材料324、3沈和3 可包括例如SiO2,并且可使柵電極318與源極的接觸材料327絕緣。因此，如以上所討論的，在圖2、3和4的實(shí)施方式中，本發(fā)明提供了一種用于制造包括淺且窄溝槽FET以及相關(guān)結(jié)構(gòu)的半導(dǎo)體器件的方法。從本發(fā)明以上的描述很明顯的是，各種技術(shù)可被用于實(shí)現(xiàn)本發(fā)明的概念而不偏離其范圍。此外，雖然本發(fā)明已關(guān)于某些實(shí)施方式被描述，本領(lǐng)域中普通技術(shù)人員將認(rèn)識(shí)到，可在形式和細(xì)節(jié)上做出改變，而不偏離本發(fā)明的精神和范圍。所述實(shí)施方式在所有方面被視為說(shuō)明性的而非限制性的。還應(yīng)當(dāng)理解的是，本發(fā)明不限于此處所描述的特定實(shí)施方式，而是能夠有許多重排、修改和替代，而不偏離本發(fā)明的范圍。
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權(quán)利要求
1.一種用于制造淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)的方法，包括 在第一導(dǎo)電型的半導(dǎo)體基底內(nèi)形成溝槽，所述溝槽包括側(cè)壁和底部部分； 在所述溝槽中形成實(shí)質(zhì)上一致的柵極絕緣層；在所述溝槽內(nèi)和所述柵極絕緣層上形成柵電極；在形成所述溝槽之后，對(duì)所述半導(dǎo)體基底進(jìn)行摻雜，以便形成第二導(dǎo)電型的溝道區(qū)域。
2.如權(quán)利要求1所述的方法，其中在所述溝槽中形成所述柵極絕緣層之后，形成所述溝道區(qū)域。
3.如權(quán)利要求1所述的方法，其中在所述溝槽中形成所述柵電極之后，形成所述溝道區(qū)域。
4.如權(quán)利要求1所述的方法，其中通過(guò)所述半導(dǎo)體基底中的摻雜物注入來(lái)執(zhí)行所述摻雜。
5.如權(quán)利要求1所述的方法，還包括在所述溝槽中形成所述柵極絕緣層之前，形成包圍所述溝槽的所述底部部分的所述第一導(dǎo)電型的底部注入?yún)^(qū)域，所述底部注入?yún)^(qū)域具有大于所述半導(dǎo)體基底的摻雜濃度的摻雜濃度。
6.如權(quán)利要求1所述的方法，其中所述柵電極被制造成與所述半導(dǎo)體基底的頂面共
7.如權(quán)利要求1所述的方法，其中通過(guò)對(duì)所述頂面進(jìn)行化學(xué)機(jī)械拋光，所述柵電極被制造成與所述半導(dǎo)體基底的頂面共面。
8.如權(quán)利要求1所述的方法，還包括在相鄰于所述溝槽的所述半導(dǎo)體基底中形成所述第一導(dǎo)電型的源極區(qū)域。
9.一種利用位于第一導(dǎo)電型的半導(dǎo)體基底內(nèi)的溝槽的淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)，所述溝槽包括側(cè)壁和底部部分，所述溝槽FET通過(guò)在所述溝槽上執(zhí)行的過(guò)程來(lái)進(jìn)一步形成，所述過(guò)程包括在所述溝槽中形成實(shí)質(zhì)上一致的柵極絕緣層；在所述溝槽內(nèi)和所述柵極絕緣層上形成柵電極；以及對(duì)所述半導(dǎo)體基底進(jìn)行摻雜以形成第二導(dǎo)電型的溝道區(qū)域。
10.如權(quán)利要求9所述的溝槽FET，其中在所述溝槽中形成所述柵極絕緣層之后形成所述溝道區(qū)域。
11.如權(quán)利要求9所述的溝槽FET，其中在所述溝槽中形成所述柵電極之后形成所述溝道區(qū)域。
12.如權(quán)利要求9所述的溝槽FET，其中通過(guò)所述半導(dǎo)體基底中的摻雜物注入來(lái)執(zhí)行所述摻雜。
13.如權(quán)利要求9所述的溝槽FET，其通過(guò)在所述溝槽中形成所述柵極絕緣層之前形成包圍所述溝槽的所述底部部分的所述第一導(dǎo)電型的底部注入?yún)^(qū)域來(lái)制造，所述底部注入?yún)^(qū)域具有大于所述半導(dǎo)體基底的摻雜濃度的摻雜濃度。
14.如權(quán)利要求9所述的溝槽FET，其中所述柵電極被制造成與所述半導(dǎo)體基底的頂面共面。
15.如權(quán)利要求9所述的溝槽FET，其中通過(guò)對(duì)所述頂面的化學(xué)機(jī)械拋光，所述柵電極被制造成與所述半導(dǎo)體基底的頂面共面。
16.如權(quán)利要求9所述的溝槽FET，其通過(guò)在相鄰于所述溝槽的所述半導(dǎo)體基底中形成所述第一導(dǎo)電型的源極區(qū)域來(lái)制造。
17.如權(quán)利要求16所述的溝槽FET，其中所述源極區(qū)域具有小于近似0.3微米的深度。
18.如權(quán)利要求9所述的溝槽FET，其中所述柵極絕緣層具有實(shí)質(zhì)上等于側(cè)壁厚度的底部厚度。
19.如權(quán)利要求9所述的溝槽FET，其中所述柵電極包括多晶硅。
20.如權(quán)利要求9所述的溝槽FET，其中所述溝槽的寬度小于近似0.3微米。
全文摘要
公開了一種用于制造淺且窄溝槽場(chǎng)效應(yīng)晶體管(溝槽FET)的方法。該方法包括在第一導(dǎo)電型的半導(dǎo)體基底內(nèi)形成溝槽，所述溝槽包括側(cè)壁和底部部分。該方法還包括在所述溝槽中形在成實(shí)質(zhì)上一致的柵極絕緣層，并且在所述溝槽內(nèi)和所述柵極絕緣層上形成柵電極。該方法還包括對(duì)所述半導(dǎo)體基底進(jìn)行摻雜，以便在形成所述溝槽之后形成第二導(dǎo)電型的溝道區(qū)域。在一個(gè)實(shí)施方式中，在形成了柵極絕緣層之后，并且在形成了柵電極之后執(zhí)行摻雜步驟。在另一個(gè)實(shí)施方式中，在形成柵極絕緣層之后，但在形成柵電極之前執(zhí)行摻雜步驟。還公開了通過(guò)本發(fā)明的方法形成的結(jié)構(gòu)。
文檔編號(hào)H01L29/423GK102254825SQ20111008534
公開日2011年11月23日 申請(qǐng)日期2011年4月2日 優(yōu)先權(quán)日2010年5月20日
發(fā)明者卡皮爾·科爾卡, 尼拉吉·蘭詹, 戴維·P·瓊斯, 玲·馬, 蒂莫西·D·漢森, 雨果·伯克 申請(qǐng)人:國(guó)際整流器公司