專利名稱：應(yīng)用于高速數(shù)據(jù)傳輸?shù)膶?dǎo)線架封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種半導(dǎo)體封裝結(jié)構(gòu)裝置，且特別有關(guān)于一種應(yīng)用于高速數(shù)據(jù)傳輸?shù)膶?dǎo)線架封裝結(jié)構(gòu)(leadframe package)。
背景技術(shù)：
已知,動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(dynamic random access memory, DRAM)或同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(synchronous dynamic random access memory, SDRAM)等半導(dǎo)體存儲(chǔ)器通常被排列于靠近核心邏輯單元或執(zhí)行單元附近，并以高于硬盤的訪問(wèn)速度訪問(wèn)數(shù)據(jù)。傳統(tǒng)上，DRAM或SDRAM是透過(guò)一個(gè)存儲(chǔ)器控制器以及獨(dú)立的存儲(chǔ)器總線鏈結(jié)于該執(zhí)行單元。 為了能迎合目前消費(fèi)性電子產(chǎn)品市場(chǎng)在頻帶上的需求，DDR3-SDRAM已經(jīng)廣泛地應(yīng)用在高速數(shù)字界面應(yīng)用，舉例來(lái)說(shuō)，高效能顯卡即需要與幀緩存器(frame buffer)進(jìn)行高頻帶數(shù)據(jù)傳輸。DDR3-SDRAM是用于高速存儲(chǔ)工作數(shù)據(jù)的電腦或其他數(shù)字電子設(shè)備的隨機(jī)訪問(wèn)存儲(chǔ)器技術(shù)。DDR3-SDRAM的主要優(yōu)點(diǎn)在于其輸入/輸出(input/output，1/0)數(shù)據(jù)的傳輸能力是其所含的存儲(chǔ)器單元的8倍，因此相對(duì)于過(guò)去的存儲(chǔ)器技術(shù)，DDR3-SDRAM具有更快的總線速度以及更高的峰值流量。然而，DDR3-SDRAM在時(shí)延(latency)上并沒(méi)有相對(duì)應(yīng)的減少，因此比例上來(lái)講更高。通常情況下，DDR3-SDRAM模塊在使用上升沿(rising edge)和下降沿(falling edge)為400-1066兆赫的輸入/輸出時(shí)脈的情形下可傳輸數(shù)據(jù)的速度為 800-2133百萬(wàn)次/秒。百萬(wàn)次/秒是正常兆赫雙采樣的兩倍，雙采樣中一個(gè)在時(shí)脈的上升沿，而另一個(gè)在下降沿。為了實(shí)現(xiàn)高速數(shù)據(jù)傳輸速率，DRAM控制器和DRAM晶粒之間的信道(包括封裝件和印刷電路板)的性能扮演極端重要的角色。為了達(dá)到改善信道性能并保持更好的信號(hào)與功率的完整性(integrity)的目的，通常，DDR3-SDRAM控制器是采用球柵陣列封裝(ball grid array package, BGA)技術(shù)，并搭配四層印刷電路板(printed circuit board, PCB) 來(lái)組裝。然而，前述的球柵陣列封裝技術(shù)與四層印刷電路板的成本很高。因此，在不影響數(shù)據(jù)傳輸速率的條件下，目前業(yè)界仍需要有較不昂貴的解決方案，例如，在不影響效能的前提下，采用成本相對(duì)較低的封裝結(jié)構(gòu)技術(shù)，如薄型四方扁平封裝結(jié)構(gòu)(low-profile quad flat package, LQFP)來(lái)取代前述的球柵陣列封裝技術(shù)與四層印刷電路板的組合。

發(fā)明內(nèi)容
本發(fā)明目的之一在于提供一種改良的半導(dǎo)體封裝結(jié)構(gòu)結(jié)構(gòu)，其能夠提升存儲(chǔ)器系統(tǒng)中信道的性能。本發(fā)明的另一個(gè)目的在于提供一種采用改良的導(dǎo)線架封裝結(jié)構(gòu)(leadframe package)組裝的DDR3-SDRAM控制器，其可減少在高頻區(qū)段的介入損耗(insertion loss)。本發(fā)明又另一個(gè)目的在于提供一種存儲(chǔ)器控制器導(dǎo)線架封裝結(jié)構(gòu)，其可結(jié)合單層電路或2層電路印刷電路板(printed circuit board，PCB)，以降低系統(tǒng)成本。
為達(dá)到這些目的，本發(fā)明的一方面提供一種半導(dǎo)體封裝結(jié)構(gòu)，其包含有晶粒座 (die pad)、半導(dǎo)體晶粒、復(fù)數(shù)個(gè)導(dǎo)腳(leads)、復(fù)數(shù)個(gè)聯(lián)系架(bridges)、復(fù)數(shù)條第一接合焊線(bond wires)、復(fù)數(shù)條第二接合焊線以及膜塑料。該半導(dǎo)體晶粒設(shè)于該晶粒座上。該復(fù)數(shù)個(gè)導(dǎo)腳設(shè)置于該晶粒座的周緣。該接地桿設(shè)于該復(fù)數(shù)個(gè)導(dǎo)腳與該晶粒座之間。該復(fù)數(shù)個(gè)聯(lián)系架連接該接地桿與該晶粒座，其中兩相鄰的該復(fù)數(shù)個(gè)聯(lián)系架之間具有間隔，且該間隔的長(zhǎng)度小于或等于3毫米。該復(fù)數(shù)條第一接合焊線連接該半導(dǎo)體晶粒與該復(fù)數(shù)個(gè)導(dǎo)腳。該復(fù)數(shù)條第二接合焊線連接該半導(dǎo)體晶粒與該接地桿。該膜塑料至少部分包覆住該晶粒座以及該復(fù)數(shù)個(gè)導(dǎo)腳的內(nèi)端，使得該晶粒座的底面從該膜塑料中被曝露出來(lái)。本發(fā)明的另一方面則提供有一種半導(dǎo)體封裝結(jié)構(gòu)，其包含有晶粒座、半導(dǎo)體晶粒、 復(fù)數(shù)個(gè)導(dǎo)腳、至少一接地環(huán)(ground bars)、聯(lián)系壁(monolithic sidewalls)、復(fù)數(shù)個(gè)第一接合焊線、復(fù)數(shù)條第二接合焊線以及膜塑料。一個(gè)半導(dǎo)體晶粒，設(shè)于該晶粒座上。復(fù)數(shù)個(gè)導(dǎo)腳，設(shè)置于該晶粒座的周緣。至少一接地環(huán)，設(shè)于該復(fù)數(shù)個(gè)導(dǎo)腳與該晶粒座之間。一個(gè)聯(lián)系壁，連接該接地環(huán)與該晶粒座。復(fù)數(shù)個(gè)第一接合焊線，連接該半導(dǎo)體晶粒與該復(fù)數(shù)個(gè)導(dǎo)腳。 復(fù)數(shù)條第二接合焊線，連接該半導(dǎo)體晶粒與該接地環(huán)。一個(gè)膜塑料，至少部分包覆住該晶粒座以及該復(fù)數(shù)個(gè)導(dǎo)腳的內(nèi)端，使得該晶粒座的底面從該膜塑料中被曝露出來(lái)。為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施方式，并配合所附圖式，作詳細(xì)說(shuō)明如下。然而如下的較佳實(shí)施方式與圖式僅供參考與說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。


圖IA為本發(fā)明實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的俯視圖；圖IB為圖IA的半導(dǎo)體封裝結(jié)構(gòu)的剖面示意圖；圖2為本發(fā)明另一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的俯視圖；圖3為本發(fā)明實(shí)施例的各個(gè)外部邊緣具有6個(gè)聯(lián)系架的薄型四方扁平封裝結(jié)構(gòu)的晶粒座的介入損耗改善的模擬圖；圖4為本發(fā)明另一實(shí)施例的存儲(chǔ)器系統(tǒng)，包含有DDR-SDRAM封裝結(jié)構(gòu)與一個(gè) DDR-SDRAM控制器排列于印刷電路板表面的方框圖；圖5A為傳統(tǒng)單邊僅有兩個(gè)聯(lián)系架的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視圖；圖5B為本發(fā)明實(shí)施例的每邊超過(guò)五個(gè)聯(lián)系架的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的一部分透視示意圖；圖6A為傳統(tǒng)每邊具有兩個(gè)聯(lián)系架為測(cè)試樣本的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)在1. 6十億比特/秒的DDR3規(guī)格數(shù)據(jù)傳輸速率下繪制信號(hào)完整性的眼狀圖；圖6B為每邊具有六個(gè)聯(lián)系架為測(cè)試樣本的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)在 1. 6十億比特/秒的DDR3規(guī)格數(shù)據(jù)傳輸速率下繪制信號(hào)完整性的眼狀圖；第7A-7F圖例示DDR3-SDRAM的路由拓?fù)鋱D；圖8A為本發(fā)明另一實(shí)施例的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視圖； 以及圖8B為本發(fā)明另一實(shí)施例的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視圖。
具體實(shí)施例方式在 說(shuō)明書及權(quán)利要求書當(dāng)中使用了某些詞匯來(lái)指稱特定的元件。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來(lái)稱呼同一個(gè)元件。本說(shuō)明書及權(quán)利要求書并不以名稱的差異作為區(qū)分元件的方式，而是以元件在功能上的差異作為區(qū)分的準(zhǔn)貝U。在說(shuō)明書及權(quán)利要求書中所提及的“包含”為開放式的用語(yǔ)，因此，應(yīng)解釋成“包含但不限定在”。此外，“耦接”一詞在這里包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接在第二裝置，或通過(guò)其它裝置或連接手段間接地電氣連接到第二裝置。本發(fā)明涉及到一種改良的導(dǎo)線架封裝結(jié)構(gòu)(leadframe package)，如四方扁平封裝結(jié)構(gòu)(quad flat package, QFP)或薄型四方扁平封裝結(jié)構(gòu)(low-profile quad flat package, LQFP)，特別適合操作于高數(shù)據(jù)速率的存儲(chǔ)器界面，例如，數(shù)據(jù)速率或外部數(shù)據(jù)速率大于或等于1.0十億比特/秒(Gb/s)的存儲(chǔ)器傳輸界面。根據(jù)本發(fā)明的一個(gè)方面，一個(gè)高速元件，如一個(gè)DDR2-SDRAM，DDR3-SDRAM或DDR4SDRAM的控制器或一個(gè)具有DDR3-SDRAM 控制器的片上系統(tǒng)(system on chip, SoC)可透過(guò)本發(fā)明薄型四方扁平封裝結(jié)構(gòu)技術(shù)來(lái)組裝，而不會(huì)折損存儲(chǔ)器控制器與存儲(chǔ)器晶粒之間的信道性能。然而，過(guò)去在高速數(shù)據(jù)速率的應(yīng)用(如高速數(shù)據(jù)速率存儲(chǔ)器界面像是DDR3 SDRAM存儲(chǔ)器系統(tǒng))中采用導(dǎo)線架封裝結(jié)構(gòu)卻存在著一個(gè)障礙，其部分原因乃是導(dǎo)線架封裝結(jié)構(gòu)于高頻域中，例如，十億比特/秒 二十億比特/秒，出現(xiàn)明顯程度的介入損耗。本發(fā)明系著眼于解決該問(wèn)題。通常，導(dǎo)線架包含有復(fù)數(shù)個(gè)金屬導(dǎo)腳，其在封裝制造的初期過(guò)程中先暫時(shí)與一個(gè)矩形的金屬框架連接起來(lái)，該復(fù)數(shù)個(gè)導(dǎo)腳以共平面的方式環(huán)繞于框架的中央?yún)^(qū)域。在該框架的中央?yún)^(qū)域設(shè)有晶粒座，其由復(fù)數(shù)個(gè)依附于該框架的連接線支撐。該復(fù)數(shù)個(gè)導(dǎo)腳從該框架的第一端延伸至對(duì)面的第二端，該第二端與該晶粒座相鄰且相隔。在封裝制造的過(guò)程中， 半導(dǎo)體晶粒被設(shè)置于該晶粒座上，然后晶粒上的焊墊透過(guò)細(xì)接合焊線連接于經(jīng)選定的導(dǎo)腳內(nèi)部接點(diǎn)，以傳遞電源信號(hào)、接地信號(hào)或該晶粒與該導(dǎo)腳之間的其它信號(hào)。一個(gè)保護(hù)性的環(huán)氧樹脂主體模塑于該組裝的過(guò)程中，以包覆并封存該晶粒、導(dǎo)腳的內(nèi)部接點(diǎn)以及接合焊線來(lái)抵擋有害的環(huán)境元素。該矩形的框架以及導(dǎo)腳的外部接點(diǎn)則暴露在該環(huán)氧樹脂主體外， 經(jīng)過(guò)成型后，該框架被切除并拋棄，使該導(dǎo)腳的外部接點(diǎn)可與外部印刷電路板適當(dāng)連接。在目前許多的導(dǎo)線架半導(dǎo)體封裝類型中，有一種是所謂的裸露晶粒座導(dǎo)線架封裝結(jié)構(gòu)，其晶粒座的底部表面系暴露于該包覆主體的外。該裸露的晶粒座可以作為一個(gè)散熱器，并且可以提高散熱的效率。通常，該裸露的晶粒座電氣連接于該外部印刷電路板的接地面。由于該裸露晶粒座導(dǎo)線架封裝結(jié)構(gòu)會(huì)受到濕氣的攻擊，為了避免濕氣導(dǎo)致塑體金屬界面脫層，而影響到封裝件的可靠性，通常連接半導(dǎo)體晶粒的接地墊的接地線并不直接焊接于晶粒座表面，而是將接地線焊接于矩形接地環(huán)上，該矩形接地環(huán)于不同導(dǎo)線架深度的平面圍繞該晶粒座。通常情況下，該接地環(huán)由連接于該晶粒座的預(yù)傾拉桿(tie bar)支撐。在下面的說(shuō)明中，許多具體細(xì)節(jié)為本發(fā)明提供了一個(gè)通盤的解說(shuō)。然而，對(duì)于熟悉本領(lǐng)域通常知識(shí)者，本發(fā)明亦可在沒(méi)有該具體細(xì)節(jié)的情況下即可加以實(shí)行。為求精簡(jiǎn)并避免模糊本發(fā)明，一些已知的系統(tǒng)配置及/或流程步驟并未被詳細(xì)的披露。附圖中所顯示的設(shè)備的實(shí)施例皆以半圖解的呈現(xiàn)，而且未按照實(shí)際比例繪制，特別在某些圖式中的有些尺寸為了清楚顯示而被放大。圖IA為依據(jù)本發(fā)明一個(gè)實(shí)施例所繪示的半導(dǎo)體封裝結(jié)構(gòu)俯視圖。圖IB為圖IA的半導(dǎo)體封裝結(jié)構(gòu)的剖面示意圖，如圖IA和圖IB所示，半導(dǎo)體封裝結(jié)構(gòu)10包括有半導(dǎo)體晶粒20，其設(shè)置于晶粒座110的第一表面IlOa上，其中晶粒座110可以有四個(gè)外部邊緣。半導(dǎo)體封裝結(jié)構(gòu)10另包括有復(fù)數(shù)個(gè)導(dǎo)腳120，沿晶粒座110的該四個(gè)外部邊緣設(shè)置于第一水平面、四個(gè)接地桿130從該第一水平面下降到第二個(gè)平面(如圖IB所示)、四個(gè)連接桿142 從晶粒座110的四個(gè)邊角向外延伸，以及復(fù)數(shù)條下傾的聯(lián)系架144將接地桿130連接于晶粒座110。所屬領(lǐng)域技術(shù)人員應(yīng)能理解，前述的導(dǎo)腳120和接地桿130在其他情況下不一定要設(shè)置在不同的水平面。每一個(gè)接地桿130沿著晶粒座110的四個(gè)邊放置，并且連接于兩相鄰的連接桿142。在其他的實(shí)施例中，接地桿130也可能不連接于連接桿142，如在圖 2所例示。模塑料30至少部分包覆晶粒座110以及導(dǎo)腳120的內(nèi)部接點(diǎn)120a，使得晶粒座 110的底部表面IlOb露出。半導(dǎo)體晶粒20包含有復(fù)數(shù)個(gè)焊墊202設(shè)置于在半導(dǎo)體晶粒20上的區(qū)域20a。 半導(dǎo)體晶粒20可能包含，但不限于，存儲(chǔ)器控制器晶粒，如DDR2-SDRAM、DDR3-SDRAM、或 DDR4-SDRAM的控制器。焊墊202進(jìn)一步包含有復(fù)數(shù)個(gè)信號(hào)墊202a以及復(fù)數(shù)個(gè)接地墊202b。 復(fù)數(shù)條第一接合焊線212用來(lái)提供信號(hào)墊202a各自電性連接至導(dǎo)腳120。復(fù)數(shù)條第二接合焊線214用來(lái)將各自的接地墊202b電性連接至接地桿130。根據(jù)本發(fā)明的實(shí)施例，晶粒座110每個(gè)外部邊緣上的聯(lián)系架144的個(gè)數(shù)對(duì)于減少半導(dǎo)體封裝結(jié)構(gòu)10的介入損耗是一個(gè)非常重要且關(guān)鍵的參數(shù)。在高頻域的介入損耗越大， 波形在時(shí)域下降的幅度也越大。這也就是說(shuō)，連接到每一個(gè)接地桿130的聯(lián)系架144數(shù)目對(duì)于降低封裝后存儲(chǔ)器控制器的介入損耗至關(guān)重要。根據(jù)本發(fā)明的實(shí)施例，聯(lián)系架144在晶粒座110每個(gè)外部邊緣的數(shù)量最好等于或大于4 (每一接地環(huán)的聯(lián)系架數(shù)量N > 4)。在所例示的實(shí)施例中，如圖IA所示，沿著晶粒座110每個(gè)外部邊緣有五個(gè)聯(lián)系架144。然而， 必須了解的是，其他數(shù)目的聯(lián)系架，可以適用于其他的情況，只要聯(lián)系架144的數(shù)量等于或大于四個(gè)。兩個(gè)相鄰聯(lián)系架144之間的間隔長(zhǎng)度L也是一個(gè)重要參數(shù)。根據(jù)本發(fā)明的實(shí)施例，兩相鄰聯(lián)系架144之間的間隔長(zhǎng)度L最好等于或小于3毫米(L<3mm)。此外，根據(jù)本發(fā)明的實(shí)施例，各聯(lián)系架144的寬度最好等于或大于0. 1毫米(W彡0. Imm)。圖3以模擬顯示本發(fā)明實(shí)施例的單邊6聯(lián)系架的薄型四方扁平封裝結(jié)構(gòu)的介入損耗(insertion loss, S-parameter)的具體改善情形。該模擬結(jié)果是基于使用裸露晶粒座 (E-pad)薄型四方扁平封裝結(jié)構(gòu)封裝結(jié)構(gòu)組裝的DDR3-SDRAM控制器。如圖3所示，習(xí)知晶粒座每邊有兩個(gè)聯(lián)系架的封裝結(jié)構(gòu)有較大的介入損耗，亦即在1.0千兆赫(GHz)約為-4. 6dB。 相比之下，本發(fā)明晶粒座每個(gè)外部邊緣有六個(gè)聯(lián)系架的半導(dǎo)體封裝結(jié)構(gòu)顯示相對(duì)較小的介入損耗，亦即在1. 0千兆赫約為-1. 6dB。由此可見，本發(fā)明介入損耗的改善在1. 0千兆赫下可達(dá)到約3dB。圖4為依據(jù)本發(fā)明另一實(shí)施例所繪示的高速存儲(chǔ)器系統(tǒng)40方塊示意圖，其中高速存儲(chǔ)器系統(tǒng)40架構(gòu)在雙層電路印刷電路板50上。如圖4所示，存儲(chǔ)器系統(tǒng)40包含有一個(gè) DDR-SDRAM 封裝結(jié)構(gòu) 42，例如，DDR2-SDRAM、DDR3-SDRAM、或 DDR4-SDRAM 的封裝結(jié)構(gòu)，以及DDR-SDRAM控制器封裝結(jié)構(gòu)44，其采用在如圖IA和圖IB所述的裸露晶粒座(E-pad)薄型四方扁平封裝(LQFP)結(jié)構(gòu)的DDR2-SDRAM、DDR3-SDRAM、或DDR4-SDRAM的封裝結(jié)構(gòu)，以 及DDRSDRAM控制器封裝結(jié)構(gòu)控制器封裝結(jié)構(gòu)，這兩者都安裝在雙層電路印刷電路板50的同一側(cè)。存儲(chǔ)器總線52和54可從DDR-SDRAM控制器封裝結(jié)構(gòu)44連接至DDR-SDRAM封裝結(jié)構(gòu)42。例如，如圖4所示，存儲(chǔ)器總線52可傳送地址/命令/控制信號(hào)，而存儲(chǔ)器總線54 可傳送數(shù)據(jù)總線/數(shù)據(jù)遮罩/數(shù)據(jù)選通信號(hào)。此外，用于時(shí)脈/地址/控制信號(hào)的阻尼電阻56可與一大于或等于5歐姆的阻尼電阻一起放置于存儲(chǔ)器總線52。在其它實(shí)施例中， DDR-SDRAM控制器封裝結(jié)構(gòu)44可在存儲(chǔ)器系統(tǒng)內(nèi)驅(qū)動(dòng)一個(gè)以上的DRAM晶粒。根據(jù)本發(fā)明的實(shí)施例，在DDR-SDRAM控制器封裝結(jié)構(gòu)44中晶粒座的底部(未明確顯示)電性耦合于雙層電路印刷電路板50的接地面。根據(jù)本發(fā)明實(shí)施例，所有數(shù)據(jù)(數(shù)據(jù)總線/數(shù)據(jù)遮罩/數(shù)據(jù)選通)和地址/命令/控制信號(hào)傳輸線路都與存儲(chǔ)器控制器布線在雙層印刷電路板50 的同一層上。雖然雙層電路印刷電路板是作為一個(gè)例子，在說(shuō)明的情況下，所屬領(lǐng)域技術(shù)人員應(yīng)可以理解其他不同層數(shù)的印刷電路板的路線亦可以使用，例如，單層印刷電路板或四層印刷電路板。圖5A例示傳統(tǒng)單邊兩聯(lián)系架的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視圖。圖5B例示本發(fā)明實(shí)施例的單邊超過(guò)五個(gè)聯(lián)系架的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視圖。如圖5A所示，半導(dǎo)體晶粒20，如存儲(chǔ)器控制器，安裝于具有四個(gè)外部邊緣的晶粒座110上。導(dǎo)腳120沿晶粒座110的四個(gè)外部邊緣排列。下降接地桿130處于導(dǎo)腳 120的內(nèi)部接點(diǎn)和晶粒座110之間。晶粒座110的四個(gè)邊角系有連接桿142向外延伸。例如，一個(gè)數(shù)據(jù)信號(hào)，如數(shù)據(jù)總線信號(hào)，經(jīng)由接合焊線212a和導(dǎo)腳120'傳送出去，然后通過(guò)存儲(chǔ)器總線或是印刷電路板上的線路到達(dá)存儲(chǔ)器晶粒封裝結(jié)構(gòu)。印刷電路板上的接地面或線路58再將高速或高頻返回電流(return current)傳送回存儲(chǔ)器控制器20。返回電流首先抵達(dá)裸露晶粒座，然后透過(guò)路徑520返回到存儲(chǔ)器控制器20。如圖5A所示，前述返回電流必須通過(guò)離最初發(fā)出的數(shù)據(jù)總線信號(hào)的接合焊線212a較遠(yuǎn)的聯(lián)系架144b。如圖5B所示，同樣地，半導(dǎo)體晶粒20，如存儲(chǔ)器控制器，安裝在有四個(gè)外部邊緣的晶粒座110。導(dǎo)腳120沿晶粒座110的四個(gè)外部邊緣排列。下降接地桿130處于導(dǎo)腳120 的內(nèi)部接點(diǎn)和晶粒座110之間。晶粒座110的四個(gè)邊角系有連接桿142向外延伸。例如， 一個(gè)數(shù)據(jù)信號(hào)，如數(shù)據(jù)總線信號(hào)，由接合焊線212a和導(dǎo)腳120'傳送出去，然后通過(guò)存儲(chǔ)器總線或是印刷電路板上的線路傳送到存儲(chǔ)器晶粒封裝結(jié)構(gòu)。印刷電路板上的接地面或線路58再將高速或 高頻返回電流傳送回到存儲(chǔ)器控制器20。相比較而言，此例中，返回電流首先抵達(dá)裸露晶粒座，然后透過(guò)聯(lián)系架144a的相對(duì)較短的路徑530返回到存儲(chǔ)器控制器 20。值得注意的是，高速或高頻返回電流會(huì)自動(dòng)選擇具有最小電感的返回路徑返回，亦即有最小的線圈路徑(wire loop)。本發(fā)明通過(guò)提供靠近最初發(fā)出的數(shù)據(jù)總線信號(hào)的接合焊線 212a的一個(gè)聯(lián)系架144a，形成了一個(gè)較小的線圈路徑，而能縮短高速信號(hào)的返回路徑。這就是為什么晶粒座110每一個(gè)外部邊緣上的聯(lián)系架144個(gè)數(shù)對(duì)于減少的介入損耗是至關(guān)重要的。圖5A中的返回路徑520越長(zhǎng)會(huì)導(dǎo)致更多高頻成分被過(guò)濾掉，而這將減緩邊緣速率 (edge rate)0如前所述，裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)對(duì)于DRAM控制器是一個(gè)符合成本效益的封裝選項(xiàng)。裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)與雙層電路印刷電路板結(jié)合使用時(shí)更能大幅降低系統(tǒng)成本。然而，過(guò)去雙層電路印刷電路板上結(jié)合導(dǎo)線架封裝結(jié)構(gòu)，其信道在高速操作時(shí)有很大的介入損耗。迄今為止，沒(méi)有習(xí)知技術(shù)能夠針對(duì)這個(gè)問(wèn)題并提出足以克服導(dǎo)線架封裝結(jié)構(gòu)于高頻率應(yīng)用的的介入損耗的解決方案。根據(jù)本發(fā)明實(shí)施例，只要通過(guò)增加在晶粒座每個(gè)外部邊緣上的聯(lián)系架數(shù)量，或減少在兩個(gè)相鄰的聯(lián)系架的間隔的長(zhǎng)度，返回路徑可以被縮短，如此，導(dǎo)線架封裝結(jié)構(gòu)在高頻率范圍操作時(shí)的介入損耗就可以得到大幅改善。在本發(fā)明的一個(gè)方面，還可通過(guò)加大各聯(lián)系架的寬度，而進(jìn)一步減少接地電感。 圖6A和圖6B顯示出在信道效能的改善。圖6A是以傳統(tǒng)單邊具有兩個(gè)聯(lián)系架 (bridges)的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)為測(cè)試樣本，在1. 6十億比特/秒的DDR3 規(guī)格數(shù)據(jù)傳輸速率下所繪制代表信號(hào)完整性的眼狀圖。圖6B是以本發(fā)明單邊具有六個(gè)聯(lián)系架的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)為測(cè)試樣本，在1. 6十億比特/秒的DDR3規(guī)格數(shù)據(jù)傳輸速率下所繪制代表信號(hào)完整性的眼狀圖。如圖6A和圖6B所示，一個(gè)六邊形圖表通常被定義為一個(gè)“眼罩“，其評(píng)估如果”眼睛”符合系統(tǒng)(設(shè)定和保持)的時(shí)序與噪音容限。 一般來(lái)說(shuō)，眼狀圖系用來(lái)表達(dá)傳輸信號(hào)的表現(xiàn)。眼狀圖是在二進(jìn)制比特組應(yīng)用到透過(guò)傳輸線傳輸?shù)妮斎胄盘?hào)時(shí)與時(shí)域周期的波形重迭。在眼狀圖，如果”眼睛”打開地夠大(亦即眼睛不穿越眼罩)，這意味著測(cè)試系統(tǒng)的信號(hào)完整性是好的，會(huì)有更好的時(shí)序和噪音容限。從結(jié)果來(lái)看，明顯的圖6B(本發(fā)明)的信號(hào)完整性優(yōu)于圖6A (背景技術(shù))。第7A-7F圖例示DDR3-SDRAM在印刷電路板上的路由拓?fù)鋱D。TLx (χ = 0 3)代表在印刷電路板上互連的路線。Rd與Rp代表一系列(阻尼)電阻和并聯(lián)電阻。Pkg代表在存儲(chǔ)器控制器內(nèi)部互連的封裝結(jié)構(gòu)以及(DRAM)存儲(chǔ)器封裝結(jié)構(gòu)。如圖7Α所示，存儲(chǔ)器數(shù)據(jù)組的路由可能包含所有的數(shù)據(jù)總線，數(shù)據(jù)選通信號(hào)的和數(shù)據(jù)遮罩信號(hào)。圖7Β與圖7C 說(shuō)明了存儲(chǔ)器時(shí)脈信號(hào)的拉線。電阻Rd是選擇性的，如果不同的控制器驅(qū)動(dòng)力分配的話， 其可能介于0 100歐姆的范圍。圖7D說(shuō)明了單時(shí)脈對(duì)連接到雙同步動(dòng)態(tài)存儲(chǔ)器的拉線。 只有一個(gè)連接端(RP)要求要接近分支通過(guò)/點(diǎn)。圖7Ε說(shuō)明了命令和控制信號(hào)在雙同步動(dòng)態(tài)存儲(chǔ)器的界面的拉線。圖7F說(shuō)明了命令和控制信號(hào)連接到單同步動(dòng)態(tài)存儲(chǔ)器界面和電阻Rd的拉線。如果不同的控制器驅(qū)動(dòng)力分配的話，電阻Rd可能介于0-200歐姆的范圍。圖8Α為本發(fā)明另一實(shí)施例的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視示意圖，其中仍沿用相同數(shù)字編號(hào)來(lái)表示相同的元件，區(qū)域或分層。如圖8Α所示，半導(dǎo)體封裝結(jié)構(gòu)IOa包括一個(gè)半導(dǎo)體晶粒20安裝在具有四個(gè)外部邊緣的晶粒座110上，復(fù)數(shù)個(gè)導(dǎo)腳120 沿晶粒座110的四個(gè)外部邊緣設(shè)置在第一水平面上，接地環(huán)，包含四接地桿130，從第一水平面下降到第二水平面，四個(gè)連接桿142從晶粒座110的四個(gè)邊角向外延伸。接地桿130 各自透過(guò)聯(lián)系壁344連接于晶粒座110。接地桿130的每一個(gè)沿晶粒座110的四個(gè)外部邊緣的各個(gè)外部邊緣設(shè)置并連接到兩相鄰的連接桿142。在另一例子中，當(dāng)然，接地桿130和聯(lián)系壁344也可能無(wú)法連接到連接桿142，如圖8Β所示。為簡(jiǎn)化說(shuō)明，模塑包覆的半導(dǎo)體晶粒20，晶粒座110，接地桿130以及導(dǎo)腳120的內(nèi)部接點(diǎn)120a并不特別顯示。半導(dǎo)體晶粒20包含有，但不限于，存儲(chǔ)器控制器晶粒，如DDR2-SDRAM、 DDR3-SDRAM、或DDR4-SDRAM控制器。復(fù)數(shù)個(gè)第一接合焊線212用來(lái)提供半導(dǎo)體晶粒20與導(dǎo)腳120電性連接。復(fù)數(shù)個(gè)第二接合焊線214用來(lái)提供半導(dǎo)體晶粒20與接地桿130電性連接。根據(jù)這個(gè)實(shí)施例，聯(lián)系架和聯(lián)系架之間的間隔被完整的聯(lián)系壁344所取代，因此接地桿 130和晶粒座110之間沒(méi)有任何縫隙形成。此外，如圖所示，由四條接地桿130構(gòu)成的接地環(huán)、聯(lián)系壁344和晶粒座110共同構(gòu)成類似于一個(gè)矩形餅干烤盤的配置組態(tài)。另外，由四條接地桿130構(gòu)成的接地環(huán)、聯(lián)系壁344和晶粒座110 —體成形，且由相同的導(dǎo)電材料制成。如圖8A所示，聯(lián)系壁344與晶粒座110定義一個(gè)可容納半導(dǎo)體晶粒20的凹穴360。
圖8B為本發(fā)明另一實(shí)施例的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)的部分側(cè)視圖， 其中仍沿用相同數(shù)字編號(hào)來(lái)表示相同的元件，區(qū)域或分層。在圖8A中的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)IOa及在圖8B中的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)IOb兩者大致相同， 主要差異點(diǎn)在于圖8B中的裸露晶粒座薄型四方扁平封裝結(jié)構(gòu)IOb的連接桿142與接地桿 130和聯(lián)系壁344斷開，而不相連接。雖然本發(fā)明已以較佳實(shí)施方式揭露如上，然其并非用于限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的范圍內(nèi)，可以做一些改動(dòng)，因此本發(fā)明的保護(hù)范圍應(yīng)以權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體封裝結(jié)構(gòu)，包含有 晶粒座；半導(dǎo)體晶粒，設(shè)于該晶粒座上； 復(fù)數(shù)個(gè)導(dǎo)腳，設(shè)置于該晶粒座的周緣； 接地桿，設(shè)于該復(fù)數(shù)個(gè)導(dǎo)腳與該晶粒座之間；復(fù)數(shù)個(gè)聯(lián)系架，連接該接地桿與該晶粒座，其中兩相鄰的該復(fù)數(shù)個(gè)聯(lián)系架之間具有間隔，且該間隔的長(zhǎng)度小于或等于3mm ；復(fù)數(shù)條第一接合焊線，連接該半導(dǎo)體晶粒與該復(fù)數(shù)個(gè)導(dǎo)腳； 復(fù)數(shù)條第二接合焊線，連接該半導(dǎo)體晶粒與該接地桿；以及膜塑料，至少部分包覆住該晶粒座以及該復(fù)數(shù)個(gè)導(dǎo)腳的內(nèi)端，使該晶粒座的底面從該膜塑料中被曝露出來(lái)。
2.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，設(shè)置于該晶粒座周緣各單邊的該復(fù)數(shù)個(gè)聯(lián)系架的數(shù)目大于或等于4。
3.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，各該復(fù)數(shù)個(gè)聯(lián)系架的寬度大于或等于0. 1mm。
4.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該半導(dǎo)體晶粒包含有存儲(chǔ)器控制晶粒。
5.如權(quán)利要求4所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該存儲(chǔ)器控制晶粒包含有DDR2、 DDR3或DDR4 SDRAM控制晶粒。
6.一種半導(dǎo)體封裝結(jié)構(gòu)，包含有 晶粒座；半導(dǎo)體晶粒，設(shè)于該晶粒座上； 復(fù)數(shù)個(gè)導(dǎo)腳，設(shè)置于該晶粒座的周緣； 至少一接地桿，設(shè)于該復(fù)數(shù)個(gè)導(dǎo)腳與該晶粒座之間； 聯(lián)系壁，連接該接地桿與該晶粒座； 復(fù)數(shù)個(gè)第一接合焊線，連接該半導(dǎo)體晶粒與該復(fù)數(shù)個(gè)導(dǎo)腳； 復(fù)數(shù)條第二接合焊線，連接該半導(dǎo)體晶粒與該接地環(huán)；以及膜塑料，至少部分包覆住該晶粒座以及該復(fù)數(shù)個(gè)導(dǎo)腳的內(nèi)端，使該晶粒座的底面從該膜塑料中被曝露出來(lái)。
7.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該半導(dǎo)體晶粒包含有存儲(chǔ)器控制晶粒。
8.如權(quán)利要求7所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該存儲(chǔ)器控制晶粒包含有DDR2、 DDR3或DDR4 SDRAM控制晶粒。
9.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該接地環(huán)、該聯(lián)系壁與該晶粒座共同構(gòu)成類似烤盤結(jié)構(gòu)。
10.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該接地環(huán)、該聯(lián)系壁與該晶粒座為一體成型，且由相同的導(dǎo)電材料構(gòu)成。
11.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該聯(lián)系壁與該晶粒座定義凹穴，用來(lái)容置該半導(dǎo)體晶粒。
全文摘要
本發(fā)明提供一種半導(dǎo)體封裝結(jié)構(gòu)，包含有晶粒座、半導(dǎo)體晶粒、復(fù)數(shù)個(gè)導(dǎo)腳、接地桿以及復(fù)數(shù)個(gè)聯(lián)系架。該半導(dǎo)體晶粒，設(shè)于該晶粒座上。該復(fù)數(shù)個(gè)導(dǎo)腳，設(shè)置于該晶粒座的周緣。該接地桿，設(shè)于該復(fù)數(shù)個(gè)導(dǎo)腳與該晶粒座之間。該復(fù)數(shù)個(gè)聯(lián)系架，連接該接地桿與該晶粒座，其中兩相鄰的該復(fù)數(shù)個(gè)聯(lián)系架之間具有間隔，且該間隔的長(zhǎng)度小于或等于3毫米。本發(fā)明提供的半導(dǎo)體封裝結(jié)構(gòu)，可結(jié)合單層電路或2層電路印刷電路板，以降低系統(tǒng)成本。
文檔編號(hào)H01L23/495GK102222656SQ20111009197
公開日2011年10月19日 申請(qǐng)日期2011年4月13日 優(yōu)先權(quán)日2010年4月13日
發(fā)明者張圣明, 張峻瑋, 李錦智, 陳南璋, 陳南誠(chéng), 饒哲源 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司