專利名稱：Umos晶體管及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的形成方法，特別涉及UMOS晶體管及其形成方法。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的不斷發(fā)展，功率器件(Power Device)作為一種新型器件，被廣泛應(yīng)用于如磁盤驅(qū)動、汽車電子等領(lǐng)域。功率器件需要能夠承受較大的電壓、電流以及功率負載。而現(xiàn)有的MOS晶體管等器件無法滿足上述需求，因此，為了滿足應(yīng)用的需要，各種功率器件成為關(guān)注的焦點。U形溝槽金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(UMOS，U-groove-metal-oxide-siIicon transistors)是一種常用的功率器件，其溝道的方向垂直于襯底，不但能夠提供優(yōu)良的功率性能，與常規(guī)的MOS晶體管比還能夠節(jié)省大約40 %的面積。圖1示出了 UMOS晶體管的剖面結(jié)構(gòu)示意圖。如圖1所示，包括N+摻雜的半導(dǎo)體基底10 ；形成在半導(dǎo)體基底10上的外延層11，所述外延層11為N—摻雜；形成在所述外延層11表面的摻雜阱12，所述摻雜阱12為P型摻雜；貫穿所述摻雜阱12的溝槽；柵介質(zhì)層 13，覆蓋所述溝槽的底部和側(cè)壁；柵電極14，形成在所述柵介質(zhì)層13上，填滿所述溝槽；源區(qū)15和源區(qū)17，形成在所述溝槽兩側(cè)的摻雜阱12內(nèi)，與所述柵介質(zhì)層13相鄰，為N+摻雜； 體區(qū)16和體區(qū)18，形成在所述摻雜阱12內(nèi)，為P+摻雜。圖1中包括了 2個對稱的UMOS晶體管，具體的，外延層11、摻雜阱12、源區(qū)15、柵介質(zhì)層13和柵電極14構(gòu)成了其中一個UMOS晶體管，其中外延層11作為漏極，源區(qū)15作為源極，外延層11和源區(qū)15之間與柵介質(zhì)層13相鄰的摻雜阱12的部分作為溝道區(qū)，體區(qū) 16與摻雜阱12的摻雜類型相同，用作體電極；外延層11、摻雜阱12、源區(qū)17、柵介質(zhì)層13 和柵電極14構(gòu)成了另一個UMOS晶體管，其中外延層11作為漏極，源區(qū)17作為源極，外延層11和源區(qū)17之間與柵介質(zhì)層13相鄰的摻雜阱12的部分作為溝道區(qū)，體區(qū)18與摻雜阱 12的摻雜類型相同，用作體電極。由于外延層11以及柵介質(zhì)層13的形狀呈“U”形，因此命名為UMOS晶體管。UMOS晶體管的柵介質(zhì)層13和柵電極14的結(jié)構(gòu)決定了其比常規(guī)的MOS 晶體管具有更高的輸入阻抗，因而可以用作功率器件?，F(xiàn)有技術(shù)的UMOS晶體管的形成方法，包括參考圖2，提供半導(dǎo)體基底10，所述半導(dǎo)體基底10上形成有外延層11，所述外延層 11的表面形成有摻雜阱12，所述摻雜阱12和所述外延層11的摻雜類型相反；參考圖3，形成溝槽12a，所述溝槽1 貫穿所述摻雜阱12，底部和側(cè)壁暴露出所述外延層11 ；參考圖4，形成覆蓋所述摻雜阱12和溝槽1 的柵介質(zhì)層13以及填充滿所述溝槽的多晶硅層16 ；參考圖5，對所述多晶硅層16進行平坦化處理，直至暴露摻雜阱12，形成柵電極層 14和柵介質(zhì)層13。最后，對摻雜阱12進行摻雜，形成如圖1所示的UMOS晶體管。
但是，在上述方法中，在對多晶硅層16進行平坦化處理時，柵介質(zhì)層14靠近溝槽拐角的地方容易形成凹陷19，從而對器件的性能產(chǎn)生不利的影響，隨著柵介質(zhì)層厚度越來越薄，所述凹陷19對器件的性能的影響也越來越嚴重。關(guān)于UMOS晶體管的更多詳細內(nèi)容，請參考專利號為6551881的美國專利。

發(fā)明內(nèi)容
本發(fā)明的實施例解決的問題是提供一種UMOS晶體管的形成方法，解決現(xiàn)有UMOS 晶體管的形成方法中，柵介質(zhì)層靠近溝槽拐角的地方容易形成凹陷的問題。為解決上述問題，本發(fā)明的實施例提供一種UMOS晶體管的形成方法，包括提供半導(dǎo)體基底，所述半導(dǎo)體基底表面形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；形成溝槽，所述溝槽貫穿所述摻雜阱，并部分位于所述外延層內(nèi)；形成覆蓋所述摻雜阱和溝槽的柵介質(zhì)層以及填充滿所述溝槽的多晶硅層；對所述多晶硅層進行刻蝕處理，直至暴露柵介質(zhì)層，形成柵電極層；在所述摻雜阱內(nèi)形成源區(qū)，所述源區(qū)位于柵電極層兩側(cè)?？蛇x地，還包括在對所述多晶硅層進行刻蝕處理之前，對所述多晶硅層進行平坦化處理，直至多晶硅層位于摻雜阱表面的部分的厚度為500-2500埃?？蛇x地，在形成源區(qū)之前，還包括去除位于摻雜阱表面的部分厚度的柵介質(zhì)層， 去除工藝后，位于摻雜阱表面的柵介質(zhì)層的厚度為150-250埃?？蛇x地，所述半導(dǎo)體基底和外延層的摻雜類型為N型，所述摻雜阱的摻雜類型為P 型，所述源區(qū)的摻雜類型為N型。可選地，所述源區(qū)的摻雜元素為砷。可選地，所述柵介質(zhì)層的材料是二氧化硅?？蛇x地，在去除工藝之前，柵介質(zhì)層的厚度為300-500埃。相應(yīng)地，本發(fā)明還提供通過上述方法所形成的UMOS晶體管，包括UM0S晶體管的形成方法所形成的UMOS晶體管，其特征在于，包括半導(dǎo)體基底，所述半導(dǎo)體基底表面形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；溝槽，貫穿所述摻雜阱，并部分位于所述外延層內(nèi)；柵介質(zhì)層，覆蓋所述溝槽的底部和側(cè)壁，且覆蓋摻雜阱的表面；柵電極，形成于所述柵介質(zhì)層的表面且填滿所述溝槽；源區(qū)，位于所述摻雜阱內(nèi)且位于所述柵電極層兩側(cè)?？蛇x地，還包括體區(qū)，形成于所述摻雜阱內(nèi)，其摻雜類型與所述摻雜阱相同?？蛇x地，形成源區(qū)之前，去除部分厚度的柵介質(zhì)層，使得柵介質(zhì)層位于摻雜阱表面的部分的厚度是150-250埃。與現(xiàn)有技術(shù)相比，本發(fā)明的實施例具有以下優(yōu)點本發(fā)明的實施例中，采用刻蝕的方法去除位于摻雜阱表面的多晶硅層，形成柵電極層，利用現(xiàn)有的刻蝕終點探測技術(shù)，可以使所述刻蝕停止在柵介質(zhì)層表面，而不會在柵介質(zhì)層靠近溝槽拐角的地方形成凹陷，從而提高了 UMOS晶體管的性能；
在本發(fā)明的可選實施例中，在對多晶硅層進行刻蝕之前，先對多晶硅層進行平坦化處理，去除位于摻雜阱表面的部分厚度的多晶硅層，所以可以縮短后續(xù)刻蝕工藝的時間， 提高效率；在本發(fā)明的可選實施例中，在對摻雜阱進行摻雜，形成源區(qū)之前，去除位于摻雜阱表面的部分厚度的柵介質(zhì)層，摻雜離子可以穿過剩余的位于摻雜阱表面的柵介質(zhì)，進入摻雜阱，從而有利于后續(xù)摻雜工藝的進行。


圖1是現(xiàn)有UMOS晶體管的剖面結(jié)構(gòu)示意圖；圖2至圖5是現(xiàn)有的UMOS晶體管的形成方法的剖面結(jié)構(gòu)示意圖；圖6是本發(fā)明的實施例所提供的UMOS晶體管的形成方法的流程示意圖；圖7至圖13是本發(fā)明的實施例所提供的UMOS晶體管的形成方法的剖面結(jié)構(gòu)示意圖。
具體實施例方式正如背景技術(shù)所言，現(xiàn)有的UMOS晶體管形成方法中，柵介質(zhì)層靠近溝槽拐角的地方容易形成凹陷。發(fā)明人經(jīng)過研究發(fā)現(xiàn)，柵介質(zhì)層在靠近溝槽拐角的地方容易形成凹陷的原因是，位于摻雜阱表面的多晶硅層的厚度遠大于柵介質(zhì)層的厚度，所以在采用平坦化工藝去除位于摻雜阱表面的多晶硅層的過程中，為了完整地去除所述多晶硅層，很難使平坦化處理停止在柵介質(zhì)層表面，并且會對位于拐角處的柵介質(zhì)層造成損耗，形成如圖5所示的凹陷19。為此，發(fā)明人嘗試調(diào)整平坦化工藝的參數(shù)，但是收效甚微。于是發(fā)明人進一步嘗試改變?nèi)コ挥趽诫s阱表面的多晶硅層的工藝方法。經(jīng)過研究，發(fā)明人提供一種形成UMOS晶體管的方法，本發(fā)明所提供的方法先采用平坦化處理去除位于摻雜阱表面的部分厚度的多晶硅層，再利用刻蝕工藝去除摻雜阱表面殘余的多晶硅層，從而避免柵介質(zhì)層在靠近溝槽拐角的地方形成凹陷，進一步提高UMOS晶體管的性能。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施方式
的限制。圖6是本發(fā)明的實施例所提供的UMOS晶體管的形成方法的流程示意圖，包括步驟S101，提供半導(dǎo)體基底，所述半導(dǎo)體基底表面形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；步驟S102，形成溝槽，所述溝槽貫穿所述摻雜阱，并部分位于所述外延層內(nèi)；步驟S103，形成覆蓋所述摻雜阱和溝槽的柵介質(zhì)層以及填充滿所述溝槽的多晶硅層；步驟S104，對所述多晶硅層進行平坦化處理，直至所述多晶硅層位于摻雜阱表面的部分的厚度為500-2500埃；步驟S105，對所述平坦化處理后的多晶硅層進行刻蝕處理，直至暴露柵介質(zhì)層，形成柵電極層；步驟S106，在所述摻雜阱內(nèi)形成源區(qū)，所述源區(qū)位于柵電極層兩側(cè)。參考圖6和圖7，執(zhí)行步驟S101，提供半導(dǎo)體基底20，所述半導(dǎo)體基底20表面形成有外延層21，所述外延層21的表面形成有摻雜阱22，所述摻雜阱22和所述外延層21的摻雜類型相反。具體的，提供半導(dǎo)體基底20，所述半導(dǎo)體基底20的材料為半導(dǎo)體材料，可以是單晶硅，也可以是也可以是硅、鍺、砷化鎵或硅鍺化合物，還可以是絕緣體上硅(SOI，Silicon On Insulator)結(jié)構(gòu)或硅上外延層結(jié)構(gòu)，本實施例中所述半導(dǎo)體基底20為N+型摻雜。所述半導(dǎo)體基底20上形成有外延層21，所述外延層21可以采用外延生長工藝形成，本實施例中其摻雜類型與所述半導(dǎo)體基底20相同，具體為N—型摻雜。所述外延層21的表面形成有摻雜阱22，所述摻雜阱22的摻雜類型和所述外延層21的摻雜類型相反，本實施例中具體為P 型摻雜，其形成方法可以為對所述外延層21進行離子注入，從而在外延層21的表面形成摻雜阱22。本領(lǐng)域技術(shù)人員可以根據(jù)需要對所述外延層21和摻雜阱22的摻雜濃度進行選定。參考圖6和圖8，執(zhí)行步驟S102，形成溝槽22a，所述溝槽2 貫穿所述摻雜阱22， 并部分位于所述外延層21內(nèi)。所述溝槽22a的形成方法包括在所述摻雜阱22的表面形成光刻膠并圖形化，定義出所述溝槽2 的圖形；以所述光刻膠圖形為掩膜進行刻蝕，刻穿所述摻雜阱22，并刻蝕所述外延層21的一部分，使得形成的溝槽2 的底部和側(cè)壁暴露出所述外延層21。在本實施例中，所述溝槽2 的深度為1. 2-1. 5微米。本領(lǐng)域技術(shù)人員可以根據(jù)需制備的UMOS晶體管的參數(shù)來確定具體的刻蝕深度。參考圖6和圖9，執(zhí)行步驟S103，形成覆蓋所述摻雜阱22和溝槽22a的柵介質(zhì)層 24以及填充滿所述溝槽的多晶硅層25a。具體地，在本發(fā)明的一個實施例中，柵介質(zhì)層M的材料為二氧化硅；所述多晶硅層2 的材料為多晶硅?？梢圆捎没瘜W(xué)氣相沉積法形成所述的柵介質(zhì)層M和多晶硅層25a。因為溝槽2 處存在高度差，所以所形成的多晶硅層25a的表面不是平坦的。參考圖6和圖10，執(zhí)行步驟S104，對所述多晶硅層2 進行平坦化處理，直至所述多晶硅層2 位于摻雜阱22表面的部分的厚度為500-2500埃。在本實施例中，采用化學(xué)機械研磨的方法對所述多晶硅層2 進行平坦化處理， 所述平坦化處理去除摻雜阱22表面的部分多晶硅層25a，在平坦化處理后，所述多晶硅層 25a位于摻雜阱22表面的部分的厚度為500-2500埃。在本實施例中，因為所形成的多晶硅層25a需要填充滿所述溝槽22a，所以在平坦化處理中去除的多晶硅層25a的厚度比較大，所述平坦化處理后形成的界面不是很容易控制，如果去除后保留的多晶硅層25a的厚度過大，會使后續(xù)刻蝕處理所需要的時間比較長， 不利于提高效率；如果去除后保留的多晶硅層的厚度過小，又容易在平坦化處理中對柵介質(zhì)層M造成損傷，使得柵介質(zhì)層M在拐角處形成凹陷。發(fā)明人經(jīng)過大量的實驗研究，發(fā)現(xiàn)，在平坦化處理中，所述多晶硅層2 位于摻雜阱22表面的部分保留500-2500埃為一個比較合適的值，既不會使柵介質(zhì)層M在拐角處形成凹陷，又不會使后續(xù)刻蝕工藝的負擔(dān)過大。
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參考圖6和圖11，執(zhí)行步驟S105，對所述平坦化處理后的多晶硅層2 進行刻蝕處理，直至暴露柵介質(zhì)層對，形成柵電極層25。在本實施例中，在平坦化處理之后，所述多晶硅層2 位于摻雜阱22表面的部分的厚度為500-2500埃。因為所述厚度比較小，所以采用刻蝕終點探測技術(shù)，可以使所述刻蝕工藝停止在柵介質(zhì)層M的表面，而不對柵介質(zhì)層M造成任何不可忽略的影響，尤其是不會形成凹陷，從而可以提高所形成的UMOS晶體管的性能。參考圖6、圖12和圖13，執(zhí)行步驟S106，在所述摻雜阱22內(nèi)形成源區(qū)沈和27，所述源區(qū)沈、27位于柵電極層25兩側(cè)。在本實施例中，位于摻雜阱22表面的柵介質(zhì)層M的厚度大于500埃，在摻雜工藝中，如果直接進行摻雜，會因為部分摻雜離子無法穿越厚度大于500埃的柵介質(zhì)層24，而降低摻雜效率，并且可能造成摻雜濃度過低。為此，在本發(fā)明的可選實施例中，在摻雜工藝之前，去除部分厚度的柵介質(zhì)層M。源區(qū)的摻雜類型與摻雜阱22的摻雜類型相反，比如在本發(fā)明的一個實施例中，摻雜離子為砷離子，在摻雜之前，去除部分厚度的柵介質(zhì)層M，使得位于摻雜阱22表面的柵介質(zhì)層M的厚度保留200埃左右，比如150-250埃。在本發(fā)明的一個實施例中，采用濕法刻蝕工藝去除部分厚度的柵介質(zhì)層24，比如采用氫氟酸去除部分厚度的柵介質(zhì)層M，然后進行摻雜。所述摻雜可以采用現(xiàn)有的摻雜工藝。摻雜后所形成的源區(qū)沈、27位于柵電極層25兩側(cè)，與柵介質(zhì)層M位于柵電極層25兩側(cè)的部分相鄰。還包括，在所述摻雜阱22內(nèi)形成體區(qū)觀和體區(qū)四，其摻雜類型與所述摻雜阱22 相同，本實施例中具體為P+型摻雜。需要說明的是，本實施例中形成的是N型的UMOS晶體管，根據(jù)實際需要，上述各步驟中各個膜層還可以采用相反的摻雜類型，從而形成P型的UMOS晶體管，這里不再贅述。至此，形成的UMOS晶體管的結(jié)構(gòu)如圖13所示，包括半導(dǎo)體基底20，所述半導(dǎo)體基底20表面形成有外延層21，所述外延層21的表面形成有摻雜阱22，所述摻雜阱22和所述外延層21的摻雜類型相反；溝槽，貫穿所述摻雜阱22，底部和側(cè)壁暴露出所述外延層21 ； 柵介質(zhì)層M，覆蓋所述溝槽的底部和側(cè)壁，且覆蓋摻雜阱22的表面；柵電極層25，形成于所述柵介質(zhì)層M的表面且填滿所述溝槽；源區(qū)26和源區(qū)27，位于所述摻雜阱22內(nèi)，且位于所述柵電極層25兩側(cè)，與柵電極層25兩側(cè)的柵介質(zhì)層M相鄰。此外，還包括體區(qū)28和體區(qū)四，形成于所述摻雜阱22內(nèi)，其摻雜類型與所述摻雜阱相同。其中，柵介質(zhì)層M位于摻雜阱22表面的部分的厚度是150-250埃。上述結(jié)構(gòu)中包括了 2個對稱的UMOS晶體管，其中一個UMOS晶體管包括外延層 21 (作為漏極)、摻雜阱22、源區(qū)沈(作為源極)、體區(qū)觀(作為體電極)、柵介質(zhì)層M和柵電極25 ；另外一個UMOS晶體管包括外延層21 (作為漏極)、摻雜阱22、源區(qū)27 (作為源極)、體區(qū)四(作為體電極)、柵介質(zhì)層M和柵電極25。綜上，本發(fā)明的實施例中，采用刻蝕的方法去除位于摻雜阱表面的多晶硅層，形成柵電極層，利用現(xiàn)有的刻蝕終點探測技術(shù)，可以使所述刻蝕停止在柵介質(zhì)層表面，而不會在柵介質(zhì)層靠近溝槽拐角的地方形成凹陷，從而提高了 UMOS晶體管的性能；在本發(fā)明的可選實施例中，在對多晶硅層進行刻蝕之前，先對多晶硅層進行平坦化處理，去除位于摻雜阱表面的部分厚度的多晶硅層，所以可以縮短后續(xù)刻蝕工藝的時間，提高效率；在本發(fā)明的可選實施例中，在對摻雜阱進行摻雜，形成源區(qū)之前，去除位于摻雜阱表面的部分厚度的柵介質(zhì)層，摻雜離子可以穿過剩余的位于摻雜阱表面的柵介質(zhì)，從而有利于后續(xù)摻雜工藝的進行。本發(fā)明的實施例雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明的實施例，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的實施例的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明的實施例技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明的實施例技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的實施例的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明的實施例技術(shù)方案的保護范圍。
權(quán)利要求
1.一種UMOS晶體管的形成方法，其特征在于，包括提供半導(dǎo)體基底，所述半導(dǎo)體基底表面形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；形成溝槽，所述溝槽貫穿所述摻雜阱，并部分位于所述外延層內(nèi)； 形成覆蓋所述摻雜阱和溝槽的柵介質(zhì)層以及填充滿所述溝槽的多晶硅層； 對所述多晶硅層進行刻蝕處理，直至暴露柵介質(zhì)層，形成柵電極層； 在所述摻雜阱內(nèi)形成源區(qū)，所述源區(qū)位于柵電極層兩側(cè)。
2.依據(jù)權(quán)利要求1所述的UMOS晶體管的形成方法，其特征在于，還包括在對所述多晶硅層進行刻蝕處理之前，對所述多晶硅層進行平坦化處理，直至多晶硅層位于摻雜阱表面的部分的厚度為500-2500埃。
3.依據(jù)權(quán)利要求2所述的UMOS晶體管的形成方法，其特征在于，在形成源區(qū)之前，還包括去除位于摻雜阱表面的部分厚度的柵介質(zhì)層，去除工藝后，位于摻雜阱表面的柵介質(zhì)層的厚度為150-250埃。
4.依據(jù)權(quán)利要求2所述的UMOS晶體管的形成方法，其特征在于，所述半導(dǎo)體基底和外延層的摻雜類型為N型，所述摻雜阱的摻雜類型為P型，所述源區(qū)的摻雜類型為N型。
5.依據(jù)權(quán)利要求4所述的UMOS晶體管的形成方法，其特征在于，所述源區(qū)的摻雜元素為砷。
6.依據(jù)權(quán)利要求1所述的UMOS晶體管的形成方法，其特征在于，所述柵介質(zhì)層的材料是二氧化硅。
7.依據(jù)上述各項權(quán)利中任意一項所提供的UMOS晶體管的形成方法所形成的UMOS晶體管，包括半導(dǎo)體基底，所述半導(dǎo)體基底表面形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；其特征在于，還包括溝槽，所述溝槽貫穿所述摻雜阱，并部分位于所述外延層內(nèi)； 柵介質(zhì)層，覆蓋所述溝槽的底部和側(cè)壁，且覆蓋摻雜阱的表面； 柵電極，形成于所述柵介質(zhì)層的表面且填滿所述溝槽； 源區(qū)，位于所述摻雜阱內(nèi)且位于所述柵電極層兩側(cè)。
8.依據(jù)權(quán)利要求7所述的UMOS晶體管，其特征在于，還包括體區(qū)，形成于所述摻雜阱內(nèi)，其摻雜類型與所述摻雜阱相同。
9.依據(jù)權(quán)利要求7所述的UMOS晶體管，其特征在于，形成源區(qū)之前，去除部分厚度的柵介質(zhì)層，使得柵介質(zhì)層位于摻雜阱表面的部分的厚度是150-250埃。
全文摘要
一種UMOS晶體管的形成方法，包括提供半導(dǎo)體基底，所述半導(dǎo)體基底表面形成有外延層，所述外延層的表面形成有摻雜阱，所述摻雜阱和所述外延層的摻雜類型相反；形成溝槽，所述溝槽貫穿所述摻雜阱，并部分位于所述外延層內(nèi)；形成覆蓋所述摻雜阱和溝槽的柵介質(zhì)層以及填充滿所述溝槽的多晶硅層；對所述多晶硅層進行刻蝕處理，直至暴露柵介質(zhì)層，形成柵電極層；在所述摻雜阱內(nèi)形成源區(qū)，所述源區(qū)位于柵電極層兩側(cè)。本發(fā)明還提供依據(jù)上述方法所形成的UMOS晶體管。通過本發(fā)明可以提高UMOS晶體管的性能。
文檔編號H01L21/28GK102184957SQ20111010299
公開日2011年9月14日 申請日期2011年4月22日 優(yōu)先權(quán)日2011年4月22日
發(fā)明者劉憲周 申請人:上海宏力半導(dǎo)體制造有限公司