專利名稱：功率半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施方式涉及功率半導(dǎo)體器件。
背景技術(shù)：
縱式功率MOSFET的通態(tài)電阻很大程度依存于傳導(dǎo)層(漂移層)部分的電阻。而且，決定該漂移層電阻的摻雜濃度根據(jù)基極層和漂移層所形成的pn結(jié)的耐壓而不能提高到極限以上。因此，在器件耐壓與通態(tài)電阻之間存在折衷選擇的關(guān)系。改善該折衷選擇對(duì)低消耗功率器件很重要。該折衷選擇具有取決于器件材料的極限，超過該極限是實(shí)現(xiàn)超過現(xiàn)有功率器件的低通態(tài)電阻的辦法。另外，作為解決該問題的MOSFET的一例，已知有一種在漂移層中填充了被稱作超級(jí)結(jié)(SJ)結(jié)構(gòu)的周期性的ρ柱狀層和η柱狀層的結(jié)構(gòu)。在SJ結(jié)構(gòu)中，使ρ柱狀層和η柱狀層中所含的填充量(雜質(zhì)量)同量做出模擬的非摻雜層以保持高耐壓。同時(shí)，通過使電流流過高摻雜的η柱狀層來實(shí)現(xiàn)超過材料極限的低通態(tài)電阻。此外，通過縮窄SJ結(jié)構(gòu)的橫向周期，提高P柱狀層和η柱狀層的雜質(zhì)濃度，能夠進(jìn)一步實(shí)現(xiàn)低通態(tài)電阻。但是，在SJ結(jié)構(gòu)中，除了基極層和漂移層所形成的pn結(jié)之外，還在漂移層內(nèi)的P 柱狀層和η柱狀層之間形成pn結(jié)。從而，pn結(jié)面積變大，漏-源極間電容Cds變大。因此， 通常難以依靠Cds和柵-漏極間電容Cgd來把由流經(jīng)Cgd的變位電流所控制的漏極電壓的變化率(dV/dt)抑制在規(guī)定范圍內(nèi)。其結(jié)果，存在開關(guān)噪聲增大的問題。因此，要求有一種維持SJ結(jié)構(gòu)的低通態(tài)電阻并且能夠降低開關(guān)噪聲的功率半導(dǎo)體器件。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施方式提供一種能降低通態(tài)電阻和開關(guān)噪聲的功率半導(dǎo)體器件。本發(fā)明的實(shí)施方式的功率半導(dǎo)體器件一般具備第一導(dǎo)電類型的第一半導(dǎo)體層； 上述第一導(dǎo)電類型的第二半導(dǎo)體層和第二導(dǎo)電類型的第三半導(dǎo)體層，橫向上周期性地設(shè)置在上述第一半導(dǎo)體層之上。在上述第三半導(dǎo)體層之上設(shè)置上述第二導(dǎo)電類型的第四半導(dǎo)體層，在上述第四半導(dǎo)體層的表面上選擇性地設(shè)置上述第一導(dǎo)電類型的第五半導(dǎo)體層。具備 第一主電極，與上述第一半導(dǎo)體層連接；第二主電極，與上述第四半導(dǎo)體層和上述第五半導(dǎo)體層連接。具備第一絕緣膜，設(shè)置在從上述第五半導(dǎo)體層的表面直至上述第二半導(dǎo)體層的溝槽的側(cè)壁上；第二絕緣膜，設(shè)置在比上述第一絕緣膜往上述溝槽的底部側(cè)，介電常數(shù)高于上述第一絕緣膜；控制電極，通過上述第一絕緣膜和上述第二絕緣膜填充在上述溝槽中。根據(jù)本發(fā)明的實(shí)施方式，提供一種能兼顧低通態(tài)電阻和低開關(guān)噪聲的功率半導(dǎo)體器件。


圖1是模式性地示出第一實(shí)施方式的功率半導(dǎo)體器件的剖視圖。圖2是模式性地示出第一實(shí)施方式的變形例的功率半導(dǎo)體器件的剖視圖。圖3是模式性地示出第二實(shí)施方式的功率半導(dǎo)體器件的剖視圖。圖4是模式性地示出第二實(shí)施方式的變形例的功率半導(dǎo)體器件的剖視圖。圖5是模式性地示出第三實(shí)施方式的變形例的功率半導(dǎo)體器件的剖視圖。圖6是模式性地示出第四實(shí)施方式的功率半導(dǎo)體器件的剖視圖。
具體實(shí)施例方式以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。另外，在以下的實(shí)施方式中，對(duì)附圖中的同一部分標(biāo)記同一符號(hào)并適當(dāng)省略其詳細(xì)說明，對(duì)不同部分適當(dāng)進(jìn)行說明。假設(shè)第一導(dǎo)電類型為η型，第二導(dǎo)電類型為ρ型進(jìn)行說明，但也可以假設(shè)第一導(dǎo)電類型為ρ型，第二導(dǎo)電類型為η型。(第一實(shí)施方式)參照圖1，對(duì)第一實(shí)施方式的功率半導(dǎo)體器件進(jìn)行說明。圖1(a)是示出第一實(shí)施方式的功率半導(dǎo)體器件M0SFET100的單位單元的截面的模式圖。圖1(b)是示出第一實(shí)施方式的變形例的功率半導(dǎo)體器件M0SFET110的單位單元的截面的模式圖。圖1 (a)所示的M0SFET100具備作為第一半導(dǎo)體層的n型漏極層2 ；設(shè)置在η型漏極層2之上的作為第二半導(dǎo)體層的η型柱狀層3和作為第三半導(dǎo)體層的ρ型柱狀層4。 在沿η型漏極層2的主面20的橫向上周期性配置η型柱狀層3和ρ型柱狀層4。η型柱狀層3中摻雜的η型雜質(zhì)的量和ρ型柱狀層4中摻雜的ρ型雜質(zhì)的量設(shè)置成大致同量，在η 型漏極層2上形成SJ結(jié)構(gòu)。另一方面，將η型漏極層2的雜質(zhì)濃度設(shè)置得高于η型柱狀層3的雜質(zhì)濃度。然后，在η型漏極層2的另一個(gè)主面30上設(shè)置作為第一主電極的漏電極1，與η型漏極層2電連接。在ρ型柱狀層4之上設(shè)置作為第四半導(dǎo)體層的ρ型基極層5，在ρ型基極層5的表面上選擇性地設(shè)置作為第五半導(dǎo)體層的η型源極層6。然后設(shè)置有從η型源極層6的表面直至η型柱狀層3的溝槽12。在溝槽12的側(cè)壁上設(shè)置作為第一絕緣膜的柵極絕緣膜8。 另外，在比柵極絕緣膜8靠近底部側(cè)的溝槽12的內(nèi)面上設(shè)置介電常數(shù)高于柵極絕緣膜8的作為第二絕緣膜的高介質(zhì)膜7。另一方面，在溝槽12內(nèi)部，隔著柵極絕緣膜8和高介質(zhì)膜7填充著作為控制電極的柵電極9。在M0SFET100中，柵電極9隔著柵極絕緣膜8與η型源極層6、ρ型基極層5和η 型柱狀層3對(duì)置，隔著高介質(zhì)膜7與η型柱狀層3對(duì)置。另外，作為第二主電極的源電極10隔著層間絕緣膜13覆蓋柵電極9之上，在相鄰 2個(gè)柵電極9之間設(shè)置成與ρ型基極層5和η型源極層6電連接。上述的槽柵結(jié)構(gòu)可以如下地形成。例如，在使用濺射法在溝槽12內(nèi)部形成了高介質(zhì)膜之后進(jìn)行刻蝕，將高介質(zhì)膜7
5留在底部。接著，在高介質(zhì)膜7上方的側(cè)壁上形成由例如氧化硅膜(SiO2)構(gòu)成的柵極絕緣膜8。另外，可以通過將成為柵電極9的導(dǎo)電性多晶硅填充到溝槽12內(nèi)部來形成上述槽柵。通過成為這樣的結(jié)構(gòu)，能夠兼顧低通態(tài)電阻和低開關(guān)噪聲。以下說明本實(shí)施方式的功率半導(dǎo)體的作用效果。例如，通過縮短SJ結(jié)構(gòu)的橫向周期(η型柱狀層3和ρ型柱狀層4的橫向的寬度)， 能夠提高η型柱狀層3和ρ型柱狀層4的雜質(zhì)濃度。這樣，流過漏極電流的η型柱狀層3 的電阻下降，得到低通態(tài)電阻。但是，同時(shí)η型柱狀層3與ρ型柱狀層4之間的ρη結(jié)的面積變大，漏-源極間電容Cds變大。因此，開關(guān)工作時(shí)的漏極電壓的時(shí)間變化(dV/dt)受Cds的充放電支配，柵-漏極間電容Cgd的貢獻(xiàn)相對(duì)變小。從而，通過適當(dāng)選擇外帶柵極電阻，即使改變流到Cgd中的變位電流，也不能夠控制dV/dt，從而容易產(chǎn)生開關(guān)噪聲。因此，為了提高利用外帶柵極電阻的控制性，考慮增大柵-漏極間電容cgd。為了增大Cgd，例如可以增大柵電極9與漏電極1之間的對(duì)置面積。對(duì)此，從ρ型基極層5向η型柱狀層3側(cè)突出很多地設(shè)置溝槽12是有效的。但是，如果使溝槽12的底部向漏電極1靠近，就在溝槽12的底部電場聚焦，具有耐壓和雪崩容量下降的問題。因此，在本實(shí)施方式的功率半導(dǎo)體器件中，在溝槽12的底部設(shè)置有高介質(zhì)膜7。這樣就能夠增大Cgd，提高外帶柵極電阻的控制性并且能夠?qū)崿F(xiàn)開關(guān)噪聲的降低。然后，由于也可以減小溝槽12向η型柱狀層3的突出，因此耐壓和雪崩容量不會(huì)下降。通常，溝槽12的突出量(從ρ型基極層5與η型柱狀層3的邊界到溝槽12底部的距離UT)是ρ型基極層5厚度的25% 50%，在溝槽12底部處于容易引起電場聚焦的狀態(tài)。對(duì)此，若使溝槽12的底部的突出量仏成為ρ型基極層5的厚度的10%以下，就能夠抑制溝槽12底部的電場聚焦。另外，因?yàn)樵O(shè)置在溝槽12底部的絕緣膜(高介質(zhì)膜7)引起絕緣擊穿的臨界電場比半導(dǎo)體層(η型柱狀層幻的臨界電場大一位，所以可以忽視溝槽12 底部的電場，能夠消除耐壓和雪崩容量的下降。在本實(shí)施方式的功率半導(dǎo)體器件中，僅在溝槽12底部形成高介質(zhì)膜7，在溝槽12 的側(cè)壁上形成介電常數(shù)較低的柵極絕緣膜8。這樣，不增加?xùn)?源極間電容Cgs而開關(guān)時(shí)的柵極驅(qū)動(dòng)變?yōu)楦咚伲ㄟ^縮短延遲時(shí)間而能夠降低驅(qū)動(dòng)損耗。柵極絕緣膜8可以使用例如SW2和SiN、Si&和SiN的復(fù)合膜等。另一方面，高介質(zhì)膜7可以使用例如A10x、HfOx, ZrOx, TaOx和它們的復(fù)合膜等。此外，可以如圖1(b)中示出的M0SFET110這樣地使設(shè)置于溝槽22底部的高介質(zhì)膜27成為層疊了由相互不同材料構(gòu)成的多個(gè)層的疊層膜。例如，可以成為在η型柱狀層3 與高介質(zhì)膜25之間形成SW2膜24和在高介質(zhì)膜25與柵電極9之間形成SW2膜沈的疊層膜。圖1(b)中示出的槽柵結(jié)構(gòu)可以如下地設(shè)置。首先，將溝槽12的內(nèi)面熱氧化形成SW2膜24。接著，在溝槽22內(nèi)部形成成為高介質(zhì)膜25的高介質(zhì)，另外，將該高介質(zhì)刻蝕成規(guī)定的膜厚，在溝槽22底部留有高介質(zhì)膜25。然后，在高介質(zhì)膜25之上使用例如CVD法形成SiO2膜沈。之后，在溝槽22的側(cè)壁上形成柵極絕緣膜8，用導(dǎo)電性的多晶硅填充溝槽22的內(nèi)部而形成柵電極9。柵極絕緣膜8可以包括在形成SW2膜24和SW2膜26時(shí)形成在溝槽22側(cè)壁上的SW2膜。
通過將溝槽22的內(nèi)面熱氧化形成SW2膜，能夠?qū)崿F(xiàn)在η型柱狀層3與SW2膜M 的界面中降低界面電平并且抑制柵極閾值電壓的變動(dòng)從而穩(wěn)定的工作。另外，通過在柵電極9與高介質(zhì)膜25之間形成SW2膜26，能夠掩蓋高介質(zhì)膜25 中產(chǎn)生的針孔和晶界等，抑制柵-源極間的耐壓的下降。此外，在高介質(zhì)膜25與柵電極9的緊密性較低的情況下，通過把由溶于雙方的材料構(gòu)成的介質(zhì)膜夾在中間，能夠提高緊密性。在高介質(zhì)膜25的上下形成的膜并不限于上述例子示出的SiO2膜，例如也可以使用SiN膜等與高介質(zhì)膜25不同的異種膜。圖2是示出第一實(shí)施方式的其他的變形例的功率半導(dǎo)體器件的截面的模式圖。在圖2(a)中示出的M0SFET120中，設(shè)置在溝槽32底部的高介質(zhì)膜37例如是由高介質(zhì)膜35和SiO2膜36構(gòu)成的雙層膜。在與η型柱狀層3相連的底部設(shè)置高介質(zhì)膜35，在與柵電極9相連的上側(cè)設(shè)置SW2膜36。也可以取代SiO2膜36而使用SiN膜等與高介質(zhì)膜35不同的異種材料。如前所述地覆蓋高介質(zhì)膜35的針孔和晶界可以提高高介質(zhì)膜37的絕緣耐壓。在圖2(b)中示出的M0SFET130中，設(shè)置在溝槽42底部的高介質(zhì)膜47例如是由 SiO2膜44和高介質(zhì)膜45構(gòu)成的雙層膜?？梢匀缜八龅卦谂cη型柱狀層3相連的一側(cè)形成熱氧化了溝槽42內(nèi)面的SW2膜44，在它之上形成高介質(zhì)膜45。如上所述，在本實(shí)施方式的功率半導(dǎo)體器件中，在從η型源極層6的表面貫通ρ型基極層5直至η型柱狀層3的溝槽12、22、32、42的底部設(shè)置著高介質(zhì)膜7、27、37、47。高介質(zhì)膜可以是層疊了由相互不同材料構(gòu)成的多個(gè)層的疊層膜，除上述例子以外，例如也可以使用層疊了種類不同的高介質(zhì)的膜。(第二實(shí)施方式)關(guān)于第二實(shí)施方式的功率半導(dǎo)體器件，參照圖3進(jìn)行說明。圖3(a)是示出本實(shí)施方式的M0SFET200的截面的模式圖。與上述第一實(shí)施方式的M0SFET100的不同點(diǎn)在于，在溝槽52側(cè)壁的一部分中也形成有高介質(zhì)膜57。在M0SFET200中，在溝槽52側(cè)壁的一部分中也形成高介質(zhì)膜57，柵電極9隔著高介質(zhì)膜57與η型柱狀層3和ρ型基極層5的一部分對(duì)置。當(dāng)對(duì)柵電極9施加正的柵極電壓時(shí)，在與ρ型基極層5相連的側(cè)壁中形成電子的累積層即反轉(zhuǎn)溝道。另外，在隔著高介質(zhì)膜7與柵電極對(duì)置的溝槽52的側(cè)壁的一部分和底面的與η型柱狀層3相連的部分中也形成電子的累積溝道。該累積溝道與反轉(zhuǎn)溝道連在一起形成并降低通態(tài)電阻。由于溝槽52底部的絕緣膜是高介質(zhì)膜57，因此與使用介電常數(shù)較低的絕緣膜的情況相比，能夠增多累積的電子的量。從而，通過設(shè)置高介質(zhì)膜57，能夠進(jìn)一步降低通態(tài)電阻。圖3(b)是示出本實(shí)施方式的變形例的M0SFET210的截面的模式圖。設(shè)置在溝槽62底部的高介質(zhì)膜67是層疊了由相互不同材料構(gòu)成的多個(gè)層的疊層膜，在這一點(diǎn)上與 M0SFET200 不同。例如，高介質(zhì)膜67可以做成包含對(duì)溝槽62的內(nèi)面進(jìn)行熱氧化而形成的5102膜64、 高介質(zhì)膜65和SW2膜66的三層膜。M0SFET210的槽柵結(jié)構(gòu)例如可以如下地形成。
首先，在溝槽62的內(nèi)面上形成包含SW2膜64的熱氧化膜。接著，例如使用濺射法，在溝槽62內(nèi)部形成高介質(zhì)膜。之后，對(duì)高介質(zhì)膜進(jìn)行刻蝕，僅留在溝槽62底部上，作為高介質(zhì)膜65。然后，在高介質(zhì)膜65之上例如使用CVD法形成SW2膜66。另外，在溝槽62的側(cè)壁上形成柵極絕緣膜8，接著，用導(dǎo)電性多晶硅填充溝槽62內(nèi)部而形成柵電極9。柵極絕緣膜8可以包括在形成SW2膜64和SW2膜66時(shí)形成在溝槽62側(cè)壁上的SW2膜。圖4是示出本實(shí)施方式的另外的變形例的功率半導(dǎo)體器件的截面的模式圖。在圖4(a)中示出的M0SFET220中，以覆蓋溝槽72的底面和側(cè)壁的一部分的方式形成高介質(zhì)膜77，但在不與ρ型基極層5相連這一點(diǎn)上與M0SFET200不同。S卩，柵電極9把高介質(zhì)膜77夾在中間而與η型柱狀層3對(duì)置，另一方面，隔著柵極絕緣膜8與η型源極層6、ρ型基極層5和η型柱狀層3對(duì)置。通過這樣地僅在與η型柱狀層3相連的部分上形成高介質(zhì)膜77，而不形成在與ρ 型基極層5相連的部分上，能夠比M0SFET200減小Cgs。另一方面，由于在溝槽72的側(cè)壁的底部形成高介質(zhì)膜77，因此能夠維持由形成在與η型柱狀層3之間的界面上的累積溝道所產(chǎn)生的通態(tài)電阻的降低效果。即，能夠在高速維持開關(guān)時(shí)的柵極驅(qū)動(dòng)的狀態(tài)下實(shí)現(xiàn)通態(tài)電阻的降低。另外，也可以如圖4(b)所示的M0SFET230那樣地在溝槽82的底部設(shè)置的高介質(zhì)膜87中使用層疊了由相互不同材料構(gòu)成的多個(gè)層的疊層膜。與上述的M0SFET210相同，例如作為高介質(zhì)膜87，可以使用包含由熱氧化形成的SW2膜84、高介質(zhì)膜85和SW2膜86的
三層膜。(第三實(shí)施方式)關(guān)于第三實(shí)施方式的功率半導(dǎo)體器件，參照圖5進(jìn)行說明。圖5(a)是示出本實(shí)施方式的M0SFET240的截面的模式圖。具有與上述第一實(shí)施方式的M0SFET100相同的槽柵結(jié)構(gòu)。另一方面，溝槽12的底部位于η型雜質(zhì)的濃度比η型柱狀層3高的η型區(qū)域19中間，在這一點(diǎn)上與M0SFET100不同。通過如前所述地在溝槽12的底部設(shè)置高介質(zhì)膜7，能夠增大Cgd。另外，通過使溝槽12底部的突出量Ut成為ρ型基極層5厚度的10%以下，能夠抑制溝槽12底部中的電場
聚焦ο這樣就在η型柱狀層3與ρ型基極層5之間多出設(shè)置提高η型雜質(zhì)濃度的η型區(qū)域19的富余空間。在η型區(qū)域19中，在相鄰2個(gè)ρ型柱狀層4之間設(shè)置有溝槽12，漏極電流的流路變窄。從而，通過提高η型區(qū)域19的雜質(zhì)濃度，能夠降低通態(tài)電阻。可以通過在η型漏極層2之上形成W結(jié)構(gòu)時(shí)增加η型雜質(zhì)的摻雜量來形成η型區(qū)域19。此外，也可以向溝槽12的底部離子注入η型雜質(zhì)。η型區(qū)域19的雜質(zhì)濃度例如可以設(shè)為η型柱狀層3的η型雜質(zhì)的2 4倍的濃度。η型區(qū)域19可以設(shè)置在第一實(shí)施方式和第二實(shí)施方式中示出的所有的MOSFET中。 例如，圖5(b)中示出的M0SFET250具有與第二實(shí)施方式中示出的M0SFET200相同的槽柵結(jié)構(gòu)，而且進(jìn)一步具有η型區(qū)域19。(第四實(shí)施方式)關(guān)于第四實(shí)施方式的功率半導(dǎo)體器件，參照圖6進(jìn)行說明。
圖6是示出本實(shí)施方式的M0SFET300的器件部和終端部的截面的模式圖。在M0SFET300的器件部中，在溝槽12a的底部形成有高介質(zhì)膜7，具有與第一實(shí)施方式中示出的M0SFET100相同結(jié)構(gòu)的單位單元。另一方面，在M0SFET300的終端部中，在位于器件部外周的ρ型柱狀層4之上設(shè)置有P型護(hù)圈層91。另外，在P型護(hù)圈層91的表面和η型柱狀層北的表面上設(shè)置有場絕緣膜94。在場絕緣膜94之上設(shè)置有柵極引出電極93。柵極引出電極93經(jīng)由柵極配線與柵電極9電連接。在圖6中示出的M0SFET300 中，經(jīng)由柵極配線92與位于器件部與終端部的邊界上的溝槽12b之中所設(shè)置的柵電極9連接。此外，形成在器件部中的溝槽1 之中所設(shè)置的柵電極9和溝槽12b之中所設(shè)置的柵電極9，用未圖示的部分電連接。另外，在M0SFET300中，在柵極引出電極93下的場絕緣膜94中設(shè)置有作為第三絕緣膜的高介質(zhì)膜95。由于柵極引出電極93和柵電極9電連接，因此，柵極引出電極93與漏電極之間的寄生電容也包含在Cgd中。從而，通過在柵極引出電極93下設(shè)置高介質(zhì)膜95， 也能夠增加Cgd。這樣就提高了由流經(jīng)Cgd的變位電流控制的漏極電壓的變化率(dV/dt)的控制性，能夠?qū)崿F(xiàn)開關(guān)噪聲的降低。在M0SFET300中，在終端部中設(shè)置了柵極引出電極93，但做成柵極引出電極設(shè)置在器件部中的結(jié)構(gòu)，也能夠在引出電極下設(shè)置高介質(zhì)膜來增大Cgd。設(shè)置在柵極引出電極93之下的高介質(zhì)膜95可以設(shè)為與設(shè)置在溝槽1 和12b底部的高介質(zhì)膜7相同的材料。此外，也可以同時(shí)設(shè)置高介質(zhì)膜7和高介質(zhì)膜95。作為配線壓焊區(qū)來設(shè)置的柵極引出電極的尺寸即使芯片尺寸改變也不大變化，寄生電容的變化也少。從而，當(dāng)M0SFET300的芯片面積變小時(shí)，柵極引出電極93的寄生電容相對(duì)變大，設(shè)置高介質(zhì)膜95而導(dǎo)致的Cgd的增加率變大。即，在柵極弓I出電極之下設(shè)置高介質(zhì)膜的效果還是芯片尺寸小的功率半導(dǎo)體器件較大。另外，在芯片尺寸小的功率半導(dǎo)體器件中，為了提高靜電容量(ESD容量)而構(gòu)成為增大輸入電容Cgs。在該情況下，在柵極引出電極之下設(shè)置高介質(zhì)膜也是有效的。 在圖6中示出的M0SFET300中，為了增大Cgd，將高介質(zhì)膜95形成在η型柱狀層3b的表面上，但是，也可以為了增大Cgs而使高介質(zhì)膜95在ρ型護(hù)圈層91或ρ型基極層5之上延伸。此外，通過在柵極引出電極93下設(shè)置高介質(zhì)膜95來產(chǎn)生大的寄生電容的方法，不限定于上述實(shí)施方式中記載的槽柵結(jié)構(gòu)，在平面柵結(jié)構(gòu)中也可實(shí)施。以上，參照本發(fā)明的第一 第四實(shí)施方式說明了本發(fā)明，但本發(fā)明不限定于這些實(shí)施方式。例如，業(yè)內(nèi)人員基于申請時(shí)的技術(shù)水平所能完成的設(shè)計(jì)變更和材料的變更等、與本發(fā)明技術(shù)思想相同的實(shí)施方式，也包含在本發(fā)明的技術(shù)范圍中。例如，MOS柵極部和超級(jí)結(jié)結(jié)構(gòu)的平面圖形形成為條紋形，還可以形成為格子形和鋸齒形。此外，作為半導(dǎo)體，除了硅(Si)以外，例如還可以使用碳化硅(SiC)和氮化鎵 (GaN)等的化合物半導(dǎo)體和金剛石等的寬帶隙半導(dǎo)體。另外，已經(jīng)以具有超級(jí)結(jié)結(jié)構(gòu)的MOSFET為例進(jìn)行了說明，但如果本發(fā)明的結(jié)構(gòu)是具有槽柵結(jié)構(gòu)和超級(jí)結(jié)結(jié)構(gòu)兩者的器件，也可以適用在MOSFET與SBD的結(jié)合器件、IGBT等的器件中。
權(quán)利要求
1.一種功率半導(dǎo)體器件，其特征在于，具備 第一導(dǎo)電類型的第一半導(dǎo)體層；上述第一導(dǎo)電類型的第二半導(dǎo)體層和第二導(dǎo)電類型的第三半導(dǎo)體層，橫向上周期性地設(shè)置在上述第一半導(dǎo)體層之上；上述第二導(dǎo)電類型的第四半導(dǎo)體層，設(shè)置在上述第三半導(dǎo)體層之上；上述第一導(dǎo)電類型的第五半導(dǎo)體層，選擇性地設(shè)置在上述第四半導(dǎo)體層的表面上；第一主電極，與上述第一半導(dǎo)體層連接；第二主電極，與上述第四半導(dǎo)體層和上述第五半導(dǎo)體層連接；第一絕緣膜，設(shè)置在從上述第五半導(dǎo)體層的表面直至上述第二半導(dǎo)體層的溝槽的側(cè)壁上；第二絕緣膜，設(shè)置在比上述第一絕緣膜靠近上述溝槽的底部側(cè)，介電常數(shù)高于上述第一絕緣膜；以及控制電極，隔著上述第一絕緣膜和上述第二絕緣膜填充在上述溝槽中。
2.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，從上述第二半導(dǎo)體層與上述第四半導(dǎo)體層的邊界向上述第二半導(dǎo)體層突出的上述溝槽的突出量是上述第四半導(dǎo)體層的層厚的10%以下。
3.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，上述第二半導(dǎo)體層中摻雜的第一導(dǎo)電類型的雜質(zhì)的量，與上述第三半導(dǎo)體層中摻雜的第二導(dǎo)電類型的雜質(zhì)的量相同。
4.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，上述第一絕緣膜包含氧化硅(SiO2)膜和氮化硅(SiN)膜的至少某一種。
5.根據(jù)權(quán)利要求4所述的功率半導(dǎo)體器件，其特征在于，上述第一絕緣膜包含對(duì)上述溝槽的內(nèi)面進(jìn)行熱氧化而設(shè)置的SW2膜。
6.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，上述第二絕緣膜包含氧化鋁(AlOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)和氧化鉭(TaOx)中的至少一種。
7.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，上述第二絕緣膜是層疊了由相互不同材料構(gòu)成的多個(gè)層的疊層膜。
8.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，上述第二絕緣膜包含=SiO2膜和SiN膜的某一種；以及包含氧化鋁(A10x)、氧化鉿 (HfOx)、氧化鋯( )和氧化鉭(TaOx)中的至少一種的膜。
9.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，上述第二絕緣膜層疊有對(duì)上述溝槽的內(nèi)面進(jìn)行熱氧化而設(shè)置的SW2膜；以及包含氧化鋁(AlOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)和氧化鉭(TaOx)中的至少一種的膜。
10.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，上述第二絕緣膜在2個(gè)SiO2膜之間層疊有包含氧化鋁(AlOx)、氧化鉿(HfOx)、氧化鋯 (ZrOx)和氧化鉭(TaOx)中的至少一種的膜。
11.根據(jù)權(quán)利要求10所述的功率半導(dǎo)體器件，其特征在于，上述2個(gè)SW2膜中的一個(gè)是對(duì)上述溝槽的內(nèi)面進(jìn)行熱氧化而設(shè)置的SW2膜。
12.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，上述第二絕緣膜在2個(gè)SiN膜之間層疊有包含氧化鋁(AlOx)、氧化鉿(HfOx)、氧化鋯 (ZrOx)和氧化鉭(TaOx)中的至少一種的膜。
13.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于， 在上述溝槽的側(cè)壁的一部分上也形成有上述第二絕緣膜。
14.根據(jù)權(quán)利要求13所述的功率半導(dǎo)體器件，其特征在于， 上述第二絕緣膜不與上述第四半導(dǎo)體層相連。
15.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，在上述第二半導(dǎo)體層與上述第四半導(dǎo)體層之間還具備第一導(dǎo)電類型雜質(zhì)的濃度高于上述第二半導(dǎo)體層的半導(dǎo)體區(qū)域。
16.根據(jù)權(quán)利要求15所述的功率半導(dǎo)體器件，其特征在于， 在上述溝槽的底部設(shè)置有上述半導(dǎo)體區(qū)域。
17.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于， 上述控制電極具有引出電極，在上述引出電極之下設(shè)置介電常數(shù)高于上述第一絕緣膜的第三絕緣膜。
18.根據(jù)權(quán)利要求17所述的功率半導(dǎo)體器件，其特征在于，在上述引出電極與上述第二半導(dǎo)體層的表面之間設(shè)置上述第三絕緣膜。
19.根據(jù)權(quán)利要求17所述的功率半導(dǎo)體器件，其特征在于，上述第三絕緣膜是包含氧化鋁(AWx)、氧化鉿(HfOx)、氧化鋯(ZrOx)和氧化鉭(TaOx) 中的至少一種的膜。
20.根據(jù)權(quán)利要求17所述的功率半導(dǎo)體器件，其特征在于，具備 器件部，包括上述第四半導(dǎo)體層和上述第五半導(dǎo)體層；以及終端部，沿著上述器件部的外周設(shè)置， 上述弓I出電極設(shè)置在上述終端部中。
全文摘要
一種功率半導(dǎo)體器件，具備第一導(dǎo)電類型的第一半導(dǎo)體層；上述第一導(dǎo)電類型的第二半導(dǎo)體層和第二導(dǎo)電類型的第三半導(dǎo)體層，橫向上周期性地設(shè)置在第一半導(dǎo)體層之上；上述第二導(dǎo)電類型的第四半導(dǎo)體層，設(shè)置在上述第三半導(dǎo)體層之上；上述第一導(dǎo)電類型的第五半導(dǎo)體層，選擇性地設(shè)置在上述第四半導(dǎo)體層的表面；第一主電極，與上述第一半導(dǎo)體層連接；第二主電極，與上述第四半導(dǎo)體層和上述第五半導(dǎo)體層連接；第一絕緣膜，設(shè)置在從上述第五半導(dǎo)體層的表面直至上述第二半導(dǎo)體層的溝槽的側(cè)壁；第二絕緣膜，設(shè)置在比上述第一絕緣膜靠近上述溝槽的底部側(cè)，介電常數(shù)高于上述第一絕緣膜；控制電極，隔著上述第一絕緣膜和上述第二絕緣膜填充在上述溝槽中。
文檔編號(hào)H01L29/06GK102237409SQ20111010556
公開日2011年11月9日 申請日期2011年3月18日 優(yōu)先權(quán)日2010年4月27日
發(fā)明者小野升太郎, 齋藤涉, 渡邊美穗, 藪崎宗久, 谷內(nèi)俊治 申請人:株式會(huì)社東芝